CN116456293A - 一种基于fpga的ss7二层信令解析系统及方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的SS7二层信令解析系统及方法，克服了现有技术中SS7信令协议解析芯片功耗高，处理能力弱，PCB（印刷线路板）布线难度大，实时处理效果差，器件购买难度高的问题，系统包括：实现SS7二层信令解析的第二FPGA模块以及与第二FPGA模块连接的数据处理模块，所述第二FPGA模块包括串并行数据转换模块，所述串并行数据转换模块连接有数据接收模块以及数据发送模块，所述数据接收模块与数据发送模块之间还连接有链路控制模块。利用FPGA进行处理，降低了功耗，提高了处理速率，实时处理效果强，并减少了布线空间和难度。

Description

一种基于FPGA的SS7二层信令解析系统及方法

技术领域

本发明涉及数据解析技术领域，特别涉及了一种基于FPGA的SS7二层信令解析系统及方法。

背景技术

SS7 中采用的是公共信道信令技术，也就是带外信令技术，即为信令服务提供独立的分组交换网络。SS7 被用来执行PSTN网络中的带外信令。SS7 通过处理呼叫建立、信息交换、选路、记账和对智能网（Intelligent Network,IN）业务的支持来增强PSTN。

SS7是一种数字信令系统，适用于无线和有线的公共交换电话网。这个标准定义了通过交换数字信令来建立呼叫、寻找路由和控制网络元素的过程和协议。为了能够处理SS7的协议，目前主要使用DSP来进行处理，实现和用户级交换机的数据交互。但采用DSP实现SS7信令解析存在芯片功耗高，处理能力弱，且DSP脚位数较多，PCB（印刷线路板）布线难度大，实时处理效果差，器件购买难度高的问题。

发明内容

本发明的目的是克服现有技术中SS7信令协议解析芯片功耗高，处理能力弱，PCB（印刷线路板）布线难度大，实时处理效果差，器件购买难度高的问题，提供了一种基于FPGA的SS7二层信令解析系统及方法，利用FPGA进行处理，降低了功耗，提高了处理速率，实时处理效果强，并减少了布线空间和难度。

为了实现上述目的，本发明采用以下技术方案：

一种基于FPGA的SS7二层信令解析系统，包括：实现SS7二层信令解析的第二FPGA模块以及与第二FPGA模块连接的数据处理模块，所述第二FPGA模块包括串并行数据转换模块，所述串并行数据转换模块连接有数据接收模块以及数据发送模块，所述数据接收模块与数据发送模块之间还连接有链路控制模块。

SS7信令解析包括三层，其中第一层为物理层，第三层为网络层，第二层为数据链路层，本发明中第二FPGA模块实现的就是第二层，数据链路层。数据处理模块用于实现第一层和第三层。串并行数据转换模块用于实现串行数据与并行数据之间的转换，数据接收模块用于接收转换后的PCM数据，并实现SS7信令的解析，数据发送模块用于将转换后的数据再发送回第一FPGA模块。工作时，串并行数据转换模块将来自第一层的PCM数据转换为并行数据，并发送给数据接收模块，数据接收模块对其进行解析，通过链路控制模块将解析后的信令数据发送给第三层；数据发送模块接收来自第三层的信令消息，串并行数据转换模块将其转换为PCM数据，发送给第一层，从而实现信令数据的交互。

本发明利用FPGA代替原来的DSP，而DSP是串行处理，是流水线形式，而FPGA是并行处理架构，处理实时性比DSP好；且FPGA功耗也比DSP低，FPGA的处理SS7的能力是DSP的两倍， FPGA使用的脚位数比DSP少，减少了布线空间和难度。

作为优选，所述数据处理模块包括控制时序的第一FPGA模块以及与第一FPGA模块连接的将外部数据转换为PCM数据的E1接口模块，所述E1接口模块与用户级交换机连接，所述第一FPGA模块还连接有中央处理器。

本系统工作时，用户级交换机发送数据到板卡内部，通过E1接口芯片转换为数字PCM数据，然后通过第一FPGA模块内部的时隙交换，把信令数据输入给第二FPGA模块中，第二FPGA模块对数据进行解析并传输给中央处理器，处理完成后，发送信令数据至第二FPGA处理，再通过第一FPGA模块的时隙交换输出到E1接口芯片，最后发送给用户级交换机，实现信令之间的交互。中央处理器是用来处理SS7的三层消息的，也就是第二FPGA模块处理完成二层消息后，把数据发给中央处理器，由中央处理器CPU处理。

作为优选，所述第二FPGA模块包括串并行数据转换模块，所述串并行数据转换模块连接有数据接收模块以及数据发送模块，所述数据接收模块与数据发送模块之间还连接有链路控制模块。

作为优选，所述串并行数据转换模块包括用于接收PCM数据的串行转并行模块以及用于发送PCM数据的并行转串行模块，所述串行转并行模块与第一FPGA模块以及数据接收模块连接，所述并行转串行模块与第一FPGA模块以及数据发送模块连接。

串行转并行模块用于接收E1接口模块的PCM(脉冲编码调制)数据，并将PCM的串行数据转换为8位并行数据，并将8位并行数据存入FPGA内部的BRAM（块存储）中，从而实现获取原始的信令数据。获取数据后的处理全部按照8位的并行数据格式进行处理。并行转串行模块读取数据发送模块的数据，实现8位并数据转换为PCM的串行数据，并将PCM数据发送到信令数据链路级的第一层。

作为优选，所述数据发送模块包括发送模块以及与发送模块连接的发送控制模块，所述发送模块与串并行数据转换模块连接，所述发送控制模块与链路控制模块连接。

发送模块读取信令数据，并对信令单元进行校验。发送控制模块对校验合格的信令单元进行解析，得到包括地址和控制在内的数据，并在解析完成后，控制链路控制模块进行链路控制。

作为优选，所述数据接收模块包括接收模块以及与接收模块连接的接收控制模块，所述接收模块与串并行数据转换模块连接，所述接收控制模块与链路控制模块连接。

发送控制模块，在信令链路没有建立之前，需要发送建链的消息，遵循七号信令的协议。发送模块，主要用于对发送信令单元的定界、定位和误差检测。通过读取发送控制模块中的发送缓冲区的数据，对发送缓冲区的数据进行处理，在每一帧的开始加入标志“F”，并且在数据出现5位“1”后，插入数据“0”，根据CRC循环校验的算法进行计算CRC，并把CRC数据填入最后两个数据中，最后加入标志“F”，并将数据存入发送模块中的倒换缓冲区中。

作为优选，所述链路控制模块包括链路状态控制模块以及起始定位控制模块，所述链路状态控制模块用于进行链路状态控制和管理，所述起始定位控制模块用于信令链路的启动和恢复。

链路状态控制模块用来进行链路状态控制和管理，当接收到有关链路状态的信令单元时，将对端的链路状态通知有关功能模块，并根据有关功能模块的有关要求及信令链路本身的状态控制发送控制模块和接收控制模块的发送和接收。起始定位控制模块用于信令链路的启动和恢复，信令链路可以提供业务使用所必须的执行的程序。

作为优选，所述第二FPGA模块还包括进行定位状态进行监视的定位出错率监视模块以及检测信令链路服务质量的信令出错率监视模块，所述定位出错率监视模块、信令出错率监视模块均与链路控制模块以及数据接收模块连接。

定位出错率监视模块，是在空闲状态下，对定位状态的一个容限，在定位的过程中收到错误的信令单元后，进行计数，当达到一定门限后，就判断链路故障。该监视用于链路初始定位时的验收时期。信令出错率的监视模块，是用来检测信令链路的服务质量的，每收到一个错误的信令单元，就对错误进行计数，当信令链路的出错率达到一定门限后，就认为链路故障。该监视用于链路处于工作状态下的监视信令链路故障的情况。

一种基于FPGA的SS7二层信令解析方法，包括以下步骤：

S1：对第一层发送的PCM数据进行处理，获取原始信令数据；

S2：对信令单元进行分界、定位以及CRC校验，对校验合格的信令数据进行存储，不合格的进行丢弃；

S3：对校验合格的信令单元进行解析，解析完成后，将其发送至第三层；

S4：对第三层要发送的信令单元进行定界、定位以及误差检测，对检测合格的数据进行转换后发送至第一层。

实现了三层网络之间的信息交互以及对SS7信令的解析。

作为优选，所述步骤S3中，进一步包括：

当信令链路处于空闲状态时，将接收到正常的信令消息发送给第三层；

当接收到有关链路状态的信令单元时，将对端的链路状态通知第三层，并根据第三层的有关要求及信令链路本身的状态控制信令消息的发送和接收；

所述信令链路包括正常起始定位程序以及紧急起始定位程序。

当信令链路处于空闲状态的时候，就可以透传三层消息。正常起始定位程序与紧急起始定位程序的主要区别是两种程序中的验收周期的时间不同，正常起始定位程序的验收周期时间较长，紧急其实定位的验收周期较短，目前两种定位FPGA的程序都支持。

因此，本发明具有如下有益效果：利用FPGA代替原来的DSP，DSP是串行处理，是流水线形式，而FPGA是并行处理架构，处理实时性比DSP好；且FPGA功耗也比DSP低，FPGA的处理SS7的能力是DSP的两倍，FPGA使用的脚位数比DSP少，减少了布线空间和难度。

附图说明

图1是本发明的系统结构示意图。

图2是本发明中第二FPGA模块的系统结构示意图。

图3是本发明中HDLC帧格式示意图。

图中：1、用户级交换机；2、第一FPGA模块；3、E1接口模块；4、第二FPGA模块；5、中央处理器；6、语音转换网络；7、串行转并行模块；8、并行转串行模块；9、发送模块；10、发送控制模块；11、接收模块；12、接收控制模块；13、链路状态控制模块；14、起始定位控制模块；15、定位出错率监视模块；16、信令出错率监视模块。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细描述：

本实施例为一种基于FPGA的SS7二层信令解析系统，如图1所示，包括：第一FPGA模块2，第一FPGA模块连接有E1接口模块3、中央处理器5（CPU）、第二FPGA模块4以及语音转换网络6，E1接口模块与用户级交换机1连接；第一FPGA模块主要控制时序与中央处理器和外部芯片的通信逻辑。

本实施例中，E1接口模块采用IDT82P2288的E1接口芯片；语音转换网络采用VOIP模组。SS7信令解析类似网络OSI，分为若干层，其中第一层为物理层，是实现数据传输的物理媒介；第三层为网络层，对SS7中整个呼叫的流程进行控制和管理；第二层为数据链路层，本发明中第二FPGA模块实现的就是第二层，数据链路层。

本系统工作时，用户级交换机发送数据到板卡内部，通过E1接口芯片转换为数字PCM数据，然后通过第一FPGA模块内部的时隙交换，把信令数据输入给第二FPGA模块中，第二FPGA模块对数据进行解析，处理完成后，发送信令数据，通过第一FPGA模块的时隙交换输出到E1接口芯片，最后发送给用户级交换机，实现信令之间的交互。语音转换网络是用来把PCM中的语音数据转换为网络的数据。也就是通过SS7的信令，实现建链，呼叫和通话后，语音会通过VOIP的功能，实现话机的对讲，是本实施例的一种应用场景。

本发明利用FPGA代替原来的DSP，DSP是串行处理，是流水线形式，而FPGA是并行处理架构，处理实时性比DSP好；且FPGA功耗也比DSP低，FPGA的处理SS7的能力是DSP的两倍，FPGA使用的脚位数比DSP少，减少了布线空间和难度。

第二FPGA模块的具体结构如图2所示，第二FPGA模块包括串行转并行模块7、并行转串行模块8、发送模块9、发送控制模块10、接收模块11、接收控制模块12、链路状态控制模块13、起始定位控制模块14、定位出错率监视模块15以及信令出错率监视模块16，串行转并行模块以及并行转串行模块均与第一FPGA模块连接，接收模块与串行转并行模块连接，接收控制模块与接收模块连接，接收模块还与定位出错率监视模块、信令出错率监视模块以及起始定位控制模块连接，起始定位控制模块、接收控制模块、信令出错率监视模块均与链路状态控制模块连接，定位出错率监视模块与起始定位控制模块连接；发送模块分别与并行转串行模块以及发送控制模块连接，发送控制模块分别与起始定位控制模块以及链路状态控制模块连接。

其中，发送控制模块上还设有发送缓冲区以及倒换缓冲区。

工作时：

串行转并行模块（STP模块）把PCM(脉冲编码调制)的串行数据转换为8位并行数据，并将8位并行数据存入第二FPGA模块内部的BRAM（块存储）中，从而实现获取原始的信令数据。获取数据后的处理全部按照8位的并行数据格式进行处理。

接收模块（DAEDR）读取BRAM的数据，根据HDLC（高级数据链路控制）协议要求（当对端发送数据有5位‘1’后，必须在后面添加一位‘0’，在接收端接收到5位‘1’后，若后面位为‘0’，需要去掉多余插入的“0”，当接收到数据为“01111110”，表示接收到标志“F”，两个“F”之间的数据叫做信令单元，对每个数据进行循环冗余校验，校验范围在两个“F”之间的数据，校验完成后数据值为0x1D0F，就认为数据是正确的），如图3所示，对信令单元进行分界、定位以及CRC(差错校验)。当一帧数据接收完成，数据长度符合要求，并校验合格后，存入FPGA的BRAM中；如若发生错误，则将错误报告给定位出错率监视模块以及信令出错率监视模块两个模块，并舍弃该帧。

接收控制模块（RC模块）读取接收模块中的BRAM数据（即前述过程中校验合格的数据），并对信令单元的读取进行控制和信令进行解析。接收控制模块可以对收到的信令单元进行解析，完全根据协议要求进行解析，如图3所示，包括对地址和控制之类的数据进行解析。把接收到的数据解析完成后，发送到链路状态控制模块（LSC模块），进行链路状态控制。当信令链路处于空闲状态时，将接收到正常的信令消息发送给第三层。

由此，实现了SS7数据的解析。

链路状态控制模块用来进行链路状态控制和管理，当接收到有关链路状态的信令单元时，要将对端的链路状态通知有关功能模块或者第三层，该模块还将根据第三层的有关要求及信令链路本身的状态控制链路控制模块和发送控制模块的发送和接收。该部分可以使用FPGA的状态机功能进行实现。

起始定位控制模块（IAC模块）用于信令链路的启动和恢复，信令链路可以提供业务使用所必须的执行的程序。七号信令提供两种定位程序，一种是正常起始定位程序，一种是紧急起始定位程序，其主要区别是两种程序中的验收周期的时间不同，正常起始定位程序的验收周期时间较长，紧急其实定位的验收周期较短，目前两种定位FPGA的程序都支持。

由此，对链路进行了控制。

发送控制模块（TXC模块），在信令链路没有建立之前，需要发送建链的消息，遵循七号信令的协议。信令链路处于开通业务时，可发送信令消息。在第三层有信令消息发出时，将消息送往发送控制模块，并存入发送缓冲区TB中，发送缓冲区TB使用第二FPGA模块内部自带的BRAM模块进行申请。并且还会把数据写入倒换缓冲区（RTB）中，倒换缓冲区也是第二FPGA模块内部自带的BRAM模块，但其用途主要在数据发送出问题后重发使用。

发送模块（DEADT），主要用于对发送信令单元的定界、定位和误差检测。通过读取发送控制模块中的发送缓冲区的数据，对发送缓冲区的数据进行处理，在每一帧的开始加入标志“F”，并且在数据出现5位“1”后，插入数据“0”，根据CRC循环校验的算法进行计算CRC，并把CRC数据填入最后两个数据中，最后加入标志“F”，并将数据存入发送模块中的倒换缓冲区中。

并行转串行模块（PTS模块），主要功能是读取发送模块中的缓冲区的数据，实现8位并数据转换为串行数据，并将得到的串行数据发送到第一层物理层。

由此，实现了数据发送的过程，形成一个闭环，当信令链路处于空闲状态的时候，就是可以透传三层消息。

第一步：对第一层发送的PCM数据进行处理，获取原始信令数据。

将PCM的串行数据转换为8位并行数据，并将转换后的8为并行数据进行存储，从而实现获取原始的信令数据。获取数据后的处理全部按照8位的并行数据格式进行处理。

第二步：对信令单元进行分界、定位以及CRC校验，对校验合格的信令数据进行存储，不合格的进行丢弃。

根据HDLC协议要求对信令单元进行分界、定位以及CRC校验，当一帧数据接收完成，数据长度符合要求，并校验合格后，就那些存储；如果发生错误，就舍弃该帧，并将错误上报。HDLC（High-Level Data Link Control，高级数据链路控制），是链路层协议的一项国际标准，用以实现远程用户间资源共享以及信息交互。HDLC协议用以保证传送到下一层的数据在传输过程中能够准确地被接收，也就是差错释放中没有任何损失，并且序列正确。

第三步：对校验合格的信令单元进行解析，解析完成后，将其发送至第三层。

当信令链路处于空闲状态时，将接收到正常的信令消息发送给第三层；当接收到有关链路状态的信令单元时，将对端的链路状态通知第三层，并根据第三层的有关要求及信令链路本身的状态控制信令消息的发送和接收；

信令链路可以提供业务使用所必须的执行的程序，本实施例中包括正常起始定位程序以及紧急起始定位程序。信令链路处于开通业务时，可发送信令消息。

第四步：对第三层要发送的信令单元进行定界、定位以及误差检测，对检测合格的数据进行转换后发送至第一层

对信令数据进行处理，在每一帧的开始加入标志“F”，并且在数据出现5位“1”后，插入数据“0”，根据CRC循环校验的算法进行计算CRC，并把CRC数据填入最后两个数据中，最后加入标志“F”，得到8位并行数据，并进行存储。将8位并行数据转换为串行数据，发送至第一层，完成信令数据传送。

以上所述的实施例只是本发明的一种较佳的方案，并非对本发明作任何形式上的限制，在不超出权利要求所记载的技术方案的前提下还有其它的变体及改型。

Claims (9)

1.一种基于FPGA的SS7二层信令解析系统，其特征在于，包括：实现SS7二层信令解析的第二FPGA模块以及与第二FPGA模块连接的数据处理模块，所述第二FPGA模块包括串并行数据转换模块，所述串并行数据转换模块连接有数据接收模块以及数据发送模块，所述数据接收模块与数据发送模块之间还连接有链路控制模块。

2.根据权利要求1所述的一种基于FPGA的SS7二层信令解析系统，其特征在于，所述数据处理模块包括控制时序的第一FPGA模块以及与第一FPGA模块连接的将外部数据转换为PCM数据的E1接口模块，所述E1接口模块与用户级交换机连接，所述第一FPGA模块还连接有中央处理器。

3.根据权利要求1所述的一种基于FPGA的SS7二层信令解析系统，其特征在于，所述串并行数据转换模块包括用于接收PCM数据的串行转并行模块以及用于发送PCM数据的并行转串行模块，所述串行转并行模块与第一FPGA模块以及数据接收模块连接，所述并行转串行模块与第一FPGA模块以及数据发送模块连接。

4.根据权利要求1所述的一种基于FPGA的SS7二层信令解析系统，其特征在于，所述数据发送模块包括发送模块以及与发送模块连接的发送控制模块，所述发送模块与串并行数据转换模块连接，所述发送控制模块与链路控制模块连接。

5.根据权利要求1或3或4所述的一种基于FPGA的SS7二层信令解析系统，其特征在于，所述数据接收模块包括接收模块以及与接收模块连接的接收控制模块，所述接收模块与串并行数据转换模块连接，所述接收控制模块与链路控制模块连接。

6.根据权利要求1或3或4所述的一种基于FPGA的SS7二层信令解析系统，其特征在于，所述链路控制模块包括链路状态控制模块以及起始定位控制模块，所述链路状态控制模块用于进行链路状态控制和管理，所述起始定位控制模块用于信令链路的启动和恢复。

7.根据权利要求1或2或3或4所述的一种基于FPGA的SS7二层信令解析系统，其特征在于，所述第二FPGA模块还包括进行定位状态进行监视的定位出错率监视模块以及检测信令链路服务质量的信令出错率监视模块，所述定位出错率监视模块、信令出错率监视模块均与链路控制模块以及数据接收模块连接。

8.一种基于FPGA的SS7二层信令解析方法，应用于权利要求1-7任意一项权利要求所述的一种基于FPGA的SS7二层信令解析系统，其特征在于，包括：

S1：对第一层发送的PCM数据进行处理，获取原始信令数据；

S2：对信令单元进行分界、定位以及CRC校验，对校验合格的信令数据进行存储，不合格的进行丢弃；

S3：对校验合格的信令单元进行解析，解析完成后，将其发送至第三层；

S4：对第三层要发送的信令单元进行定界、定位以及误差检测，对检测合格的数据进行转换后发送至第一层。

9.根据权利要求8所述的一种基于FPGA的SS7二层信令解析系统，其特征在于，所述步骤S3中，进一步包括：

当信令链路处于空闲状态时，将接收到正常的信令消息发送给第三层；

当接收到有关链路状态的信令单元时，将对端的链路状态通知第三层，并根据第三层的有关要求及信令链路本身的状态控制信令消息的发送和接收；

所述信令链路包括正常起始定位程序以及紧急起始定位程序。