CN116419575A - 半导体器件结构及其形成方法 - Google Patents

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乔治奥斯·韦理安尼堤斯
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

描述了铁电器件及其形成方法。在一些实施例中，形成半导体器件结构的方法包括在层上沉积掺杂二氧化铪层，并且掺杂二氧化铪层具有第一氧空位浓度。该方法还包括对掺杂二氧化铪层执行超高真空退火工艺以将第一氧空位浓度增加到第二氧空位浓度以及对掺杂二氧化铪层执行氧退火工艺以降低第二氧空位浓度。本发明的实施例还提供了半导体器件结构。

Description

半导体器件结构及其形成方法
技术领域
本发明的实施例涉及半导体器件结构及其形成方法。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在通电时存储数据，而非易失性存储器在断电时能够存储数据。铁电存储器件是下一代非易失性存储技术的一个有希望的候选者。例如，铁电存储器件包括基于电容器的铁电随机存取存储器(FeRAM)和铁电场效应晶体管(FeFET)。FeRAM和FeFET器件具有许多优势，包括快速写入时间、高耐用性、低功耗以及对辐射损坏的低敏感性。
发明内容
本发明的一些实施例提供了一种形成半导体器件结构方法，该方法包括：在层上沉积掺杂二氧化铪层，其中，掺杂二氧化铪层具有第一氧空位浓度；对掺杂二氧化铪层执行超高真空退火工艺，以将第一氧空位浓度增加到第二氧空位浓度；以及对掺杂二氧化铪层执行氧退火工艺，以降低第二氧空位浓度。
本发明的另一些实施例提供了一种形成半导体器件结构方法，该方法包括：在层上沉积掺杂二氧化铪层，其中，掺杂二氧化铪层部分地结晶为第一晶相；对掺杂二氧化铪层执行离子注入工艺以使掺杂二氧化铪层非晶化；以及对掺杂二氧化铪层执行退火工艺，以使掺杂二氧化铪层结晶为第二晶相。
本发明的又一些实施例提供了一种半导体器件结构，该半导体器件结构包括：晶体管，设置在衬底上方；互连结构，设置在晶体管上方；以及铁电电容器(FeCAP)，设置在互连结构中，其中，铁电电容器包括：第一金属层，其中，第一金属层为单晶金属层；铁电层，设置在第一金属层上，其中，铁电层包含超过90％的正交相；以及第二金属层，设置在铁电层上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的FeRAM单元的电路示意图。
图1B是根据一些实施例的图1A的FeRAM单元的截面侧视图。
图2A是根据一些实施例的FeFET单元的电路示意图。
图2B是根据一些实施例的图2A的FeFET单元的截面侧视图。
图3是根据一些实施例的形成在多晶金属层上的铁电层的截面侧视图。
图4是根据一些实施例的形成在单晶金属层上的铁电层的截面侧视图。
图5示出了根据一些实施例的图4的单晶金属层和铁电层的晶体结构。
图6A和图6B是根据一些实施例的电容器的截面侧视图。
图7A至图7C示出了根据一些实施例的形成铁电层的各个阶段。
图8A至图8C示出了根据一些实施例的形成铁电层的各个阶段。
图9A至图9G是根据一些实施例的半导体器件结构的各个制造阶段的截面侧视图。
图10是根据可选实施例的图9G的半导体器件结构。
图11A至图11F是根据一些实施例的晶体管的各个制造阶段的截面侧视图。
图12是根据可选实施例的图9G的半导体器件结构。
图13是根据可选实施例的图12的半导体器件结构。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上方”、“上”、“顶部”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
更进一步地，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖在包括所描述的数值在内的合理范围内的数值，例如在所描述的数值的+/-10％内或本领域技术人员理解的其他值。例如，术语“约5nm”包括从4.5nm到5.5nm的尺寸范围。
描述了示例方法和结构的一些变型。本领域普通技术人员将容易理解在其他实施例的范围内可以进行的其他修改。尽管可以按特定顺序描述方法实施例，但是可以按任何逻辑顺序执行各种其他方法实施例并且可以包括比本文描述的更少或更多的步骤。在一些图中，可以省略其中示出的组件或部件的一些参考编号以避免混淆其他组件或部件；这是为了便于描绘图。
图1A是根据一些实施例的FeRAM单元100的电路示意图。如图1A所示，FeRAM单元100包括晶体管104和电容器101。图1A所示的FeRAM单元100是一个晶体管-一个电容器(1T1C)类型的FeRAM单元。FeRAM单元100可以是其他类型的FeRAM单元，例如两个晶体管-两个电容器(2T2C)FeRAM单元。图1B是根据一些实施例的图1A的FeRAM单元100的截面侧视图。如图1B所示，FeRAM单元100包括设置在衬底102上方的晶体管104。晶体管104包括设置在衬底102中的漏极区域104a和源极区域104b。衬底102可以是半导体衬底，例如硅晶圆。例如，衬底102可以包括硅或化合物半导体，例如砷化镓(GaAs)、磷化铟(InP)、硅锗(SiGe)、碳化硅(SiC)、其他合适的半导体材料和/或它们的组合。衬底102可以掺杂有掺杂剂，例如n型掺杂剂或p型掺杂剂。漏极区域104a和源极区域104b可以掺杂有掺杂剂，例如n型掺杂剂或p型掺杂剂。
栅电极104c设置在漏极区域104a和源极区域104b之间的衬底102上方。栅电极104c可以包括一层或多层。例如，栅电极104c可以包括一个或多个功函数层和主体层。在一些实施例中，功函数层包括一层或多层导电材料，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料的两种或多种的多层。主体层可以包括导电材料，例如金属。在一些实施例中，主体层包括W、Cu、Ti、Al或Co。栅电极104c可以包括附加层，例如胶合层、阻挡层、覆盖层或任何合适的层。功函数层和附加层可以是可选的。栅极介电层104d设置在栅电极104c和衬底102之间。栅极介电层104d包括介电材料。在一些实施例中，栅极介电层104d包括高k介电材料，并且在这些实施例中，栅极介电层104d可以具有大于约7.0的k值并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及它们的组合的硅酸盐或金属氧化物。
晶体管104可以是任何合适的晶体管，例如平面晶体管、FinFET或纳米结构晶体管，例如全环栅(GAA)FET、纳米片FET或纳米线FET。
在一些实施例中，如图1B所示，栅电极104c可以电连接至字线(WL)，源极区域104b电连接至位线(BL)，漏极区域104a电连接至电容器101，并且电容器101电连接至驱动线(DL)上。漏极区域104a可以经由一个或多个导线110和一个或多个导电通孔108电连接至电容器101。电容器101、一个或多个导线110、以及一个或多个导电通孔108可以嵌入在介电结构106中。介电结构106和形成在其中的部件可以是互连结构，并且介电结构106包括多个金属间介电(IMD)层。
电容器101可以是铁电电容器(FeCAP)。在一些实施例中，电容器101包括第一电极112、第二电极116以及设置在第一电极112和第二电极116之间的铁电层114。在一些实施例中，铁电层114可以是具有大于约3.9的介电常数的高k介电层。例如，铁电层114可以包括高k电介质，例如基于铪的氧化物材料，例如二氧化铪(HfO2)。可以使用其他合适的铁电介电材料。在一些实施例中，铁电层114可以是掺杂有任何合适元素(诸如，例如锆、铝、镧、钛、钽、硅、钇、钪、钆、任何其他合适的元素、或它们的组合)的基于铪的层。
在一些实施例中，铁电层114是具有正交晶相的掺杂二氧化铪层。掺杂二氧化铪层的其他晶相，例如单斜晶相或四方晶相，可能无法表现出铁电特性。具有正交晶相的掺杂二氧化铪层包括在施加的电场下可以移动到两个不同位置的氧原子，因此具有正交晶相的掺杂二氧化铪层具有两种正交几何结构。该两种正交几何结构具有相互转换势垒，该相互转换势垒可以通过对其施加电场来进行切换。在一些实施例中，在氧化铪层的晶格中添加掺杂剂原子改变了局部应力并且可以为氧原子提供足够的移动空间，从而产生铁电行为。大量的掺杂剂使单斜结构的平面发生位移，以使得原子倾向于按照正交结构排列。在一些实施例中，掺杂二氧化铪层包括掺杂剂浓度在约40摩尔％至约60摩尔％之间的锆掺杂剂。例如，铁电层114可以是从Hf0.6Zr0.4O2至Hf0.4Zr0.6O2。在一些实施例中，锆掺杂剂浓度在40摩尔％至60摩尔％范围之外。对于其他掺杂剂(D)，例如铝、镧、钛、钽、硅、钇、钪或钆，该掺杂剂浓度可以在约0.1摩尔％至约15摩尔％的范围内。例如，铁电层114可以是从D0.01Hf0.99O2至D0.15Hf0.85O2。因为锆和铪具有类似的电子结构，并且锆和铪的氧化物可以基本相同，所以锆作为掺杂剂可以具有相对较高的掺杂剂浓度。在一些实施例中，正交晶相中的结晶生成两种状态的混合物。然后通过施加电压将正交相极化为两种状态中的一个。
在一些实施例中，所沉积的掺杂二氧化铪层处于非晶态或部分结晶态，并且执行退火工艺以增加正交相的百分比。掺杂二氧化铪层是多相的，这意味着它以所有可用的相(单斜、正交、立方、四方)结晶。铁电层114中正交相的百分比越大，铁电特性越好。掺杂二氧化铪层的铁电特性还可以取决于掺杂剂浓度(施加电场时晶格畸变有利于元素移动)、氧空位浓度(氧空位有助于在晶格中创建空间以在施加电场时用于元素移动)，以及掺杂剂和氧浓度之间的良好平衡。
本发明的各个实施例提供了用于形成掺杂二氧化铪层的方法，该掺杂二氧化铪层具有高百分比的正交晶相，例如大于约90％，例如大于约98％，或约100％。该方法在图4至图8C中详细描述。
第一电极112包括导电材料，例如W、TaN、TiN、Ti、Ru、Pt、Ir或其他合适的导电材料。第二电极116包括导电材料。在一些实施例中，第二电极116包括与第一电极112相同的材料。
图2A是根据一些实施例的FeFET单元200的电路示意图。图2B是根据一些实施例的图2A的FeFET单元200的截面侧视图。如图2A和图2B所示，FeFET单元200包括设置在衬底202上方的FeFET 204。衬底202可以包括与衬底102相同的材料。FeFET 204包括源极区域204a和漏极区域204b。源极区域204a和漏极区域204b可以包括分别与源极区域104b和漏极区域104a相同的材料。栅电极204c设置在衬底202上方，并且栅电极204c可以包括与栅电极104c相同的材料。铁电层204d设置在栅电极204c和衬底202之间。在一些实施例中，界面层(未示出)可以设置在铁电层204d和衬底202之间。铁电层204d可以包括与铁电层114相同的材料。介电结构206设置在FeFET204上方，并且WL和BL设置在介电结构206中。在一些实施例中，WL电连接至栅电极204c，并且BL电连接至源极区域204a。
在一些实施例中，铁电层204d是掺杂二氧化铪层。类似于图1B中所示的铁电层114，图4至图8C中描述的方法增加了铁电层204d的正交晶相的百分比，这反过来又改善了铁电层204d的铁电特性。
图3是根据一些实施例的形成在多晶金属层304上的铁电层302的截面侧视图。如图3所示，多晶金属层304包括两个或多个晶相304a、304b、304c，并且形成在多晶金属层304上的铁电层302也是多晶的。铁电层302可以包括两种或更多种晶相302a、302b、302c、302d、302e。对铁电层302执行退火工艺以增加正交相的百分比。在退火工艺之后，形成在多晶金属层(例如多晶金属层304)上的铁电层302可以具有小于90％，例如小于约50％，例如约20％的正交相。
图4是根据一些实施例的形成在单晶金属层404上的铁电层402的截面侧视图。如图4所示，单晶金属层404包括单个晶相，并且形成在单晶金属层404上的铁电层402也包括单个晶相。在一些实施例中，铁电层402是掺杂二氧化铪层，并且单晶金属层404的晶格常数(或晶格参数)a和b与正交相形式的掺杂二氧化铪层的晶格常数a和b基本相同。单晶金属层404可以用作铁电层402在其上结晶的晶种层。如果单晶金属层404的晶格常数a和b与正交掺杂二氧化铪层的晶格常数a和b基本相同，则形成在单晶金属层404上的铁电层402将尝试匹配正交晶相。单晶金属层404的晶格常数c对铁电层402的结晶几乎没有影响，因为晶格常数c与作为晶种的平面外的尺寸有关。单晶金属层404的界面特性比单晶金属层404的厚度更重要。
在一些实施例中，单晶金属层404具有对称的晶体结构，并且晶格常数a和b之间的角度为约90度。例如，单晶金属层404的晶体结构可以是立方、四方、正交或其他合适的晶体结构。在一些实施例中，单晶金属层404的晶体结构可以是任何合适的立方结构，例如简单立方、体心、面心或其他合适的结构。沉积在单晶金属层404上的铁电层402将尝试将立方状二氧化铪晶格单元与来自单晶金属层404的晶格单元匹配。它不必完全匹配，只要晶格单元比单斜二氧化铪更接近正交二氧化铪即可。单晶金属层404的晶格常数a和b与铁电层402的晶格常数a和b之间的特定失配(例如，高达约10％，例如约5％至约10％)可以是容许的。例如，如果单晶金属层404的晶格常数a和b较小，则铁电层402的晶格常数c将倾向于较大；如果单晶金属层404的晶格常数a和b较大，则铁电层402的晶格常数c将较小；铁电层402的单元倾向于保持它们的体积。在这两种情况下，铁电层402将倾向于结晶为具有匹配单晶金属层404的晶格常数a和b的晶格常数a和b。对于大于约10％的失配，超过铁电层402的特定物理厚度(例如，约10nm)，晶格将松弛，因此该层可以很薄，例如小于约10nm。
在一些实施例中，单晶金属层404是NiAl层。NiAl层可以具有立方晶体结构并且可以通过任何合适的方法来形成NiAl层，例如物理气相沉积(PVD)。NiAl的镍浓度可以在从约40原子百分比至约60原子百分比的范围内，例如从约40原子百分比至约45原子百分比的范围内。镍含量可能会影响NiAl晶体的尺寸和结晶度。较低的镍含量，例如从约40原子百分比至约45原子百分比，可以致使正交结构的更好匹配。例如，在X射线衍射分析(XRD)中，峰出现在31至32度附近，接近二氧化铪的正交峰。在较低的镍浓度下，例如低于45原子百分比，该峰更强。NiAl是具有晶格常数a和b相等(例如在约0.286nm至约0.289nm之间)的立方相。
在一些实施例中，铁电层402的晶格常数a和b可以分别是单晶金属层404的晶格常数的倍数。图5示出了根据一些实施例的图4的单晶金属层和铁电层的晶体结构。如图5所示，单晶金属层404可以是具有晶体结构502的NiAl层，并且铁电层402可以是具有晶体结构504的掺杂二氧化铪层。铁电层402的晶格常数a可以是单晶金属层404的晶格常数a’的倍数。例如，NiAl的晶格常数a’和b’都为约0.286nm，并且铁电层402的晶格常数a和b可以为约0.572nm，铁电层402的晶格常数a和b为晶格常数a’和b’的约两倍。在晶格常数a和b为约0.572nm的情况下，铁电层402的晶体结构是基本上正交的。
回到图4，可以通过任何合适的方法来形成铁电层402，例如原子层沉积、PVD或化学气相沉积(CVD)。在一些实施例中，铁电层402通过ALD形成在单晶金属层404上。在一些实施例中，铁电层402所具有的厚度在约3nm至约20nm的范围内，例如在约5nm至约20nm的范围内。在一些实施例中，铁电层402具有大于约20nm的厚度或通过具有小于约350摄氏度的处理温度(例如从约250摄氏度至约300摄氏度)的工艺来形成铁电层402，并且可以执行可选的退火工艺以增加正交相的百分比。例如，退火工艺可以包括在诸如氧气、氮气或氢气的任何合适的环境中将铁电层402加热到从约200摄氏度至约600摄氏度范围内的温度下持续1秒至约300秒的持续时间。在一些实施例中，形成铁电层402的工艺可以在升高的温度下执行，例如从约200摄氏度至约600摄氏度。
图4中所示的铁电层402可以具有增加的正交相，例如超过90％的正交相，例如超过98％的正交相。此外，在90％的正交相中，铁电层402的正交相的80％可以是水平对准的，这有助于铁电性。此外，铁电层402包括在从约5nm至约20nm的范围内的晶畴，例如在从约10nm至约20nm的范围内。
图6A和图6B是根据一些实施例的电容器600的截面侧视图。在一些实施例中，如图6A所示，电容器600包括作为第一电极的单晶金属层404、作为第二电极的金属层602，以及设置在单晶金属层404和金属层602之间的铁电层402。在一些实施例中，金属层602是单晶金属层。金属层602的金属可以与单晶金属层404的金属相同或不同。
在一些实施例中，如图6B所示，电容器600包括作为第一电极的单晶金属层404、作为第二电极的金属层604，并且设置在单晶金属层404和金属层604之间的铁电层402。在一些实施例中，金属层604是多晶金属层。金属层604的金属可以与单晶金属层404的金属相同或不同。金属层602或金属层604不影响铁电层402的晶体结构。在一些实施例中，在形成金属层602或金属层604之后执行可选的退火工艺。图6A和图6B所示的电容器600可以作为图1A和图1B所示的电容器101。
图7A至图7C示出了根据一些实施例的形成铁电层704的各个阶段。如图7A所示，铁电层704沉积在层702上。层702可以是金属层，例如图1B所示的第一电极112，或者层702可以是半导体层，例如图2B所示的衬底202。在一些实施例中，层702是图4所示的单晶金属层404。在一些实施例中，层702是介电层，例如界面层。铁电层704可以是掺杂二氧化铪层并且可以通过任何合适的方法来形成铁电层704，例如CVD、ALD或PVD。铁电层704包括氧空位706。所沉积的铁电层704的氧空位706可以在约2％至约5％的范围内。
接下来，如图7B所示，对铁电层704执行超高真空(UHV)退火工艺，以使铁电层704结晶并增加氧空位706的浓度。在一些实施例中，在约20摄氏度至约450摄氏度范围内的处理温度和小于1e-3托(例如约1e-8托至约1e-3托)的处理压力下执行UHV退火工艺。UHV退火工艺降低了铁电层704外部的压力，因此铁电层704中的氧原子从铁电层704逸出。所产生的氧空位706浓度增加到约5％至约10％。氧原子的去除或额外氧空位的创建为原子在铁电层704内移动创造了空间，并且与传统的退火工艺相比，在上述UHV退火工艺条件下可以获得增加的正交相。在一些实施例中，正交相的百分比没有增加，但预期铁电性会更高，因为铁电层704中剩余的氧原子由于UHV退火工艺而具有更大的移动空位。
在UHV退火工艺之后，铁电层704以正交相为主晶相结晶。接下来，如图7C所示，对铁电层704执行可选的退火工艺以减少氧空位706来提高可靠性。可以在氧气环境中，在从约20摄氏度至约450摄氏度范围内的处理温度和从约1标准大气压至约20标准大气压的范围内的处理压力下执行退火工艺约1分钟至约5个小时的持续时间。在UHV退火工艺结晶后，铁电层704的晶相基本稳定，因此在可选的退火工艺之后没有观察到相变。在可选的退火工艺之后，氧空位706的浓度降低到UHV退火工艺之前的水平，例如从约2％至约5％。随着氧空位706的浓度降低，器件可靠性得到提高。
由于正交晶相百分比的增加和/或铁电层704中的原子移动的空间更多，通过UHV退火工艺形成的铁电层704具有改进的铁电性。可选的退火工艺进一步提高了器件的可靠性。在一些实施例中，铁电层704可以作为电容器101中的铁电层114，并且可以在形成第二电极116之前执行UHV工艺和可选的退火工艺。在一些实施例中，层702是第一电极112，并且铁电层704是铁电层114。在一些实施例中，铁电层704可以作为FeFET 204中的铁电层204d，并且可以在形成栅电极204c之前执行UHV工艺和可选的退火工艺。在一些实施例中，层702是衬底202(或是形成在衬底202上的界面层)，并且铁电层704是铁电层204d。
图8A至图8C示出了根据一些实施例的形成铁电层804的各个阶段。如图8A所示，铁电层804沉积在层802上。层802可以包括与层702相同的材料。铁电层804可以是掺杂二氧化铪层并且可以通过任何合适的方法来形成铁电层804，例如CVD、ALD或PVD。铁电层804包括氧空位806。所沉积的铁电层804的氧空位806可以在从约2％至约5％的范围内。
接下来，如图8B所示，对铁电层804执行离子注入工艺810，以从所沉积的铁电层804中去除结晶性，并在铁电层804中提供非晶相。如上所述，在一些实施例中，所沉积的掺杂二氧化铪层可以是部分结晶的。所沉积的掺杂二氧化铪层的晶相可以主要是单斜晶相，其不表现出铁电特性。离子注入工艺810将掺杂剂808引入到所沉积的掺杂二氧化铪层中以置换掺杂二氧化铪层的元素，掺杂剂808可以与掺杂二氧化铪层的掺杂剂不同。结果，去除了所沉积的掺杂二氧化铪层的结晶性。换言之，所沉积的掺杂二氧化铪层的晶体结构被来自离子注入工艺810的掺杂剂808破坏，并且所产生的掺杂二氧化铪层是非晶层。
可以用在约1keV至约10keV范围内的离子能量来执行离子注入工艺810。如果离子能量小于约1keV，则所沉积的掺杂二氧化铪层中的单斜晶体结构不会被破坏。另一方面，如果离子能量大于约10keV，则制造成本增加而没有显着优势。离子注入工艺的剂量可以在从约1e13/cm2至约1e15/cm2的范围内。离子注入工艺810可能致使浅掺杂，例如约10nm或更小。在一些实施例中，掺杂剂808可以是p型或n型掺杂剂，例如磷(P)、砷(As)或硼(B)。在一些实施例中，掺杂剂808可以是镓(Ga)、锑(Sb)、锗(Ge)、硅(Si)或其他合适的掺杂剂。所沉积的掺杂二氧化铪层已经包括掺杂剂，例如锆、铝、镧、钛、钽、硅、钇、钪、钆，该掺杂剂可以与掺杂剂808不同。在一些实施例中，铁电层804包括两种不同的掺杂剂。例如，第一掺杂剂是在沉积掺杂二氧化铪层期间原位形成的，而第二掺杂剂是通过在沉积掺杂二氧化铪层之后执行的离子注入工艺引入到掺杂二氧化铪层中的。
接下来，如图8C所示，对铁电层804执行退火工艺以形成正交晶。可以在约20摄氏度至约550摄氏度范围内的处理温度下执行退火工艺约1秒至约1小时范围内的持续时间。退火工艺将非晶相转变为结晶相，特别是正交结晶相。在没有使单斜结晶相非晶化的离子注入工艺的情况下，在退火工艺之后，铁电层804可以包括单斜结晶相和正交结晶相两者。因此，通过在执行退火工艺之前去除单斜结晶相，所产生的铁电层804是结晶的并且包括大多数的正交相。
在一些实施例中，铁电层804可以作为电容器101中的铁电层114，可以在形成第二电极116之前执行离子注入工艺810，并且可以在形成第二电极116之前或之后执行退火工艺。在一些实施例中，层802是第一电极112，而铁电层804是铁电层114。在一些实施例中，铁电层804可以作为FeFET 204中的铁电层204d，可以在形成栅电极204c之前执行离子注入工艺810，并且可以在形成栅电极204c之前或之后执行退火工艺。在一些实施例中，层802是衬底202(或是形成在衬底202上的界面层)，而铁电层804是铁电层204d。
图9A至图9G是根据一些实施例的半导体器件结构900的各个制造阶段的截面侧视图。如图9A所示，半导体器件结构900包括衬底902和设置在衬底902上的一个或多个晶体管904。衬底902可以是衬底102，并且晶体管904可以是与图1B所示的相同晶体管104。每个晶体管904包括源极/漏极区域906和栅电极908，源极/漏极区域906和栅电极908可以与漏极区域104a、源极区域104b和栅电极104c相同。导电接触件910电连接至源极/漏极区域906。导电接触件910可以设置在层间介电(ILD)层912中。互连结构914设置在晶体管904上方。互连结构914可以是图1B中所示的介电结构106。导线916和导电通孔918形成在互连结构914中。导线916和导电通孔918可以分别是图1B中所示的导线110和导电通孔108。
接下来，如图9B所示，在与每个晶体管904的源极/漏极区域906中的一个电连接的导电通孔918上形成导电层920。导电层920可以包括与图1B中所示的第一电极112相同的材料。在一些实施例中，导电层920是单晶金属层，例如图4中所示的单晶金属层404。接着，如图9C所示，在导电层920上形成铁电层922。铁电层922可以是图4中所示的铁电层402。在一些实施例中，铁电层922是图7A至图7C中所示的铁电层704或是图8A至图8C中所示的铁电层804。接着，如图9D所示，在铁电层922上形成导电层924。导电层924可以包括与图1B的第二电极116、图6A的金属层602或图6B的金属层604相同的材料。
接下来，如图9E所示，图案化导电层920、924和铁电层922以形成电容器926。电容器926可以是由于具有铁电层922而具有改进的铁电特性的FeCAP，该铁电层922可以通过图4至图8C中描述的工艺形成。接着，如图9F所示，形成介电层928以埋置电容器926。介电层928可以是IMD层并且是互连结构914的部分。电容器926可以在后段制程(BEOL)工艺中形成在互连结构914中。在一些实施例中，在前段制程(FEOL)或中段制程(MOL)工艺中形成电容器926。接着，如图9G所示，执行额外的工艺以完成互连结构914。在互连结构914的顶部处，形成多个再分布层(RDL)930，并且在RDL上形成接触焊盘932。半导体器件结构900包括多个FeRAM单元(晶体管904和电容器926)。
图10是根据可选实施例的图9G的半导体器件结构900。如图10所示，FeRAM单元950形成在互连结构914中。每个FeRAM单元950包括电连接至电容器926的晶体管952。每个晶体管952可以是在BEOL工艺中形成的薄膜晶体管(TFT)。每个晶体管952包括源极/漏极区域954、金属氧化物层956、栅极介电层958和栅电极960。源极/漏极区域954可以包括导电材料，例如金属或金属氮化物。在一些实施例中，源极/漏极区域954包括TiN、TaN、W或WN。金属氧化物层956作为TFT的沟道区域。在一些实施例中，金属氧化物层956包括金属氧化物半导体材料，例如氧化铟镓锌(IGZO)、掺杂的氧化锌、掺杂的氧化铟、掺杂的镉或其他合适的金属氧化物半导体材料。栅极介电层958可以包括与图1B的栅极介电层104d相同的材料，并且栅电极960可以包括与图1B的栅电极104c相同的材料。晶体管952通过导线916和导电通孔918电连接至电容器。
图11A至图11F是根据一些实施例的晶体管1100的各个制造阶段的截面侧视图。如图11A所示，在衬底1102上形成可选的界面层1104，在界面层1104上形成铁电层1106，以及在铁电层1106上形成伪栅极1108。衬底1102可以包括与图2B的衬底202相同的材料，并且铁电层1106可以包括与图7A至图7C的铁电层704或图8A至图8C的铁电层804相同的材料。伪栅极1108可以包括多晶硅。接着，如图11B所示，图案化铁电层1106和伪栅极1108(省略了界面层1104)。栅极间隔件1110形成在伪栅极1108和铁电层1106的侧面上。接着，如图11C所示，在伪栅极1108的相对侧上形成源极/漏极区域1112。源极/漏极区域1112可以包括与图2B的源极区域204a和漏极区域204b相同的材料。接着，如图11D所示，在源极/漏极区域1112上方形成ILD层1114。在一些实施例中，在源极/漏极区域1112上形成接触蚀刻停止层(CESL)(未示出)，并且在CESL上形成ILD层1114。然后去除伪栅极1108，并且在铁电层1106上形成栅电极1116。栅电极1116可以包括与图2B的栅电极204c相同的材料。
接下来，如图11E所示，在ILD层1114中形成导电接触件1118。导电接触件1118电连接至源极/漏极区域1112。在一些实施例中，在导电接触件1118和源极/漏极区域1112之间形成硅化物层(未示出)。在一些实施例中，在去除伪栅极1108期间去除铁电层1106，并且在形成栅电极1116之前形成另一铁电层1120，如图11F所示。铁电层1120可以包括与图7A至图7C中的铁电层704或图8A至图8C中的铁电层804相同的材料。在图11F中所示的实施例中，铁电层1106可以是牺牲层并且可以是不表现出铁电性的高k介电层。
晶体管1100是包括铁电层1106或铁电层1120的FeFET。铁电层1106或铁电层1120通过图7A至图7C或图8A至图8C中描述的工艺形成。铁电层1106或铁电层1120的铁电性得到改进，从而致使器件性能和可靠性得到改进。
图12是根据可选实施例的图9G的半导体器件结构900。如图12所示，代替在互连结构914中具有电容器926，FeFET单元970形成在互连结构914中。FeFET单元970包括FeFET972。FeFET 972包括源极/漏极区域974、铁电层976、金属氧化物层978和栅电极980。源极/漏极区域974可以包括与图10的源极/漏极区域954相同的材料。铁电层976可以包括与图7A至图7C的铁电层704或图8A至图8C的铁电层804相同的材料。金属氧化物层978可以包括与图10的金属氧化物层956相同的材料，并且栅电极980可以包括与栅电极960相同的材料。FeFET 972可以是TFT。
图13是根据可选实施例的图12的半导体器件结构900。如图13所示，FeFET 972可以与图10所示的晶体管952基本相同。然而，代替具有栅极介电层958，FeFET 972包括设置在金属氧化物层956和栅电极960之间的铁电层982。铁电层982可以包括与图4中的铁电层402、与图7A至图7C中的铁电层704、或与图8A至图8C中的铁电层804相同的材料。在一些实施例中，栅电极960包括与图4中的单晶金属层404相同的材料。类似于晶体管1100，FeFET972包括铁电层976或铁电层982。铁电层976或铁电层982通过图4、图7A至图7C或图8A至图8C中描述的工艺形成。铁电层976或铁电层982的铁电性得到改进，从而致使器件性能和可靠性得到改进。
通过图4、图7A至图7C或图8A至图8C中描述的工艺形成的铁电层具有改进的铁电性。铁电层可以用于FeRAM、FeFET或其他合适的器件中。
本发明提供了具有改进的铁电性的铁电层。在一些实施例中，铁电层形成在单晶金属层上，并且铁电层包括超过90％的正交相。在一些实施例中，在沉积铁电层之后，执行UHV退火工艺或离子注入工艺，以增加正交相的百分比和/或增加层内用于原子移动的空间。一些实施例可以实现优势。例如，铁电层中改进的铁电性致使器件性能和器件可靠性得到改进。
实施例是一种方法。该方法包括在层上沉积掺杂二氧化铪层，并且掺杂二氧化铪层具有第一氧空位浓度。该方法还包括对掺杂二氧化铪层执行超高真空退火工艺以将第一氧空位浓度增加到第二氧空位浓度，以及对掺杂二氧化铪层执行氧退火工艺以降低第二氧空位浓度。
在一些实施例中，第一氧空位浓度在约2％至约5％的范围内。
在一些实施例中，第二氧空位浓度在约5％至约10％的范围内。
在一些实施例中，所述层是第一金属层。
在一些实施例中，该方法还包括在氧退火工艺之后，在掺杂二氧化铪层上形成第二金属层。
在一些实施例中，所述层是设置在衬底上的界面层。
在一些实施例中，该方法还包括：在掺杂二氧化铪层上形成伪栅极；在掺杂二氧化铪层和伪栅极的侧面上形成栅极间隔件；在衬底中形成源极/漏极区域；去除伪栅极；以及在掺杂二氧化铪层上形成栅电极。
另一实施例是一种方法。该方法包括在层上沉积掺杂二氧化铪层，并且掺杂二氧化铪层部分地结晶为第一晶相。该方法还包括对掺杂二氧化铪层执行离子注入工艺以使掺杂二氧化铪层非晶化，以及对掺杂二氧化铪层执行退火工艺以使掺杂二氧化铪层结晶为第二晶相。
在一些实施例中，第一晶相是单斜相并且第二晶相是正交相。
在一些实施例中，在沉积掺杂二氧化铪层期间，将第一掺杂剂引入到掺杂二氧化铪层中，并且在离子注入工艺期间，将第二掺杂剂引入到掺杂二氧化铪层中。
在一些实施例中，第一掺杂剂包括锆、铝、镧、钛、钽、硅、钇、钪或钆，并且第二掺杂剂包括磷、砷、硼、镓、锑、锗或硅。
在一些实施例中，所述层是第一金属层。
在一些实施例中，该方法还包括在退火工艺之前，在掺杂二氧化铪层上形成第二金属层。
在一些实施例中，所述层是设置在衬底上的界面层。
在一些实施例中，该方法还包括：在掺杂二氧化铪层上形成伪栅极；在掺杂二氧化铪层和伪栅极的侧面上形成栅极间隔件；在衬底中形成源极/漏极区域；去除伪栅极；以及在掺杂二氧化铪层上形成栅电极。
又一实施例是半导体器件结构。该结构包括设置在衬底上方的晶体管、设置在晶体管上方的互连结构、以及设置在互连结构中的铁电电容器(FeCAP)。FeCAP包括第一金属层，并且第一金属层为单晶金属层。FeCAP还包括设置在第一金属层上的铁电层，并且铁电层包含超过90％的正交相。FeCAP还包括设置在铁电层上的第二金属层。
在一些实施例中，第一金属层是NiAl层。
在一些实施例中，铁电层是掺杂二氧化铪层。
在一些实施例中，第二金属层是单晶金属层。
在一些实施例中，第二金属层是多晶金属层。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件结构方法，包括：
在层上沉积掺杂二氧化铪层，其中，所述掺杂二氧化铪层具有第一氧空位浓度；
对所述掺杂二氧化铪层执行超高真空退火工艺，以将所述第一氧空位浓度增加到第二氧空位浓度；以及
对所述掺杂二氧化铪层执行氧退火工艺，以降低所述第二氧空位浓度。
2.根据权利要求1所述的方法，其中，所述第一氧空位浓度在约2％至约5％的范围内。
3.根据权利要求2所述的方法，其中，所述第二氧空位浓度在约5％至约10％的范围内。
4.根据权利要求1所述的方法，其中，所述层是第一金属层。
5.根据权利要求4所述的方法，还包括在所述氧退火工艺之后，在所述掺杂二氧化铪层上形成第二金属层。
6.根据权利要求1所述的方法，其中，所述层是设置在衬底上的界面层。
7.根据权利要求6所述的方法，还包括：
在所述掺杂二氧化铪层上形成伪栅极；
在所述掺杂二氧化铪层和所述伪栅极的侧面上形成栅极间隔件；
在所述衬底中形成源极/漏极区域；
去除所述伪栅极；以及
在所述掺杂二氧化铪层上形成栅电极。
8.一种形成半导体器件结构方法，包括：
在层上沉积掺杂二氧化铪层，其中，所述掺杂二氧化铪层部分地结晶为第一晶相；
对所述掺杂二氧化铪层执行离子注入工艺以使所述掺杂二氧化铪层非晶化；以及
对所述掺杂二氧化铪层执行退火工艺，以使所述掺杂二氧化铪层结晶为第二晶相。
9.根据权利要求8所述的方法，其中，所述第一晶相是单斜相并且所述第二晶相是正交相。
10.一种半导体器件结构，包括：
晶体管，设置在衬底上方；
互连结构，设置在所述晶体管上方；以及
铁电电容器(FeCAP)，设置在所述互连结构中，其中，所述铁电电容器包括：
第一金属层，其中，所述第一金属层为单晶金属层；
铁电层，设置在所述第一金属层上，其中，所述铁电层包含超过90％的正交相；以及
第二金属层，设置在所述铁电层上。
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