CN116418340A - 时钟清抖系统 - Google Patents

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Abstract

本发明属于集成电路技术领域，具体涉及一种时钟清抖系统。一种时钟清抖系统，包括参考时钟端、锁相环、输入时钟端和输出时钟端，参考时钟端连接锁相环；还包括：一第一时间数字转换器，输入端分别连接参考时钟端和输入时钟端；一第二时间数字转换器，输入端分别连接输入时钟端和输出时钟端；一第一除法器，输入端分别连接锁相环的输出端、第一时间数字转换器的输出端和第二时间数字转换器的输出端，输出端连接输出时钟端。本发明充分利用数字电路优势，以及时间数字转换器的技术来简化系统，并增加清抖系统的灵活性，通过本发明的系统实现对输入时钟端提供的需要被清抖时钟达到较好的清抖功能。

Description

时钟清抖系统
技术领域
本发明属于集成电路技术领域，具体涉及一种时钟清抖系统。
背景技术
通讯系统中时钟清抖拥有许多应用场景。任意频率产生系统中传统方式可以通过小数锁相环实现。这种方式的缺陷在于一个小数锁相环只能支持一个时钟域，锁相环时钟频率与多个输出时钟成倍数或半倍数关系。在实际应用场景中有需要同一颗芯片支持多个频率域产生的场景。
一种解决方案是采用多个小数锁相环同时集成，缺点是面积大，功耗高，同时多个锁相环之间电磁耦合很难抑制，不适宜于工艺迁移和技术迭代。如图1，两个锁相环(PLL1和PLL2)构成一个大的清抖系统反馈环路。多个独立时钟清抖所需要的锁相环个数会线性增加。因此，多个锁相环结构实现的时钟清抖系统存在配置不灵活、面积大、功耗高、锁相环之间串扰严重，需要多次流片迭代调整的问题。
另一种解决方案是采用小数分频器，在传统的可变分频器基础上进行相位补偿，实现精准的时钟输出。这种方案的优势克服了上述所有缺点，难点在于技术门槛高，同时相位补偿或插值模块的线性度难以在片上校准。
发明内容
本发明针对现有的时钟清抖系统中，无论多个锁相环架构的清抖系统，还是采用小数分频器架构的清抖系统，都存在诸如上述的技术问题，目的在于提供一种时钟清抖系统。
一种时钟清抖系统，包括参考时钟端、锁相环、输入时钟端和输出时钟端，所述参考时钟端连接所述锁相环；
还包括：
一第一时间数字转换器，输入端分别连接所述参考时钟端和所述输入时钟端，通过所述第一时间数字转换器将所述输入时钟端提供的需要被清抖时钟的频率归一化到所述参考时钟端提供的参考时钟上，以生成频率控制字；
一第二时间数字转换器，输入端分别连接所述输入时钟端和所述输出时钟端，通过所述第二时间数字转换器鉴别所述输入时钟端提供的需要被清抖时钟和所述输出时钟端提供的输出时钟之间的相位差；
一第一除法器，输入端分别连接所述锁相环的输出端、所述第一时间数字转换器的输出端和所述第二时间数字转换器的输出端，输出端连接所述输出时钟端，所述第一除法器的分频系数由所述第一时间数字转换器控制，所述第一除法器的相位由所述第二时间数字转换器控制。
作为优选方案，所述第一时间数字转换器通过多个数字滤波器实现。
作为优选方案，所述第一时间数字转换器的传递函数中没有在原点的极点。
作为优选方案，所述时钟清抖系统还包括：
一第一数字滤波器，设置于所述第一时间数字转换器与所述第一除法器之间，将所述第一时间数字转换器的量化结果进行滤波后生成频率控制字传输至所述第一除法器。
作为优选方案，所述第二时间数字转换器通过PI控制器实现。
作为优选方案，所述第二时间数字转换器的传递函数中有在原点的极点，且同时有左半平面的零点维持相位裕度。
作为优选方案，所述时钟清抖系统还包括：
一第二数字滤波器，设置于所述第二时间数字转换器与所述第一除法器之间，将所述第二时间数字转换器鉴别的相位差进行滤波后传输至所述第一除法器。
作为优选方案，所述第一除法器包括：
一整数除法器，信号输入端连接所述锁相环的输出端，频率控制端连接所述第一时间数字转换器的输出端或所述第一时间数字转换器经滤波后的输出端；
一小数除法器，信号输入端连接所述整数除法器的输出端，频率控制端连接所述第一时间数字转换器的输出端或所述第一时间数字转换器经滤波后的输出端，输出端作为所述第一除法器的输出端；
一非线性校准模块，内置有LMS算法，信号输入端连接所述小数除法器的输出端，频率控制端连接所述第一时间数字转换器的输出端或所述第一时间数字转换器经滤波后的输出端，输出端连接所述小数除法器的非线性控制端；
所述小数除法器的相位控制端、所述非线性校准模块的相位控制端中的至少一个相位控制端连接所述第二时间数字转换器的输出端或所述第二时间数字转换器经滤波后的输出端。
作为优选方案，所述时钟清抖系统还包括：
一第二除法器，设置于所述第一除法器与所述输出时钟端之间。
作为优选方案，所述第二除法器的系数等于所述锁相环的倍频系数。
本发明的积极进步效果在于：本发明采用时钟清抖系统，具有如下优点：
1、本发明充分利用数字电路优势，以及时间数字转换器的技术来简化系统，并增加清抖系统的灵活性，通过本发明的系统实现对输入时钟端提供的需要被清抖时钟达到较好的清抖功能。
2、本发明摒弃了传统清抖系统中多个锁相环嵌套的方式，通过开环的第一时间数字转换器信号通路控制第一除法器频率的追踪，通过第二时间数字转换器的反馈通路控制第一除法器的相位，完成输出相位与被清抖时钟的相位锁定。
3、本发明只采用一个锁相环，因此解决了多个小数锁相环存在的配置不灵活、面积大、功耗高、锁相环之间串扰严重，需要多次流片迭代调整的问题。
4、本发明的反馈通路方便扩展突发相位检测功能，如果有一个阶跃跳变并维持一定周期稳定，说明输入时钟端存在相位突变，可以通过第二时间数字转换器输出立刻补上跳变相位，实现相位快速锁定。反馈通路同时方便实现hold over(延迟)特性，当输入时钟端提供的需要被清抖时钟信号突然消失，则本发明的第一时间数字转换器和第二时间数字转换器输出值固定。
附图说明
图1为传统清抖系统的一种系统框图；
图2为本发明的一种系统框图；
图3为本发明第一除法器的模块框图；
图4为本发明一个实施例中没有激活反馈通路时的相位漂移示意图；
图5为本发明一个实施例中激活反馈通路后的相位补偿示意图；
图6为本发明另一实施例中系统输出相位噪声图；
图7为图6中减少带宽后系统输出相位噪声图。
具体实施方式
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示进一步阐述本发明。
参照图2，本发明提供一种时钟清抖系统，包括参考时钟端CLKc、锁相环PLL、输入时钟端CLKin、输出时钟端CLKout、第一时间数字转换器TDC1、第二时间数字转换器TDC2和第一除法器GMD。
参考时钟端CLKc分别连接锁相环PLL和第一时间数字转换器TDC1，参考时钟端CLKc分别为锁相环PLL和第一时间数字转换器TDC1提供预设的参考时钟信号。
输入时钟端CLKin分别连接第一时间数字转换器TDC1和第二时间数字转换器TDC2，输入时钟端CLKin分别为第一时间数字转换器TDC1和第二时间数字转换器TDC2提供需要被清抖时钟信号。
第一时间数字转换器TDC1的输入端分别连接参考时钟端CLKc和输入时钟端CLKin，通过第一时间数字转换器TDC1将需要被清抖时钟的频率归一化到参考时钟上，得到量化结果，该量化结果可以直接或经滤波后生成频率控制字DCW，通过频率控制字DCW来控制第一除法器GMD的频率。
第二时间数字转换器TDC2的输入端分别连接输入时钟端CLKin和输出时钟端CLKout，通过第二时间数字转换器TDC2鉴别需要被清抖时钟和输出时钟之间的相位差，得到的相位差直接或经滤波后来控制第一除法器GMD的相位，完成输出相位与需要被清抖时钟相位锁定。
第一除法器GMD的输入端分别连接锁相环PLL的输出端、第一时间数字转换器TDC1的输出端和第二时间数字转换器TDC2的输出端，第一除法器GMD的输出端连接输出时钟端CLKout，第一除法器GMD由锁相环PLL提供时钟信号，第一除法器GMD的分频系数由第一时间数字转换器TDC1控制，第一除法器GMD的相位由第二时间数字转换器TDC2控制。
本发明的系统中只存在一个锁相环PLL，摒弃了传统清抖系统中多个锁相环嵌套的方式。在一个锁相环PLL的基础上，为了实现清抖功能，本发明设计了两条通路，即第一时间数字转换器TDC1的开环信号通路，通过该开环信号通路生成频率控制字DCW输出至第一除法器GMD，控制频率的追踪。第二时间数字转换器TDC2的反馈通路，通过该反馈通路鉴别输入输出的相位差来控制第一除法器GMD的相位，完成输出相位与被清抖时钟的相位锁定目的。
在一些实施例中，参考时钟端CLKc提供参考时钟信号，优选连接一晶振XO，由晶振XO提供该参考时钟信号。也可以使用其它高性能参考源代替。
在一些实施例中，第一时间数字转换器TDC1通过多个数字滤波器实现。
优选的，第一时间数字转换器TDC1通过多个IIR滤波器级联实现。
更优选的，第一时间数字转换器TDC1通过四个IIR滤波器级联实现。
在一些实施例中，第一时间数字转换器TDC1的传递函数中没有在原点的极点。
在一些实施例中，时钟清抖系统还包括第一数字滤波器DLF1，第一数字滤波器DLF1设置于第一时间数字转换器TDC1与第一除法器GMD之间，第一数字滤波器DLF1将第一时间数字转换器TDC1的量化结果进行滤波后生成频率控制字DCW传输至第一除法器GMD。
此时，本发明的开环信号通路由第一时间数字转换器TDC1和第一数字滤波器DLF1组成。
在一些实施例中，第二时间数字转换器TDC2通过PI控制器实现。
在一些实施例中，第二时间数字转换器TDC2的传递函数中有在原点的极点，且同时有左半平面的零点维持相位裕度。
在一些实施例中，时钟清抖系统还包括第二数字滤波器DLF2，第二数字滤波器DLF2设置于第二时间数字转换器TDC2与第一除法器GMD之间，第二数字滤波器DLF2将第二时间数字转换器TDC2鉴别的相位差进行滤波后传输至第一除法器GMD。
此时，本发明的反馈通路由第二时间数字转换器TDC2和第二数字滤波器DLF2组成。
在一些实施例中，参照图3，本发明的第一除法器GMD包括整数除法器Int-Div、小数除法器Frac-Div和非线性校准模块LMS。
整数除法器Int-Div的信号输入端连接锁相环PLL的输出端，由锁相环PLL提供信号Net1。整数除法器Int-Div的频率控制端连接第一时间数字转换器TDC1的输出端或第一时间数字转换器TDC1经滤波后的输出端，由第一时间数字转换器TDC1提供频率控制字DCW或经滤波后的频率控制字DCW。
小数除法器Frac-Div的信号输入端连接整数除法器Int-Div的输出端，由整数除法器Int-Div提供信号Net2。小数除法器Frac-Div的频率控制端连接第一时间数字转换器TDC1的输出端或第一时间数字转换器TDC1经滤波后的输出端，由第一时间数字转换器TDC1提供频率控制字DCW或经滤波后的频率控制字DCW。小数除法器Frac-Div的输出端作为第一除法器GMD的输出端，小数除法器Frac-Div的输出端输出信号Net3。
非线性校准模块LMS内置有LMS算法，即非线性校准模块LMS是基于LMS算法架构的非线性校准模块。非线性校准模块LMS的信号输入端连接小数除法器Frac-Div的输出端，由小数除法器Frac-Div提供信号Net3。非线性校准模块LMS的频率控制端连接第一时间数字转换器TDC1的输出端或第一时间数字转换器TDC1经滤波后的输出端，由第一时间数字转换器TDC1提供频率控制字DCW或经滤波后的频率控制字DCW。非线性校准模块LMS的输出端连接小数除法器Frac-Div的非线性控制端，小数除法器Frac-Div的非线性通过非线性校准模块LMS实现。
小数除法器Frac-Div的相位控制端、非线性校准模块LMS的相位控制端中的至少一个相位控制端连接第二时间数字转换器TDC2的输出端或第二时间数字转换器TDC2经滤波后的输出端。由第二时间数字转换器TDC2提供相位差PD或经滤波后的相位差PD连接小数除法器Frac-Div的相位控制端或非线性校准模块LMS的相位控制端，或两者的相位控制端都连接相位差PD。
本发明采用上述结构的第一除法器GMD能充分利用第一时间数字转换器TDC1初始控制频率，第二时间数字转换器TDC2输出控制相位，本发明的第一除法器GMD通过一个整数除法器级联一个小数除法器的架构，在使用时可以自由地选择所需要的除率范围，适用性广泛。
参照图3，给出了第二时间数字转换器TDC2提供相位差PD或经滤波后的相位差PD连接小数除法器Frac-Div的相位控制端的情况。
在一些实施例中，时钟清抖系统还包括第二除法器DIV，第二除法器DIV设置于第一除法器GMD与输出时钟端CLKout之间。
通过调整第二除法器DIV的系数(N_div)，可以让输出时钟端CLKout输出的频率等于输入时钟端CLKin输入的频率，从而达到最优的清抖功能。
在一些实施例中，第二除法器DIV的系数等于锁相环PLL的倍频系数。
锁相环PLL的倍频系数(N_pll)是一个已知数，且：
freq_CLKout＝f_CLKc*N_pll/(f_CLKc/f_CLKin)/N_div
其中，freq_CLKout为输出时钟端CLKout输出的频率，f_CLKc为参考时钟端CLKc输入的频率，N_pll为锁相环PLL的倍频系数，f_CLKin为输入时钟端CLKin输入的频率，N_div为第二除法器DIV的系数。
为了实现freq_CLKout＝f_CLKin，保证N_div＝N_pll即可。
在一些实施例中，当在系统工作时，在第一除法器GMD的输出额外的注入一个恒定偏移频率时，输出信号相位会产生一个缓慢的漂移，以此来模拟实际工作中输出时钟端CLKout的相位相对于输入时钟端CLKin的相位偏移。输出时钟端CLKout的相位相对于输入时钟端CLKin的相位偏移的场景是实际工作中经常会出现的现象。
采用本发明的时钟清抖系统，在未激活反馈通路时，即图2的系统框图中，未加入第二时间数字转换器TDC2、或第二时间数字转换器TDC2+第二数字滤波器DLF2情况下，参照图4，在输出时钟端CLKout处存在相位漂移现象。
在激活反馈通路后，参照图5，相位漂移被第二时间数字转换器TDC2、或第二时间数字转换器TDC2+第二数字滤波器DLF2补偿，第二时间数字转换器TDC2输出的相位差均值为0。
在一些实施例中，本发明的时钟清抖系统重，可通过对第一数字滤波器DLF1进行系统配置，直接控制被清抖信号的带宽。
在被清抖信号的带宽为200KHz情况下，输出时钟端CLKout输出相位噪声参照图6所示。
调整第一数字滤波器DLF1的参数，将被清抖信号的带宽减小至<1KHz情况下，输出时钟端CLKout输出相位噪声参照图7所示。
可见，被清抖信号噪声被抑制的更加彻底，只有带宽以内的噪声从输入传递到了输出，其它噪声由锁相环PLL决定，增加了系统整体的配置灵活性。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (10)

1.一种时钟清抖系统，包括参考时钟端、锁相环、输入时钟端和输出时钟端，所述参考时钟端连接所述锁相环；
其特征在于，还包括：
一第一时间数字转换器，输入端分别连接所述参考时钟端和所述输入时钟端，通过所述第一时间数字转换器将所述输入时钟端提供的需要被清抖时钟的频率归一化到所述参考时钟端提供的参考时钟上，以生成频率控制字；
一第二时间数字转换器，输入端分别连接所述输入时钟端和所述输出时钟端，通过所述第二时间数字转换器鉴别所述输入时钟端提供的需要被清抖时钟和所述输出时钟端提供的输出时钟之间的相位差；
一第一除法器，输入端分别连接所述锁相环的输出端、所述第一时间数字转换器的输出端和所述第二时间数字转换器的输出端，输出端连接所述输出时钟端，所述第一除法器的分频系数由所述第一时间数字转换器控制，所述第一除法器的相位由所述第二时间数字转换器控制。
2.如权利要求1所述的时钟清抖系统，其特征在于，所述第一时间数字转换器通过多个数字滤波器实现。
3.如权利要求2所述的时钟清抖系统，其特征在于，所述第一时间数字转换器的传递函数中没有在原点的极点。
4.如权利要求1所述的时钟清抖系统，其特征在于，所述时钟清抖系统还包括：
一第一数字滤波器，设置于所述第一时间数字转换器与所述第一除法器之间，将所述第一时间数字转换器的量化结果进行滤波后生成频率控制字传输至所述第一除法器。
5.如权利要求1所述的时钟清抖系统，其特征在于，所述第二时间数字转换器通过PI控制器实现。
6.如权利要求5所述的时钟清抖系统，其特征在于，所述第二时间数字转换器的传递函数中有在原点的极点，且同时有左半平面的零点维持相位裕度。
7.如权利要求1所述的时钟清抖系统，其特征在于，所述时钟清抖系统还包括：
一第二数字滤波器，设置于所述第二时间数字转换器与所述第一除法器之间，将所述第二时间数字转换器鉴别的相位差进行滤波后传输至所述第一除法器。
8.如权利要求1所述的时钟清抖系统，其特征在于，所述时钟清抖系统还包括：
一第二除法器，设置于所述第一除法器与所述输出时钟端之间。
9.如权利要求8所述的时钟清抖系统，其特征在于，所述第二除法器的系数等于所述锁相环的倍频系数。
10.如权利要求1至9中任意一项所述的时钟清抖系统，其特征在于，所述第一除法器包括：
一整数除法器，信号输入端连接所述锁相环的输出端，频率控制端连接所述第一时间数字转换器的输出端或所述第一时间数字转换器经滤波后的输出端；
一小数除法器，信号输入端连接所述整数除法器的输出端，频率控制端连接所述第一时间数字转换器的输出端或所述第一时间数字转换器经滤波后的输出端，输出端作为所述第一除法器的输出端；
一非线性校准模块，内置有LMS算法，信号输入端连接所述小数除法器的输出端，频率控制端连接所述第一时间数字转换器的输出端或所述第一时间数字转换器经滤波后的输出端，输出端连接所述小数除法器的非线性控制端；
所述小数除法器的相位控制端、所述非线性校准模块的相位控制端中的至少一个相位控制端连接所述第二时间数字转换器的输出端或所述第二时间数字转换器经滤波后的输出端。
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