CN1163858C - 在显示器驱动电路中减少频宽与峰值电流要求的内部行序列器 - Google Patents

Abstract

一种显示器驱动电路(1100)，包括：字线序列器，用于提供一系列行地址；行译码器(504)，用于译码每个行地址，并且在相应的多个输出端之一上声明写信号。一可选数据路径序列器(802)，提供可选数据路由器(804)使用的一系列路径地址，用于路由到特定的显示器(1102)子行的数据。此外，可选子行序列器(1106)给可选子行译码器(1108)提供一系列子行地址，其译码每个子行地址，并且在相应的第二多个输出端之一上声明写信号。在各种实施例中，行序列器(506)、子行序列器(1106)、和/或数据路径序列器(802)响应于来自系统的数据加载指令，使得没有获得阵列写指令将数据写到显示器(1102)。

Description

在显示器驱动电路中 减少频宽与峰值电流要求的内部行序列器

相关应用交叉参考

本申请是名为“显示器驱动电路中减少频宽与峰值电流要求的内部行序列器”于1997年11月14日提交的，我们的现有美国申请号08/970,433的连续部分。为其完整性起见，列在此处作为参考。

发明背景

发明领域

本发明通常涉及驱动电子显示器的电路，并特别涉及使用内部序列器来顺序地驱动显示器的字线的系统和方法。

背景技术描述

图1表示现有技术显示器驱动电路100，用于驱动显示器102，其包含排列成768行与1024列的像素单元阵。显示器驱动电路100包含行译码器104，写保持寄存器106，指针108，指令译码器110，反置逻辑112，定时发生器114，和输入缓冲器116，118，和120。驱动电路100经SCLK端子122接收时钟信号，经反置(INV)端子124接收反置信号，经32位系统数据总线126接收数据和地址，经2位操作码总线128接收操作指令，所有的信号皆来自来示出的一个系统(例如计算机)。定时发生器借助于本领域公知的技术产生定时信号，并把这些定时信号经时钟信号线(未示出)提供给驱动电路100的元件，以协调每个元件的操作。

反置逻辑112经INV端子124和缓冲器116接收来自系统的反置信号，及经系统数据总线126和缓冲器118接收来自系统的数据和地址。反置逻辑112在32位内部数据总线130上声明接收的数据和地址以响应第一个反置信号(INV)。反置逻辑112在内部数据总线130上声明接收的数据的补码以响应第二个反置信号(INV)。内部数据总线130把声明的数据提供给写保持寄存器106，把声明的行地址(经其32根线的10根)提供给行译码器104。

指令译码器110经操作码总线128和缓冲器120从系统接收操作码指令，并且经内部控制总线132把控制信号提供给行译码器104，写保持寄存器106，和指针108以响应接收的指令。为了响应在系统数据总线126上系统声明的数据及在操作码总线128上的第一指令(即数据写入)，指令译码器110在控制总线132上声明控制信号，引致写保持寄存器106经内部数据总线130把声明的数据装载到写保持寄存器106的第一部分。因为内部数据总线130仅32位宽，需要32个数据写入命令来把整行的(1024位)数据装载到写保持寄存器106中。指针108经一束线134提供地址，其指示数据将要写入的写保持寄存器106部分。当执行每个相继的数据写入命令时，指针108对线134上声明的地址加一以指示写保持寄存器106的下一32位部分。

为了响应在系统数据总线126上系统声明的行地址及在操作码总线128上的第二指令(即装载行地址)，指令译码器110在控制总线132上声明控制信号，引致行译码器104储存声明的行地址。然后，为了响应在操作码总线128上系统声明的第三指令(即阵列写入)，指令译码器110在控制总线132上声明控制信号，引致写保持寄存器106在一套1024个数据输出端子136上声明1024位储存的数据，并引致行译码器104译码储存的行地址并在对应译码的行地址的一套768根字线之一138上声明写入信号。在对应字线上的写入信号引致数据输出端子136上声明的数据被锁入显示器102的像素单元(未示于图1中)的对应行。

本领域技术人员将认为写保持寄存器106，指针108，反置逻辑112，及缓冲器116和118一起起着数据处理装置150的功用，可从系统接收数据，积累和格式化数据，把数据提供给显示器102。行译码器104起着行选择装置160的功用，可选择显示器102的一行，数据处理装置150提供的数据写入其中。指令译码器110起着指令装置的功用，可从系统接收操作码指令，并控制和协调数据处理装置150和行选择装置160以响应接收的操作码指令。

图2表示显示器100的示例性像素单元200(r，c)，此处(r)和(c)分别表示像素单元的行和列。像素单元200包含锁存器202，像素电极204，及开关晶体管206和208。锁存器202为静态随机访问存储器(SRAM)锁存器。锁存器202的一个输入经晶体管206耦合到Bit+数据线210(c)，而锁存器202的另一输入经晶体管208耦合到Bit-数据线212(c)。晶体管206和208的门端耦合到字线138(r)。锁存器202的输出端214耦合到像素电极204。字线138(r)上的写入信号把晶体管206和208置为导通状态，引致数据线210(c)和212(c)上声明的补码数据被锁住，以使锁存器202的输出端214，和耦合的像素电极204，与数据线210(c)处于同一逻辑电平。

图3表示指令表300，其列出了用于驱动显示器驱动电路100的操作码指令。每个操作参考图1作出了解释。操作码(00)对应无操作指令，其为驱动电路100所忽视。操作码(01)为数据写入命令，其引致在系统数据总线126上声明的数据被装载进写保持寄存器106。操作码(11)为装载行地址命令，其引致在数据总线126上声明的行地址被装载进行译码器104。操作码(10)为阵列写入命令，其引致储存在写保持寄存器106中的一行(1024位)数据传送到与储存在行译码器104中行地址对应的像素单元行的锁存器。

图4为表示如上所述操作码如何用于控制驱动电路100的定时图。在第一个SCLK周期期间，系统在操作码总线128上声明数据写入命令(01)，引致系统数据总线126(D[31:0])上声明的第一个32位数据块(块0)装载进写保持寄存器106。在下31个SCLK周期期间，系统声明数据写入命令(01)，引致31个更多的32位块装载进写保持寄存器106，因此在写保持寄存器106中组装成一完整行(1024位)。下一步，系统在系统数据总线126的10位(如D[9:0])上声明行地址(RA)并在操作码总线128上声明装载行地址命令(11)，把声明的地址装载进行译码器104。最后，系统在操作码总线128上声明阵列写入命令(10)，引致写保持寄存器106中完整行的数据装载进显示器102的由行译码器104中地址识别的一行像素单元中。

现有技术显示器驱动器100至少具有两个缺点。首先，因为整行(1024位)数据一次写入显示器102，驱动电路100和显示器102产生相对较大的峰值电流。其次，因为行地址必须在把每行数据写入显示器102之前被装载，驱动电路100具有相对较高的系统接口频宽要求。因而，峰值电流和系统频宽要求是相互关联的，因为由于必须装载额外的行地址的缘故，一次把数据写入较小的像素单元块以减少峰值电流要求增加了频宽要求。所需要的是减少了峰值电流要求和减少了系统接口频宽要求的显示器驱动电路。

概述

描述了一新颖显示器驱动电路。显示器驱动电路的一个实施例包含行序列器，一次输出提供一系列行地址。驱动电路进一步包含具有输入的行译码器，耦合到行序列器的输出，和许多输出端子。行译码器译码行序列器提供的每个地址，在对应的一个输出端子声明数据写信号。任选地，显示器驱动电路包含行地址寄存器，提供初始行地址给行序列器。行地址寄存器进而包含输入端子以接收另一初始行地址。行序列器包含接收控制信号的控制输入端子。为了对接收的第一个控制信号作出响应，行序列器输出一系列行地址的下一个地址。为了对接收的第二个控制信号作出响应，行序列器接收来自行地址寄存器的其它初始行地址，并输出起始于其它初始行地址的一系列新的行地址。任选地，行序列器输出一系列子行地址，和行译码器为子行译码器。

显示器驱动电路的特定实施例进一步包含数据路径序列器和数据路由器。数据路径序列器一次输出提供一系列路径地址。数据路由器具有耦合到用于接收数据路径地址的数据路径序列器的输出的输入端集，数据输入端集，第一数据输出端集，和第二数据输出端集。数据路由器通过有选择地把数据输入端集与第一或第二数据输出端集(取决于从数据路径序列器接收的路径地址)相耦合来路由数据。

显示器驱动电路的另一特定实施例进一步包含子行序列器和子行译码器。子行序列器一次输出提供一系列子行地址。子行译码器具有耦合到子行序列器输出的输入，和许多输出端子。子行译码器接收来自子行序列器的子行地址，译码地址，并在对应的一个输出端子上声明写信号。该特定实施例任选地包含数据路径序列器和数据路径路由器。

在其它可选实施例中，行序列器，子行序列器，和/或数据路径序列器操作响应于数据装载命令，有益于消除对阵列写入命令的需要。在每种情况下，接续的地址由各自的序列器产生以响应接收预定数目的数据装载命令。而在另一实施例中，行序列器，子行序列器，和/或数据路径序列器操作响应于指针产生的寄存器部分地址，响应于接收的数据装载命令，也消除了对阵列写入命令的需要。

也公开了一种驱动显示器的方法。该方法包含步骤：从系统接收第一个初始行地址，基于第一个初始行地址产生一系列行地址，译码行地址系列的每个行地址，并在第一组多个输出端子上声明一系列写入信号，第一组的每个输出端子对应相关的行地址。任选地，该方法进一步包含步骤：接收另一初始行地址和产生基于其它初始行地址的另一系列行地址。

一个特定的方法进而包含步骤：产生一系列子行地址，译码每个子行地址，在第二组多个输出端子上声明写入信号，第二组的每个输出端子对应特定译码的子行地址。另一特定的方法进而包含步骤：产生一系列路径地址和把数据路由到与路径地址对应的子行地址。任选地，该特定实施例也包含步骤：产生一系列子行地址，译码每个子行地址，并在第二组输出端子上声明写入信号。

一种可选方法包含步骤：从系统接收第一初始行地址，产生基于第一初始行地址的一系列子行地址，译码该系列的每个子行地址，并在许多输出端子上声明一系列数据装载信号，每个输出端子对应一相关的子行地址。一种特定的方法进而包含步骤：接收另一初始行地址，产生基于其它初始行地址的另一系列子行地址。

在每个如上所述的方法中，任选地产生一系列行地址的步骤包含步骤：输出响应第一阵列写入命令的初始行地址，产生基于初始行地址的第二行地址，并输出响应第二阵列写入命令的第二行地址。

一种可选方法，其消除了对阵列写入命令的需要，包含步骤：在显示器的第一字线上声明第一写入命令；从系统接收数据装载指令；从系统接收第一预定量数据以响应每个数据装载指令；累积数据；每次第二预定量数据被累积时，在显示器数据输入线上声明累积的数据；从数据装载指令确定何时第三预定量数据被接着声明在数据输入线上；和每次第三预定量数据被接着声明在数据输入线上时，在与显示器的接续部分相关的接续字线上声明接续的写入信号。

在一特定方法中，每次第三预定量数据被接着声明在数据输入线上时，在与显示器的接续部分相关的接续字线上声明接续的写入信号的步骤包含步骤：产生一系列行地址，对应接收的第一预定量数据装载命令产生每个行地址；译码每个行地址；和在与每个译码的行地址对应的一个显示器字线上声明写入信号。

附图简述

本发明参考下列附图描述，其中相同的参考号代表本质上类似的单元：

图1为现有技术的显示器驱动电路框图；

图2为图1所示显示器的示例性像素单元的框图；

图3为用于图1所示显示器驱动电路的操作码表；

图4为表示图1所示显示器驱动电路控制的定时图；

图5为按照本发明，显示器驱动电路的一个实施例的框图；

图6为用于图5所示显示器驱动电路的操作码表；

图7为表示图5所示显示器驱动电路控制的定时图；

图8为按照本发明，显示器驱动电路的第二实施例的框图；

图9为按照本发明，显示器驱动电路的第三实施例的框图；

图10为图9所示显示器驱动电路一行像素单元的框图；

图11为按照本发明，显示器驱动电路的第四实施例的框图；

图12为图11所示显示器驱动电路一行像素单元的框图；

图13为按照本发明，显示器驱动电路的第五实施例的框图。

详细描述

本专利申请与下列于1997年11月14日共同待审的美国专利申请相关，并转让给共同受让人，每一个其全部内容在此被引用参考：

De-Centered Lens Group For Use In An Off-Axis Projector(用于离轴投影机的分散透镜组)，序列号08/970,887，Matthew F.Bone和Donald Griffin.Koch，现在被颁发为美国专利No.6,076,931；

System And Method For Reducing Peak Current And BandwidthRequirements In A Display Driver Circuit(降低显示器驱动电路中峰值电流和频宽要求的系统和方法)，序列号08/970,665，Raymond Pinkham，W.SpencerWorley，III，Edwin Lyle Hudson，和John Gray Campbell；

System And Method For Using Forced State To Improve Gray ScalePerformance Of A Display(使用强迫状态改善显示器格雷比例性能的系统和方法)，序列号08/970,878，W.Spencer Worley，III和Raymond Pinkham，现在被颁发为美国专利No.6,072,452；以及

System And Method For Data Planarization(数据平面化的系统和方法)，序列号08/970,307，William Weatherford，W.Spencer Worley，III和WingChow，现在被颁发为美国专利No.6,144,356。

该专利申请也与序列号为08/901,059，由Raymond Pinkham所著题为“Replacing Defective Circuit Elements By Column And Row Shifting In A FlatPanel Display(在平板显示器中用列和行移位来替代有缺陷电路单元)”，于1997年7月25日提交的共同待审的美国专利申请有关，并转让给共同受让人，每一个其全部内容在此被引用参考。

本发明通过实现内部行序列器克服了与现有技术相关的问题，以降低峰值电流和系统接口频宽要求。在下列描述中，为了彻底地理解本发明，提出了大量特定的细节(例如，操作码指令，数据和地址总线位宽，显示器中像素的组织和数目)。但是本领域技术人员应认识到本发明在实践上可脱离这些特定的细节。在其它情况下，公知的显示器驱动技术(如脉宽调制)的细节和电路已被省略，以免不必要地使本发明含糊不清。

图5表示显示器驱动电路500，用于驱动包含排列成768行和1024列的像素单元阵列的显示器502。显示器驱动电路500包含行译码器504，行序列器506，行地址寄存器508，写入保持寄存器510，指针512，指令译码器514，反置逻辑516，定时发生器518，和输入缓冲器520，522，和524。驱动电路500经SCLK端子526接收时钟信号，经反置(INV)端子528接收反置信号，经32位系统数据总线530接收数据和地址和经2位操作码总线532接收操作指令，全部来自于一未示出的系统(如计算机，视频信号源等)。定时发生器518通过本领域公知的方法产生定时信号，经时钟信号线(未示出)把这些定时信号提供给驱动电路500的各个部件，以协调各个部件的操作。

反置逻辑516经INV端子528和缓冲器520接收来自系统的反置信号，并经系统数据总线530和缓冲器522接收来自系统的数据和地址。反置逻辑516在32位内部数据总线534上声明接收的数据和地址以响应第一反置信号(INV)。反置逻辑516在内部数据总线534上声明接收数据的补码以响应第二反置信号(INV)。内部数据总线534提供声明的数据给写入保持寄存器510，和经32根线中的10根提供声明的地址给行地址寄存器508。

指令译码器514经操作码总线532和缓冲器524接收来自系统的操作码指令，并且，经内部控制总线536把控制信号提供给行序列器506，行地址寄存器508，写入保持寄存器510，和指针512以响应接收的指令。

本领域技术人员将认为写入保持寄存器510，指针512，反置逻辑516，和缓冲器520及522一起起着数据处理装置550的作用，用于接收来自系统的数据，累积和格式化数据，并提供数据给显示器502。行译码器504，行序列器506，和行地址寄存器508一起起着行选择装置560的作用，用于选择显示器502的一行，由数据处理装置550提供的数据被写入其中。指令译码器514起着指令装置的作用，用于接收来自系统的操作码，及控制和协调数据处理装置550和行选择装置560以响应接收的操作码指令。

图6表示表600，其列出了用于显示器驱动电路500的操作码指令。每个操作参考图5作出解释。操作码(00)对应无操作指令，指令译码器514不对其作出响应。为了响应系统在系统数据总线530上声明数据和在操作码总线532上声明数据写入命令(01)，指令译码器514在控制总线536上声明控制信号，导致写入保持寄存器510经内部数据总线534，把声明的数据装载进写入保持寄存器510的第一部分。因为内部数据总线534仅为32位宽，需要32个数据写入命令(01)把一整行(1024位)数据装载进写入保持寄存器510。指针512经一束线537提供地址给写入保持寄存器510，地址指示数据写入其中的写入保持寄存器510的部分。当执行每个相继的数据写入命令(01)时，指针512对在线537上声明的地址加一以指示写入保持寄存器510的下一个32位部分。

为了响应系统在系统数据总线530上声明初始行地址和在操作码总线532上声明装载行地址命令(11)，指令译码器514在控制总线536上声明控制信号，导致行地址寄存器508储存初始行地址，并经地址线538提供初始行地址给行序列器506。然后，为了响应系统在操作码总线532上声明阵列写入命令(10)，指令译码器514在控制总线536上声明控制信号，导致写入保持寄存器510在1024个数据输出端子540(耦合到显示器502的数据输入端子)上声明1024位储存的数据，和导致行序列器506在第二地址线542上声明初始的行地址。为了响应在地址线542上声明的初始行地址，行译码器504译码初始行地址，和在与译码的初始行地址对应的768根字线544的一条上声明写入信号。在相应字线上声明的写入信号导致在数据输出端子540上声明的数据被锁进显示器502对应的像素单元行。

为了响应接续的阵列写入命令，行序列器506产生基于初始行地址的一系列行地址，并在地址线542上声明该系列行地址。为了响应在地址线542上声明的该系列行地址，行译码器504译码每个行地址并在相应的一条字线544上声明写入命令。

在可选实施例中，行序列器506可配置成提供任何期望系列的选择线地址。例如，该系列可连续地重复其自身，或仅行进预定数目的地址然后停止。另外，该系列可以以某些设定值(如1，2，或3)增加或减少，或遵随某些其它预定的顺序。

在一可选实施例中，阵列写入命令还起到数据写入命令的作用。因为系统数据总线530在阵列写入命令期间未使用，系统数据总线530可被用来装载下一32位数据，以响应阵列写入命令。这有益于减少必须在写入保持寄存器510中装载整行数据的数据写入命令。特别是，在该可选实施例中，与32个数据写入命令相反，需要一个阵列写入命令和31个数据写入命令。

图7是表示系统如何将数据装入驱动器电路500、并且将所装入的数据写到显示器502的定时图，在第一SCLK周期期间，系统声明装载行地址命令(11)，导致行地址寄存器508装载在系统数据总线530上声明的行地址(RA)。在下一32个SCLK周期期间，系统在操作码总线532上声明数据写入命令(01)，并且在系统数据总线530上声明数据，导致32(0-31)个四字节数据被装入写保持寄存器510，每个四字节数据由32位构成。因此，32个四字节数据在写入保持寄存器510中构成了一整行的数据(1024位)。在下一时钟周期期间，系统在操作码总线532上声明了阵列写入命令(10)，导致装入的数据被写入显示器502。在下一32个时钟周期期间，第二行数据被装入写入保持寄存器510，然后用单个阵列写入命令(10)写入显示器502。

注意，系统不需要装载第二个行地址以把第二行数据写入显示器502。这是因为行序列器506产生与接续的阵列写入命令相应的接续的行地址。因此，一旦装入了初始行地址，就不需要进一步装载行地址，除非进来的数据失序。内部产生的行地址有益于降低系统接口频宽要求(即，省去了加载行地址周期)。

图8为按照本发明的可选显示器驱动电路800的框图。驱动电路800类似于驱动电路400，除了写入保持寄存器510被写入保持寄存器510A替换、以及加入了数据路径序列器802、数据路由器804之外。数据路径序列器802产生一系列数据路径地址，并且经地址线806提供地址给写入保持寄存器510A和数据路由器804。与一次一整行(1024位)不同，写入保持寄存器510A在第一数据传输线808上输出数据，一次96位。数据路由器804接收在数据传输线808上声明的数据，通过在相应的第二个1024数据传输线810(耦合到显示器502的数据输入线)上声明数据，把数据指向显示器502适当的子行。

数据路径序列器802如下协调写入保持寄存器510A和数据路由器804的行动。为了响应系统在操作码总线532上声明的阵列写入命令(10)，指令译码器514在控制总线536上声明控制信号，导致数据路径序列器802在地址线806上声明第一路径地址。为了响应在地址线806上声明的第一路径地址，写入保持寄存器510A在数据传输线808上声明一行数据的第一部分(96位)。并且为了响应在地址线806上声明的第一行地址，数据路由器804有选择地把地址线806与数据传输线810的第一子集相耦合，把数据指向显示器502的第一子行。本领域技术人员将认为数据路由器804起着多路复用器的作用。

在一个特定实施例中，写入保持寄存器510A和数据路由器804集成在单个单元内。在该实施例中，集成的写入保持寄存器的每个存储单元耦合到一条数据传输线810。数据路由在控制级执行，伴随集成的写入保持寄存器有选择地在数据传输线810的序列子集上声明数据，以响应由数据路径序列器802提供的数据路径地址。

回想起阵列写入命令(10)也引起写入信号在被选择的一条字线544上被声明。因此，由路由器804指引的数据仅被写入选择的行的第一子行。而且，本领域技术人员将理解写入信号不会干扰被选行剩余子行中的数据，因为尽管声明了写入信号，只要其数据线未被驱动(即数据被数据路由器804指向了锁存器)，SRAM锁存器通常保持其数据。

由数据路径序列器802产生的序列数据路径地址引起写入保持寄存器510A在数据传输线808上输出数据行的顺序部分，其由路由器804指向显示器502的顺序子行。特别是，为了响应单阵列写入命令，数据路径序列器输出一系列数据路径地址，包括显示器502每个子行的一个地址，以使一整行数据写入显示器502的被选行。

本领域技术人员将认为写入保持寄存器510A，指针512，数据路径序列器802，数据路由器804，反置逻辑516，及缓冲器520和522共同起着从系统接收数据，累积和格式化数据，并把数据提供给显示器502的数据处理装置850的作用。指令译码器514起着从系统接收操作码指令，和控制与协调数据处理装置850和行选择装置560的指令装置作用以响应接收的操作码指令。

一次把数据写入显示器502的一部分行本质上降低了对驱动电路800和显示器502的峰值电流要求。本领域技术人员将认为取得了本发明的优点，不管采用了多少个子行。明显地，子行的数目越大，对峰值电流要求的降低越大。在受限制的情况下，子行的数目等于每行中像素的数目，所以每个像素构成了一个子行，并被单独地写入。

一次把数据写入显示器502的一部分行也允许显示器驱动电路800驱动具有相对长写入恢复时间(要求数据线在序列写入执行之前稳定的时间)的显示器，有利于消除显示器502中对数据线恢复电路的需要。例如，如果数据一次写入显示器一行，显示器驱动电路必须在数据写入下一行之前等待整个写入恢复时间，以使其不干扰把数据锁存进前一行。相反，因为显示器驱动电路800以子行的方式(即一次96位)把数据写入显示器502，显示器502的写入恢复时间可为11倍长。这是因为在第一个子行被写入之后，其它10个子行(该行余下的子行)写入在下行的第一个子行写入之前出现。结果是，数据可以以远大于(即大于11倍)显示器502的写入恢复时间所不能允许的速率记入显示器驱动电路800。

在该特定实施例中，每个子行包含96位。结果是地址线806包含至少4位，以寻址11个子行。注意11个96位子行等于总共1056位，非1024位。然而这没有表明一个问题，因为额外的位在最后的子行数据传送期间只不过不使用。如上所指，可采用任意数目的子行(例如，2个512位子行，4个256位子行，8个128位子行等。)。

在一可选实施例中，为了数据路径序列器802产生一系列数据路径地址，不需要阵列写入命令。相反，数据路径序列器802内含计数器，计数在控制总线536上由指令译码器514声明的数据加载控制信号的数目，相应地对地址线806上的数据路径地址加一。例如，在第三个四字节数据加载进写入保持寄存器510A后，数据路径序列器802在地址线806上声明第一个数据路径地址，导致写入保持寄存器510A在数据传送线808上声明头三个四字节数据。随后，数据路径序列器802对跟随加载的每个第三四字节数据的数据路径地址加一，导致写入保持寄存器510A在数据传送线808上声明每组三个四字节数据。当计数器指示该行的最后一个数据已加载进写入保持寄存器510A，数据路径序列器802对数据路径地址加一，导致写入保持寄存器在数据传送线808上声明最后的数据，然后数据路径序列器802复位。为了消除对阵列写入命令的需要，行序列器506必须也计数在控制总线536上由指令译码器514声明的数据加载控制信号的数目，并在一行的最后的数据被传送出写入保持寄存器510A之后对行地址加一。消除对阵列写入命令的需要有助于减少对显示器驱动电路800和系统之间接口频宽的要求。

在一特定可选实施例中，其中记出(clock out of)写入保持寄存器510A的所有组数据具有相同的大小，数据路径序列器802不需要有复位能力，可以为一简单的除n计数器，当最后的数据被加载时回落到原始地址。例如，如果数据一次记出写入保持寄存器510A 128位，则所有组数据具有相同的大小(128×8＝1024)。数据路径序列器802因此可简单地为一2位除以4计数器，后随一3位除以8计数器。在最后的数据加载后，三位地址从(111)回落到(000)。可选地，数据路径序列器802可与指针512组合在一起。

图9表示按照本发明的另一可选显示器驱动电路900。显示器驱动电路900设计成驱动显示器902，其中每行被分成数个子行，每个子行由2304根字子线904单独的一条服务。如字子线的数目所示，显示器902中768行像素的每行可分成3个子行。本领域技术人员将认为可采用其它数目的子行，只要每个由单独的字子线服务。

显示器驱动电路900类似于显示器驱动电路800，除行序列器506由子行序列器906替换，和行译码器504由子行译码器908替换之外。为了响应阵列写入命令(10)，子行序列器906从行地址寄存器508接收初始行地址，把初始行地址转换成初始子行地址(例如，在指定行的第一个子行)，经地址线910把子行地址提供给子行译码器908。子行译码器908译码初始子行地址并在对应的一条字子线904上声明写入信号。下一步，子行序列器906对地址线910上的地址加一，继而声明与初始行地址对应的该行每个子行的地址。子行译码器908译码每个子行地址并在对应的一条字子线904上声明写入信号。因此，子行译码器908，子行序列器906，和行地址寄存器508共同起着子行选择装置960的作用，以选择由数据处理装置850提供的数据写入其中的显示器902的一个子行。进而，本领域技术人员将理解数据路径序列器802，数据路由器804，和写入保持寄存器510A可由显示器驱动电路900中写入保持寄存器510替换，因为写入信号一次提供给仅一个子行。

图10表示显示器902像素单元的示范性行1000，包含3个子行1002，1004，和1006，每个耦合到对应的一条字子线904(a-c)。如图2所示，每个像素单元由一对数据线服务，但是数据线未示于图10中，以不必要地模糊附图。驱动电路900通过顺序地在字子线904(a-c)上声明写入信号，把一行数据加载进行1000的像素单元，这样一次加载一子行到行中。

图11表示按照本发明的，用于驱动显示器1102的另一可选显示器驱动电路1100。显示器1102类似于显示器502，除每行被分成3个子行，每个子行由一条字线544和一条字子线1104(a-c)服务之外。如下参考图12所解释的，当写入信号同时在字线和与特定子行相关的字子线上声明时，数据写入特定子行。

显示器驱动电路1100本质上类似于显示器驱动电路800，除增加了子行序列器1106和子行译码器1108之外。子行序列器1106产生一系列子行地址，经地址线1110把地址传给子行译码器1108，其译码每个地址并在对应的一条字子线1104(a-c)上声明写入信号。

行序列器506和子行序列器1106共同操作，顺序地把数据写入显示器1102的子行。为了响应系统在操作码总线532上声明阵列写入命令(10)，指令译码器514在控制总线536上声明控制信号，导致行序列器506产生一系列选择线地址，如上参考图5所述。由指令译码器514声明的控制信号也引起子行序列器1106产生一系列子行地址。该系列行地址同步于该系列子行地址，以如下方式把数据写入一行像素单元。行序列器506在地址线542上声明初始行地址，导致行译码器504在初始的一条字线544上声明写入信号。同时，子行序列器1106在地址线1110上声明初始子行地址，导致子行译码器1108在字子线1104(a)上声明写入信号。两个并发的写入信号引起初始行的第一个子行被更新。下一步，当初始行地址仍然被行序列器506声明时，子行序列器1106顺序地在地址线1110上声明下两个子行地址，导致子行译码器1108在字子线1104(b)和1104(c)上声明写入信号，继而把数据写入初始行的第二和第三子行。当行序列器506声明该系列每个接续的行地址，子行序列器重新声明该系列的子行地址，因而把数据写入显示器1102的每行，一次一个子行。所以，子行译码器1108，子行序列器1106，行译码器504，行序列器506，和行地址寄存器508共同起着子行选择装置1160的作用，用于选择显示器1102的一个子行，由数据处理装置850提供的数据写入其中。

该系列行地址在SCLK一级同步于该系列的子行地址。特别是，公共的控制信号通过行序列器506和子行序列器1106开始声明第一个地址。声明初始地址之后，子行序列器1106以每个时钟周期的速率声明该系列子行地址中的下一地址，其中行序列器506仅在接收了下一阵列写入命令之后声明在该系列行地址中下一地址。类似地，由数据路径序列器802产生的该系列数据路径地址同步于该系列子行地址，所以适当的数据路由到适当的子行，与写入信号相一致。

本领域技术人员将认为有很多其它方法把该系列行地址与该系列子行地址同步。例如，在一可选实施例中，子行序列器1106和行序列器506由单个序列器替换，其产生12位地址，最低2位提供给子行译码器1108且最高10位提供给行译码器504。然后，当12位地址加一时，每个相继的行一次更新一个子行。

图12表示显示器1102像素单元的一行1200(r)的组织。行1200(r)包含3个子行像素单元1202(a-c)，3个与门1204，和3个局部字线1206。每个与门1024第一个输入端耦合到字线544(r)，第二个输入端耦合到相关的一条字子线1104(a-c)，和输出端耦合到相关的一条局部字线1206。为了响应在其第一和第二输入端上由字线544(r)和相关的字子线1104声明的写入信号，每个与门1204在相关的局部选择线1206上声明写入信号。

本领域技术人员将理解像素单元行分成较大或较小数目的子行。在受限制的情况下，子行的数目等于每行中像素的数目，每个像素构成一子行。

图13表示按照本发明的另一可选显示器驱动电路1300。显示器驱动电路1300类似于显示器驱动电路800，除显示器驱动电路1300的数据路径序列器1302经线537，从指针512接收输入而不是从指令译码器514，并且可选地，行序列器506A经线537从指针512也接收输入之外。数据路径序列器1302包含一个计数器，其计数在线537上由指针512声明的地址中的变化，并且相应地更新数据线806上声明的数据路径地址。行序列器506A配置成计数在控制总线536上声明的数据加载控制信号，或者可选地，计数在线537上由指针512声明的地址中的变化，并且相应地对地址线542上声明的行地址加1。在一可选实施例中，数据路径序列器1302包含一个译码器，其译码在线537上由指针512声明的地址，并且相应地更新地址线806上声明的数据路径地址。在任一情况下，不需要把数据从写入保持寄存器510A写入显示器502中的阵列写入命令。

本领域技术人员将认为，写入保持寄存器510A、指针512、数据路径序列器1302、数据路由器804、反置逻辑516、及缓冲器520和522共同起着数据处理装置1350的作用，用于从系统接收数据，累积和格式化数据，并且把数据提供给显示器502。行译码器504、行序列器506A、和行地址寄存器508共同起着行选择装置1360的作用，用于选择显示器502的一行，由数据处理装置1350提供的数据被写入其中。指令译码器514起着指令装置的作用，用于从系统接收操作码指令，并且控制和协调数据处理单元1350和行选择装置1360，以响应接收的操作码指令。

完整地描述了本发明的特定实施例。许多描述的特征在不脱离本发明范围的情况下可被替换、修改或省略。例如，本领域技术人员将认为通过提供具有能产生适当地址系列和对应数目的字线(或子线)，此处描述的实施例可被修改成驱动具有较大或者较小行(或子行)数目的显示器。

Claims (31)

1、一种显示器驱动电路，用于从系统接收数据和数据加载指令，并且用于驱动具有多个数据输入线和第一多个字线的显示器，每个字线与所述显示器的一部分相关，以使在所述字线上声明的写入信号引起在所述数据输入线上声明的数据被加载进所述显示器所述的相关部分，所述显示器驱动电路包括：

数据处理装置，对所述数据加载指令作出响应，并且一旦接收了所述每个数据加载指令进行操作，以从所述系统接收第一预定量的数据，累积所述数据，并且当第二预定量的数据被累积时，在所述显示器的所述数据输入线上声明累积的数据；和

显示器部分选择装置，用于接收所述数据加载指令，并且用于产生导致数据对加载进所述显示器的所述相关部分的写入信号，所述显示器部分选择装置操作，在第一所述字线之一上声明第一写入信号，导致在所述数据输入线上初始声明的数据被加载进所述显示器的相关部分，并且从所述数据加载指令确定何时第三预定量数据在所述数据输入线上相继声明，并且为了对其响应，在与所述显示器的第二部分相关的第二字线上声明第二写入信号，此后所述显示器部分选择装置继续每次确定第三预定量的数据已经在所述数据输入线上被相继地声明，并且为了对其响应，在与所述显示器的接续部分相关的接续字线上声明后续的写入信号，直到接收了所有进入的数据。

2、如权利要求1所述的显示器驱动电路，其中所述显示器部分选择装置包括：

行序列器，响应于所述数据加载指令，并且操作提供一系列行地址，所述的行序列器提供每个接续的行地址，以响应于接收的第一预定量的所述数据加载指令；和

行译码器，响应于所述系列的行地址，并且操作，在对应于每个所述行地址的第一多根字线之一上声明写入信号。

3、如权利要求2所述的显示器驱动电路，其中所述显示器部分选择装置进一步包括行地址寄存器，操作提供初始行地址给所述行序列器。

4、如权利要求3所述的显示器驱动电路，其中所述行地址寄存器，响应于来自所述系统的加载行地址指令，可进一步操作从所述系统接收另一初始行地址和把所述另一初始行地址提供给所述行序列器。

5、如权利要求4所述的显示器驱动电路，其中所述行序列器，响应于所述加载行地址指令和所述另一初始行地址，操作提供起始于所述另一初始行地址的一系列新行地址。

6、如权利要求2所述的显示器驱动电路，其中所述显示器进一步包含第二多个字线，其每一个与所述显示器的一部分相关，以致在所述第一多个字线之一上和在所述第二多个字线之一上同时声明写入信号导致在所述数据输入线上声明的数据加载进所述显示器的特定部分，并且其中所述显示器部分选择装置进一步包括：

子行序列器，响应于所述数据加载指令并且操作提供一系列子行地址，所述子行序列器提供每个相继的子行地址以响应接收的第二预定数目的所述数据加载指令；和

子行译码器，响应于所述系列的子行地址，并且操作，在与每个所述子行地址对应的所述第二多个字线之一上声明写入信号。

7、如权利要求1所述的显示器驱动电路，其中所述显示器部分选择装置包括：

子行序列器，响应于所述数据加载指令，并且操作提供一系列子行地址，所述子行序列器提供每个相继的子行地址以响应接收的预定数目的所述数据加载指令；和

子行译码器，响应于所述系列子行地址，并且操作，在与每个所述子行地址对应的所述第一多个字线之一上声明写入信号。

8、如权利要求1所述的显示器驱动电路，其中所述数据处理装置在所述数据输入线上声明累积的数据以响应接收第一预定数目的所述数据加载指令。

9、如权利要求8所述的显示器驱动电路，其中所述数据处理装置包括：

指针，响应于所述数据加载指令并且操作提供一系列寄存器部分地址，所述指针提供每个相继的寄存器部分地址以响应接收的一个所述数据加载指令；

数据路径序列器，响应于所述数据加载指令并且操作提供一系列路径地址，所述数据路径序列器提供每个相继的路径地址以响应接收的所述第一预定数目的所述数据加载指令；

寄存器，响应于所述系列寄存器部分地址和所述数据加载指令，并且操作从所述系统接收所述数据并在对应于所述寄存器部分地址的所述寄存器部分中存储所述数据，所述寄存器进一步响应所述数据路径地址并且操作提供来自与所述数据路径地址对应的所述寄存器部分组的累积数据。

10、如权利要求9所述的显示器驱动电路，进一步包括：数据路由器，响应于所述系列数据路径地址并且操作从所述寄存器部分的所述组接收所述累积数据，并且在与所述数据路径地址相应的所述数据线组上声明所述累积的数据。

11、如权利要求9所述的显示器驱动电路，其中所述数据路径序列器包括计数器，用于计数所述数据加载指令。

12、如权利要求11所述的显示器驱动电路，其中所述计数器包括一被n除的计数器。

13、如权利要求8所述的显示器驱动电路，其中所述数据处理装置包括：

指针，响应于所述数据加载指令并且操作提供一系列寄存器部分地址，所述指针提供每个相继的寄存器部分地址以响应接收一个所述数据加载指令；

数据路径序列器，响应于所述系列寄存器部分地址并且操作提供一系列路径地址，所述数据路径序列器提供每个相继的路径地址以响应接收第一预定数目的所述寄存器部分地址；

寄存器，响应于所述系列寄存器部分地址和所述数据加载指令，并且操作从所述系统接收所述数据并在对应于所述寄存器部分地址的所述寄存器部分中存储所述数据，所述寄存器进一步响应所述数据路径地址并且操作提供来自与所述数据路径地址对应的所述寄存器部分组的累积数据。

14、如权利要求13所述的显示器驱动电路，其中所述数据路径序列器包括计数器，用于计数所述寄存器部分地址。

15、如权利要求14所述的显示器驱动电路，其中所述计数器包括一被n除的计数器。

16、如权利要求13所述的显示器驱动电路，其中所述数据路径序列器包括译码器，用于译码所述寄存器部分地址以产生所述数据路径地址。

17、如权利要求13所述的显示器驱动电路，其中所述显示器部分选择装置包括：

行序列器，响应于所述系列寄存器部分地址并且操作提供一系列行地址，所述行序列器提供每个相继的行地址以响应接收第二预定数目的所述寄存器部分地址；和

行译码器，响应于所述系列行地址并且操作在与每个所述行地址对应的所述第一多个字线之一上声明写入信号。

18、如权利要求1所述的显示器驱动电路，其中在最后一根所述字线上声明写入信号后，并且响应于确定所述第三预定量数据已顺序地在所述数据输入线上声明，所述显示器部分选择装置在所述第一所述字线之一上声明另一写入信号。

19、如权利要求18所述的显示器驱动电路，其中所述第一所述字线之一对应所述显示器的顶端部分并且所述的最后一条所述字线对应所述显示器的底端。

20、一种驱动显示器的方法，在一显示器驱动电路中，该电路用于从系统接收数据字和数据加载指令，和用于驱动具有多个数据输入线和第一多个字线的显示器，每根字线与所述显示器的一部分相关以使在所述字线上声明的写入信号导致在所述数据输入线上声明的数据被加载进所述显示器的所述相关部分，该方法包括步骤：

在所述字线之一上声明第一写入信号；

从所述系统接收数据加载指令；

从所述系统接收第一预定量数据以响应每个所述数据加载指令；

累积所述数据；

每次第二预定量数据累积到时，在所述数据输入线上声明累积的数据；

从所述数据加载指令确定何时第三预定量数据已被顺序地在所述数据输入线上声明；和

每次所述第三预定量数据已在所述数据输入线上被声明时，在与所述显示器的相继部分相关的相继字线上声明相继的写入信号。

21、如权利要求20所述的驱动显示器方法，其中每次所述第三预定量数据已在所述数据输入线上被顺序声明时，所述在与所述显示器的相继部分相关的相继字线上声明相继的写入信号的步骤包括：

产生一系列行地址，每个行地址被产生以响应接收第一预定量的所述数据加载指令；

译码每个行地址；和

在与每个译码行地址相应的所述第一多个字线之一上声明写入信号。

22、如权利要求21所述的驱动显示器方法，其中所述产生一系列行地址的步骤包括：

接收第一初始行地址；和

产生基于所述第一初始行地址的一系列行地址。

23、如权利要求22所述的驱动显示器方法，其中产生一系列行地址的步骤进一步包括：

接收另一初始行地址；和

产生基于所述另一初始行地址的另一系列行地址。

24、如权利要求21所述的驱动显示器方法，其中所述显示器进一步包括第二字线，其每个与所述显示器的部分相关，以使在所述第一多个字线之一上和在所述第二多个字线之一上同时声明写入信号导致在所述数据输入线上声明的数据加载进所述显示器的特定部分，所述方法进一步包括步骤：

产生一系列子行地址，产生的每个子行地址响应于接收的第二预定量的所述数据加载指令；

译码每个子行地址；和

在与每个译码的子行地址相应的所述第二多个字线之一上声明写入信号。

25、如权利要求20所述的驱动显示器方法，其中每次所述第三预定量数据已在所述数据输入线上被顺序声明时，所述在与所述显示器的相继部分相关的相继字线上声明相继的写入信号的步骤包括：

产生一系列子行地址，每个子行地址被产生以响应接收的预定量的所述数据加载指令；

译码每个子行地址；和

在与每个译码子行地址相应的所述第一多个字线之一上声明写入信号。

26、如权利要求20所述的驱动显示器方法，其中每次第二预定量数据被累积时在所述数据输入线上声明累积数据的步骤包括：

确定何时预定量数据加载指令已被接收；和

每次所述预定量数据加载指令被接收时，在所述数据输入线上声明累积的数据。

27、如权利要求26所述的驱动显示器方法，其中累积所述数据的所述步骤包括：

产生一系列寄存器部分地址，每个相继寄存器部分地址被产生以响应接收一个所述数据加载指令；和

在相应于一个所述寄存器部分地址的寄存器的部分中存储每个第一预定量数据。

28、如权利要求27所述的驱动显示器方法，其中每次第二预定量数据被累积时在所述数据输入线上声明累积数据的步骤包括：

产生一系列数据路径地址，每个相继数据路径地址被产生以响应接收的第一预定量的所述数据加载指令；和

从与所述数据路径地址相应的所述寄存器部分的组中提供累积的数据。

29、如权利要求27所述的驱动显示器方法，其中每次第二预定量数据被累积时在所述数据输入线上声明累积数据的步骤进一步包括步骤：在与所述数据路径地址相应的所述数据线组上声明所述累积的数据。

30、如权利要求27所述的驱动显示器方法，其中每次第二预定量数据被累积时在所述数据输入线上声明累积数据的步骤包括：

产生一系列数据路径地址，每个相继数据路径地址被产生以响应接收的第一预定量的所述寄存器部分地址；和

从与所述数据路径地址相应的所述寄存器部分组中提供累积的数据。

31、如权利要求30所述的驱动显示器方法，其中每次所述第三预定量数据已在所述数据输入线上被顺序声明时，所述在与所述显示器的相继部分相关的相继字线上声明相继的写入信号的步骤包括：

产生一系列行地址，每个行地址被产生以响应接收的第二预定量的所述寄存器部分地址；

译码每个行地址；和

在与每个译码行地址相应的所述第一多个字线之一上声明写入信号。

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