CN116384296A - 一种基于rlm流图的硬件原型仿真自动分割方法 - Google Patents

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Abstract

本发明公开了一种基于RLM流图的硬件原型仿真自动分割方法，包括将ASIC设计分割为多个RLM；获取每个RLM的信号流向，根据RLM之间的信号流向，构建由多个RLM组成的数据流图，得到RLM流图；对RLM流图的逻辑资源进行预估；将RLM流图聚合成孤岛流图，并将孤岛流图分割为孤岛子图，在孤岛子图内部进行RLM分割，得到分割结果；根据分割结果获取每个分割块的逻辑资源，判断每个分割块的逻辑资源是否满足约束条件，若满足，则获取可行的分割分案。以RLM流图作为FPGA原型仿真的ASIC逻辑组织形式，能够代替手动划分自动获得一个可用的分割方案。

Description

一种基于RLM流图的硬件原型仿真自动分割方法
技术领域
本发明属于集成电路微电子技术领域，特别是涉及一种基于RLM流图的硬件原型仿真自动分割方法。
背景技术
随着ASIC芯片设计的规模持续扩大，数亿乃至数百亿门级电路已经极为常见，正确的验证超 大规模ASIC芯片的逻辑功能正确性面临巨大挑战。传统ASIC芯片的逻辑功能验证主要通过仿真软件进行仿真，软件仿真虽然能够去验证ASIC设计的逻辑功能正确性，但随着设计规模的增大，耗费的时间是数月乃至数年，严重影响了芯片上市（Time-to-Market）的时间。为了提高仿真的速度，业界开始逐步采用FPGA作为原型，将ASIC芯片的设计分割到多块FPGA中实现。然而，由于ASIC设计与FPGA之间存较大的差异，IC工程师手动将ASIC手动分割到多片FPGA，逻辑资源的分割、多片FPGA之间互联、I/O引脚分配和高速接口都对应用FPGA原型验证提出了苛刻的要求，需要耗费大量的时间和精力去寻找一个可用的分割方案。因此，需要一种自动分割ASIC设计到多片FPGA的流程和方法。
发明内容
针对以上技术问题，本发明提供一种基于RLM流图的硬件原型仿真自动分割方法。
本发明解决其技术问题采用的技术方案是：
一种基于RLM流图的硬件原型仿真自动分割方法，方法包括以下步骤：
S100：将ASIC设计分割为多个RLM；
S200：获取每个RLM的信号流向，根据RLM之间的信号流向，构建由多个RLM组成的数据流图，得到RLM流图；
S300：对RLM流图的逻辑资源进行预估；
S400：将RLM流图聚合成孤岛流图，并将孤岛流图分割为孤岛子图，在孤岛子图内部进行RLM分割，得到分割结果；
S500：根据分割结果获取每个分割块的逻辑资源，判断每个分割块的逻辑资源是否满足约束条件，若满足，则获取可行的分割分案。
优选地，S200包括：
每个RLM信号包括信号来源和信号目的地，信号的来源和目的地构成一条信号的流向边，对应的构建出一条有向边，将有向边不断加入到流图模型中，构成了表示信号流动的RLM流图。
优选地，S200中RLM流图中，RLM表示图的节点，信号流向表示图的边，流动的信号类型包括松耦合信号和紧耦合信号。
优选地，S400包括：
从RLM流图中使用图的聚合方法将多个紧耦合信号相连的RLM聚合在一起形成孤岛流图，每个孤岛由多个RLM组成；
将孤岛流图划分成多个孤岛子图，在划分过程中，不可分的基本元素是孤岛，划分后的各个孤岛子图之间是松耦合连接；
将孤岛子图内部RLM分割到对应的分割块SLICE上，得到分割结果。
优选地，S500中判断每个分割块的逻辑资源是否满足约束条件，包括：
每个分割块中RLM的资源向量和不大于指定阈值
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表示RAM的指定阈值，有如下约束关系：
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。
优选地，S500还包括：
若不满足，则返回S400，直至获取可行的分割分案。
上述一种基于RLM流图的硬件原型仿真自动分割方法，以RLM流图作为FPGA原型仿真的ASIC逻辑组织形式，能够代替手动划分自动获得一个可用的分割方案。
附图说明
图1为本发明一实施例中一种基于RLM流图的硬件原型仿真自动分割方法的流程图；
图2为本发明另一实施例中一种基于RLM流图的硬件原型仿真自动分割方法的流程图；
图3为本发明一实施例中的RLM流图；
图4为本发明一实施例中的孤岛示意图；
图5为本发明一实施例中的孤岛流图；
图6为本发明一实施例中的孤岛子图。
具体实施方式
为了使本技术领域的人员更好地理解本发明的技术方案，下面结合附图对本发明作进一步的详细说明。
在一个实施例中，如图1和图2所示，一种基于RLM流图的硬件原型仿真自动分割方法，方法包括以下步骤：
S100：将ASIC设计分割为多个RLM。
具体地，RLM（Random Logic Macros），是大型ASIC设计的一种逻辑分块组织单元。
S200：获取每个RLM的信号流向，根据RLM之间的信号流向，构建由多个RLM组成的数据流图，得到RLM流图。
在一个实施例中，S200包括：
每个RLM信号包括信号来源和信号目的地，信号的来源和目的地构成一条信号的流向边，对应的构建出一条有向边，将有向边不断加入到流图模型中，构成了表示信号流动的RLM流图。
具体地，流图的构建步骤主要从电路设计端口的连接关系获得，输出端口表示信号流出，输入端口表示信号流入。信号的流入与流出构成了对应的连接关系。每个RLM信号的描述包括信号来源和信号目的地。信号的来源和目的地构成一条信号的流向边。对应的构建出一条有向边。将这些有向边不断加入到流图模型中，构成了表示信号流动的RLM流图。
S300：对RLM流图的逻辑资源进行预估。
具体地，逻辑资源包括但不限于LUT、FF和RAM等。每个RLM流图对应着Verilog设计，每个设计进行逻辑综合之后会包含特定的逻辑资源。如每个RLM中会包含不定数量的LUT、FF和RAM等。逻辑资源预估需要根据经验和FPGA逻辑综合工具。
在一个实施例中，S200中RLM流图中，RLM表示图的节点，信号流向表示图的边，流动的信号类型包括松耦合信号和紧耦合信号。
具体地，从RLM流图构建对应的图模型，RLM表示图的节点，信号流向表示图的边，流动的型信号有松耦合信号和紧耦合信号两种。图的点权表示RLM中的逻辑资源，图的边权表示信号的带宽。如图3所示为一个RLM流图，该流图包含5个RLM节点，RLM1流向RLM2和RLM2流向RLM1的实线箭头为紧耦合信号，RLM3流向RLM5和RLM5流向RLM3的虚线箭头为松耦合信号。逻辑资源用向量T表示，例如向量T[LUT,FF,RAM]表示RLM包含LUT、FF和RAM三种资源。
S400：将流图聚合成孤岛流图，并将孤岛流图分割为孤岛子图，在孤岛子图内部进行RLM分割，得到分割结果。
在一个实施例中，S400包括：
从RLM流图中使用图的聚合方法将多个紧耦合信号相连的RLM聚合在一起形成孤岛流图，每个孤岛由多个RLM组成；
将孤岛流图划分成多个孤岛子图，在划分过程中，不可分的基本元素是孤岛，划分后的各个孤岛子图之间是松耦合连接；
将孤岛子图内部RLM分割到对应的分割块SLICE上，得到分割结果。
具体地，从RLM流图中使用图的聚合方法将多个紧耦合信号相连的RLM聚合在一起形成孤岛。每个孤岛由多个RLM组成。如图4为孤岛，其中IS1表示一个孤岛。
将孤岛流图划分成多个孤岛子图，这个阶段划分中，不可分的基本元素是孤岛。划分后的各个孤岛子图之间是松耦合连接。如图5为孤岛流图，图6为孤岛子图，其中，SubIS1表示由IS组成的集合。孤岛子图的内部RLM的划分，孤岛子图内部RLM划分到对应的SLICE，SLICE由多个RLM组成，SLICE是IS1、IS2、IS3或IS4里面的元素，是一种逻辑组织形式，SLICE对应为逻辑上的FPGA。
S500：根据分割结果获取每个分割块的逻辑资源，判断每个分割块的逻辑资源是否满足约束条件，若满足，则获取可行的分割分案。
在一个实施例中，S500中判断每个分割块的逻辑资源是否满足约束条件，包括：
每个分割块中RLM的资源向量和不大于指定阈值
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表示RAM的指定阈值，有如下约束关系：
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。
在一个实施例中，S500还包括：
若不满足，则返回S400，直至获取可行的分割分案。
上述一种基于RLM流图的硬件原型仿真自动分割方法，以RLM流图作为FPGA原型仿真的ASIC逻辑组织形式，能够代替手动划分自动获得一个可用的分割方案。
以上对本发明所提供的一种基于RLM流图的硬件原型仿真自动分割方法进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (6)

1.一种基于RLM流图的硬件原型仿真自动分割方法，其特征在于，所述方法包括以下步骤：
S100：将ASIC设计分割为多个RLM；
S200：获取每个RLM的信号流向，根据RLM之间的信号流向，构建由多个RLM组成的数据流图，得到RLM流图；
S300：对所述RLM流图的逻辑资源进行预估；
S400：将所述RLM流图聚合成孤岛流图，并将所述孤岛流图分割为孤岛子图，在所述孤岛子图内部进行RLM分割，得到分割结果；
S500：根据所述分割结果获取每个分割块的逻辑资源，判断所述每个分割块的逻辑资源是否满足约束条件，若满足，则获取可行的分割分案。
2.根据权利要求1所述的方法，其特征在于，S200包括：
每个RLM信号包括信号来源和信号目的地，信号的来源和目的地构成一条信号的流向边，对应的构建出一条有向边，将所述有向边不断加入到流图模型中，构成了表示信号流动的RLM流图。
3.根据权利要求2所述的方法，其特征在于，S200中所述RLM流图中，RLM表示图的节点，信号流向表示图的边，流动的信号类型包括松耦合信号和紧耦合信号。
4.根据权利要求3所述的方法，其特征在于，S400包括：
从所述RLM流图中使用图的聚合方法将多个紧耦合信号相连的RLM聚合在一起形成孤岛流图，每个孤岛由多个RLM组成；
将所述孤岛流图划分成多个孤岛子图，在划分过程中，不可分的基本元素是孤岛，划分后的各个孤岛子图之间是松耦合连接；
将所述孤岛子图内部RLM分割到对应的分割块SLICE上，得到分割结果。
5.根据权利要求4所述的方法，其特征在于，S500中判断所述每个分割块的逻辑资源是否满足约束条件，包括：
所述每个分割块中RLM的资源向量和不大于指定阈值
Figure QLYQS_1
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为对应分割块中一个RLM, />
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表示/>
Figure QLYQS_3
的资源向量，/>
Figure QLYQS_6
表示LUT的数量，/>
Figure QLYQS_8
表示FF的数量，/>
Figure QLYQS_9
表示RAM的数量，/>
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表示LUT的指定阈值、/>
Figure QLYQS_4
表示FF的指定阈值，
Figure QLYQS_7
表示RAM的指定阈值，有如下约束关系：
Figure QLYQS_11
。
6.根据权利要求5所述的方法，其特征在于，S500还包括：
若不满足，则返回S400，直至获取可行的分割分案。
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