CN116382893A - 基于协处理器的运算方法、装置、存储介质及电子设备 - Google Patents

基于协处理器的运算方法、装置、存储介质及电子设备 Download PDF

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Abstract

本申请实施例公开了一种基于协处理器的运算方法、装置、存储介质及电子设备，属于计算机领域。本申请的中央处理器在执行运算配置时，在操作数寄存器中配置操作数的地址，相对于现有技术直接在操作数寄存器中配置操作数来说，中央处理器配置时写入寄存器的数据量较小，可以提高中央处理器的配置效率和减少运算时间。

Description

基于协处理器的运算方法、装置、存储介质及电子设备
技术领域
本申请涉及计算机领域，尤其涉及一种基于协处理器的运算方法、装置、存储介质及电子设备。
背景技术
协处理器是一种协助中央处理器(centralprocessingunit，简称CPU)完成其无法执行或执行效率、效果低下的处理工作而开发和应用的处理器。在相关技术中，利用协处理器执行运算任务的方法为：协处理器设置有操作数寄存器、结果寄存器、控制寄存器和状态寄存器，协处理器执行运算任务的过程包括：中央处理器配置操作数寄存器和配置控制寄存器，中央处理器等待状态寄存器完成标志，中央处理器在结果寄存器中读取结果，这种方案存在的问题是：中央处理器需要向协处理器的操作数寄存器中搬运操作数，如果操作数位宽比较大，则非常消耗中央处理器的资源，运算速度慢。中央处理器需要通过软件查询协处理器的状态寄存器确认运算任务完成，需要消耗代码空间和增加中央处理器的执行时间。
发明内容
本申请实施例提供了的基于协处理器的运算方法、装置、存储介质及电子设备，可以在使用协处理器运算时提高运算效率。所述技术方案如下：
第一方面，本申请实施例提供了一种基于协处理器的运算方法，所述方法包括：
应用于中央处理器和协处理器，所述协处理器内置有第一寄存器组和第二寄存器组，所述第一寄存器组和所述第二寄存器组均包含第一操作数寄存器、第二操作数寄存器、控制寄存器和结果寄存器；
其中，所述方法包括：
所述中央处理器对所述第一寄存器组执行本次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成本次配置后向所述协处理器发送本次配置完成指示信号，以及对所述第二寄存器组进行下一次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成下一次配置后向所述协处理器发送下一次配置完成指示信号；
所述协处理器接收所述本次配置完成指示信号后，在所述第一寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在所述第一寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在所述第一寄存器组的控制寄存器中读取运算方式；
所述协处理器根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到所述第一寄存器组的结果寄存器中，然后向所述中央处理器发送本次运算结束指示信号；
所述中央处理器接收到所述本次运算结束指示信号后，在所述第一寄存器组的结果寄存器中读取本次运算结果；
若所述协处理器在完成本次运算后接收到下一次配置完成指示信号，在所述第二寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在所述第二寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在所述第二寄存器组的控制寄存器中读取运算方式；
所述协处理器根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到所述第二寄存器组的结果寄存器中，然后向所述中央处理器发送下一次运算结束指示信号；
所述中央处理器接收到所述下一次运算结束指示信号后，在所述第二寄存器组的结果寄存器中读取本次运算结果。
第二方面，本申请实施例提供了一种基于协处理器的运算装置，所述装置包括：
中央处理器和协处理器，所述协处理器内置有第一寄存器组和第二寄存器组，所述第一寄存器组和所述第二寄存器组均包含第一操作数寄存器、第二操作数寄存器、控制寄存器和结果寄存器；
所述中央处理器，用于执行本次运算时，所述中央处理器对所述第一寄存器组执行本次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成本次配置后向所述协处理器发送本次配置完成指示信号，以及对所述第二寄存器组进行下一次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成下一次配置后向所述协处理器发送下一次配置完成指示信号；
所述协处理器，用于接收所述本次配置完成指示信号后，在所述第一寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在所述第一寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在所述第一寄存器组的控制寄存器中读取运算方式；
所述协处理器，还用于根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到所述第一寄存器组的结果寄存器中，然后向所述中央处理器发送本次运算结束指示信号；
所述中央处理器，还用于接收到所述本次运算结束指示信号后，在所述第一寄存器组的结果寄存器中读取本次运算结果；
所述协处理器，还用于若在完成本次运算后接收到下一次配置完成指示信号，在所述第二寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在所述第二寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在所述第二寄存器组的控制寄存器中读取运算方式；
所述协处理器，还用于根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到所述第二寄存器组的结果寄存器中，然后向所述中央处理器发送下一次运算结束指示信号；
所述中央处理器，还用于接收到所述下一次运算结束指示信号后，在所述第二寄存器组的结果寄存器中读取本次运算结果。
第三方面，本申请实施例提供一种计算机存储介质，所述计算机存储介质存储有多条指令，所述指令适于由处理器加载并执行上述的方法步骤。
第四方面，本申请实施例提供一种电子设备，可包括上述的运算装置。
本申请一些实施例提供的技术方案带来的有益效果至少包括：
首先，中央处理器在执行运算配置时，在操作数寄存器中配置操作数的地址，相对于现有技术直接在操作数寄存器中配置操作数来说，中央处理器写入的数据量较小，可以提高中央处理器的配置效率和减少运算时间。其次，协处理器直接通过硬件方式触发中央处理器读取运算结果，相对于现有技术中采用软件方式查询运算结果来说，具有获取运算结果具有更快的响应速度。再次，协处理器中设置两个结构相同的寄存器组，用于轮流存放本次运算的配置参数和下次运算的配置参数，实现在执行本次运算的过程中提前准备好下一次运算的配置参数，可以进一步提高运算效率。
附图说明
为了更清楚地说明本申请实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供基于协处理器的运算装置的示意图；
图2是本申请实施例提供的基于协处理器的运算方法的流程示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施例方式作进一步地详细描述。
下面将结合附图，对本申请实施例提供的基于协处理器的运算方法和装置进行详细介绍。
请参见图1，为本申请实施例提供了一种基于协处理器的计算装置的结构示意图。如图1所示，基于协处理器的计算装置100(以下简称装置100)可以包括：至少一个中央处理器101，至少一个通信接口103，存储器104，至少一个通信总线102，协处理器105。
其中，通信总线102用于实现上述部件之间的连接通信。
其中，通信接口103用于实现外部器件或装置之间的通信，可选的可以包括标准的有线接口、无线接口(如WI-FI接口)。
其中，协处理器105设置有第一寄存器组和第二寄存器组，第一寄存器组和第二寄存器组具有相同数量和功能的寄存器。第一寄存器组和第二寄存器组均包括：第一操作数寄存器、第二操作数寄存器、控制寄存器和结果寄存器；第一操作数寄存器和第二操作数寄存器用于存放操作数的地址，地址的长度小于操作数的长度，例如：操作数的长度为32位，地址的长度为8位，控制寄存器用于存放运算方式，包括但不限于：加法运算、减法运算、乘法运算或除法运算。结果寄存器用于存放运算结果。第一寄存器组和第二寄存器轮流存放本次运算的相关参数和下一次运算的相关参数，以便提高运算效率。
其中，中央处理器101可以包括一个或者多个处理核心。中央处理器101利用各种接口和线路连接整个装置100内的各个部分，通过运行或执行存储在存储器104内的指令、程序、代码集或指令集，以及调用存储在存储器104内的数据，执行装置100的各种功能和处理数据。可选的，中央处理器101可以采用数字信号处理(DigitalSignalProcessing，DSP)、现场可编程门阵列(Field-ProgrammableGateArray，FPGA)、可编程逻辑阵列(ProgrammableLogic Array，PLA)的至少一种硬件形式来实现。中央处理器101可集成中央处理器(CentralProcessingUnit，CPU)、图像处理器(GraphicsProcessingUnit，GPU)和调制解调器等的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和应用程序等；GPU用于负责显示屏所需要显示的内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到中央处理器101中，单独通过一块芯片进行实现。
其中，存储器104可以包括随机存储器(RandomAccessMemory，RAM)，也可以包括只读存储器(Read-OnlyMemory)。可选的，该存储器104包括非瞬时性计算机可读介质(non-transitorycomputer-readablestoragemedium)。存储器104可用于存储指令、程序、代码、代码集或指令集。存储器104可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现上述各个方法实施例的指令等；存储数据区可存储上面各个方法实施例中涉及到的数据等。存储器104可选的还可以是至少一个位于远离前述中央处理器101的存储装置。如图1所示，作为一种计算机存储介质的存储器104中可以包括操作系统、网络通信模块、用户接口模块以及应用程序。
在图1所示的装置100中，中央处理器101可以用于调用存储器104中存储的应用程序，并具体执行的步骤包括：执行本次运算时，中央处理器101对第一寄存器组执行本次运算配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式；完成本次配置后，中央处理器101向协处理器102发送本次配置完成指示信号，以及对第二寄存器组执行下次运算配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成下一次配置后，中央处理器101向协处理器102发送下一次配置完成指示信号。在本申请实施例中，第一操作数寄存器和第二操作数寄存器中存放的地址的长度小于其操作数本身的长度，例如：地址的长度为8位，第一操作数和第二操作数的长度为32位，协处理器101根据地址在存储器104中读取第一操作数或第二操作数，或者由DMA根据地址从存储器104中读取第一操作数和第二操作数，本申请不作限制，读取操作数的速度非常快，不会对运算速度造成太大影响。
协处理器102接收到本次配置完成指示信号后，在第一寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在第一寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在第一寄存器组的控制寄存器中读取运算方式，以及根据获取的第一操作数、获取的第二操作数和读取的运算方式进行运算得到本次运算结果，将本次运算结果写入到第一寄存器组的结果寄存器中，以及将中央处理器101发送本次运算结束指示信号。其中，协处理器执行每次运算的操作数存放在存储器102中，即协处理器102根据地址在存储器102中获取对应的第一操作数或第二操作数。
中央处理器101接收到本次运算结束指示信号后，从第一寄存器组的结果寄存器中读取本次计算结果。
协处理器102在接收到下一次配置完成指示信号后，在第二寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在第二寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在第二寄存器组的控制寄存器中读取运算方式；
协处理器102根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到第二寄存器组的结果寄存器中，然后向中央处理器101发送下一次运算结束指示信号；
中央处理器101接收到下一次运算结束指示信号后，在第二寄存器组的结果寄存器中读取本次运算结果。以此类推，中央处理器101和协处理器102可以循环执行上述的流程。
在本申请的一些实施例中，协处理器102在执行本次运算的过程且完成下一次运算配置后，中央处理器102处于锁定状态，可以减少中央处理器102的处理开销，避免运算过程中发生寄存器错误。
在本申请的一些实施例中，中央处理器的位宽是8位，相应的，第一操作数寄存器和第二操作数寄存器的位宽为8位，协处理器中第一操作数和第二操作数的长度为32位，这样可以降低硬件成本，采用低位宽的中央处理器和高位宽的协处理器进行配合，完成整个运算过程。
请参见图2，为本申请实施例提供了一种基于协处理器的运算方法的流程示意图。如图2所示，本申请实施例的所述方法可以包括以下步骤：
S201、执行本次运算时，中央处理器对第一寄存器组执行本次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成本次配置后向协处理器发送本次配置完成指示信号，以及对第二寄存器组进行下一次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成下一次配置后向协处理器发送下一次配置完成指示信号。
S202、协处理器接收本次配置完成指示信号后，在第一寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在第一寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在第一寄存器组的控制寄存器中读取运算方式。
S203、协处理器根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到第一寄存器组的结果寄存器中，然后向中央处理器发送本次运算结束指示信号。
S204、中央处理器接收到本次运算结束指示信号后，在第一寄存器组的结果寄存器中读取本次运算结果。
S205、若协处理器在完成本次运算后接收到下一次配置完成指示信号，在第二寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在第二寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在第二寄存器组的控制寄存器中读取运算方式；
S206、协处理器根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到第二寄存器组的结果寄存器中，然后向中央处理器发送下一次运算结束指示信号；
S207、中央处理器接收到下一次运算结束指示信号后，在第二寄存器组的结果寄存器中读取本次运算结果。其中，S207执行完毕后，可以执行执行S201，执行运算过程的循环滚动，提高运算效率。
其中，本方法实施例和图1中装置实施例的基于同一构思，具体过程可参照图1描述，此处不再赘述。
在本申请实施例中，首先，中央处理器在执行运算配置时，在操作数寄存器中配置操作数的地址，相对于现有技术直接在操作数寄存器中配置操作数来说，中央处理器写入的数据量较小，可以提高中央处理器的配置效率和减少运算时间。其次，协处理器直接通过硬件方式触发中央处理器读取运算结果，相对于现有技术中采用软件方式查询运算结果来说，具有获取运算结果具有更快的响应速度。再次，协处理器中设置两个结构相同的寄存器组，用于轮流存放本次运算的配置参数和下次运算的配置参数，实现在执行本次运算的过程中提前准备好下一次运算的配置参数，可以进一步提高运算效率。
本申请还提供一种电子设备，电子设备可以为：智能手机、平板电脑、膝上型便携式计算机和台式计算机等，电子除包括上述的运算装置，还可以包括：用于容纳上述电路的壳体、显示屏和输入装置(例如：键盘、鼠标或触摸屏)等。
本领域普通技术人员可以理解实现上述实施例方法的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体或随机存储记忆体等。
以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，因此依本申请权利要求所作的等同变化，仍属本申请所涵盖的范围。

Claims (7)

1.一种基于协处理器的运算方法，其特征在于，应用于中央处理器和协处理器，所述协处理器内置有第一寄存器组和第二寄存器组，所述第一寄存器组和所述第二寄存器组均包含第一操作数寄存器、第二操作数寄存器、控制寄存器和结果寄存器；
其中，所述方法包括：
所述中央处理器对所述第一寄存器组执行本次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成本次配置后向所述协处理器发送本次配置完成指示信号，以及对所述第二寄存器组进行下一次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成下一次配置后向所述协处理器发送下一次配置完成指示信号；
所述协处理器接收所述本次配置完成指示信号后，在所述第一寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在所述第一寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在所述第一寄存器组的控制寄存器中读取运算方式；
所述协处理器根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到所述第一寄存器组的结果寄存器中，然后向所述中央处理器发送本次运算结束指示信号；
所述中央处理器接收到所述本次运算结束指示信号后，在所述第一寄存器组的结果寄存器中读取本次运算结果；
若所述协处理器在完成本次运算后接收到下一次配置完成指示信号，在所述第二寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在所述第二寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在所述第二寄存器组的控制寄存器中读取运算方式；
所述协处理器根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到所述第二寄存器组的结果寄存器中，然后向所述中央处理器发送下一次运算结束指示信号；
所述中央处理器接收到所述下一次运算结束指示信号后，在所述第二寄存器组的结果寄存器中读取本次运算结果。
2.根据权利要求1所述的方法，其特征在于，运算方式包括加法运算、减法运算、除法运算和乘法运算。
3.根据权利要求1或2所述的方法，其特征在于，还包括：
若所述协处理器未完成本次运算且下一次配置已完成，所述中央处理器控制为锁定状态。
4.根据权利要求3所述的方法，其特征在于，所述中央处理器的位宽是8位，第一操作数和第二操作数的长度为32位。
5.一种基于协处理器的运算装置，其特征在于，所述装置包括：中央处理器和协处理器，所述协处理器内置有第一寄存器组和第二寄存器组，所述第一寄存器组和所述第二寄存器组均包含第一操作数寄存器、第二操作数寄存器、控制寄存器和结果寄存器；
所述中央处理器，用于执行本次运算时，所述中央处理器对所述第一寄存器组执行本次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成本次配置后向所述协处理器发送本次配置完成指示信号，以及对所述第二寄存器组进行下一次配置：在第一操作数寄存器中配置第一操作数的地址、在第二操作数寄存器中配置第二操作数的地址、在控制寄存器中配置运算方式，完成下一次配置后向所述协处理器发送下一次配置完成指示信号；
所述协处理器，用于接收所述本次配置完成指示信号后，在所述第一寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在所述第一寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在所述第一寄存器组的控制寄存器中读取运算方式；
所述协处理器，还用于根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到所述第一寄存器组的结果寄存器中，然后向所述中央处理器发送本次运算结束指示信号；
所述中央处理器，还用于接收到所述本次运算结束指示信号后，在所述第一寄存器组的结果寄存器中读取本次运算结果；
所述协处理器，还用于若在完成本次运算后接收到下一次配置完成指示信号，在所述第二寄存器组的第一操作数寄存器中读取地址以及根据读取的地址获取第一操作数，在所述第二寄存器组的第二操作数寄存器中读取地址以及根据读取的地址获取第二操作数，在所述第二寄存器组的控制寄存器中读取运算方式；
所述协处理器，还用于根据获取的第一操作数、获取的第二操作数和读取的运算方式执行本次运算，以及将本次运算结果写入到所述第二寄存器组的结果寄存器中，然后向所述中央处理器发送下一次运算结束指示信号；
所述中央处理器，还用于接收到所述下一次运算结束指示信号后，在所述第二寄存器组的结果寄存器中读取本次运算结果。
6.一种计算机存储介质，其特征在于，所述计算机存储介质存储有多条指令，所述指令适于由处理器加载并执行如权利要求1～7任意一项的方法步骤。
7.一种电子设备，其特征在于，包括：如权利要求5所述的运算装置。
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