CN116364144A - 动态随机存取存储器单元电路及其写入方法 - Google Patents

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Abstract

本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到源极线；以及读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路刷新而中断的频率，降低DRAM单元电路的功耗。

Description

动态随机存取存储器单元电路及其写入方法
技术领域
本公开涉及半导体技术的领域，具体地，本公开涉及动态随机存取存储器单元电路及其写入方法。
背景技术
从二十世纪七十年代英特尔公司(Intel Corporation)发明动态随机存取存储器(Dynamic Random Access Memory，DRAM)以来，DRAM被广泛应用于各类计算或控制电子电路系统中。随着半导体制造工艺的发展，DRAM的制造从使用逻辑工艺逐渐演变为使用专用DRAM制造工艺，这使得DRAM脱离逻辑芯片，成为片外存储器。
DRAM单元电路通常由一个晶体管和一个电容器构成(1T1C结构)，具有存储密度高的优点。然而，与其他片外存储器相似，该DRAM单元电路具有带宽有限、能耗高的缺点。因此，目前的片上存储器主要采用静态随机存取存储器(Static Random Access Memory，SRAM)。单口SRAM单元电路由六个晶体管构成，具有高速、稳定的优点，然而也具有面积和功耗较大的缺点。
针对片外DRAM和片上SRAM的缺点，现有技术中提出了嵌入式动态随机存储器(embedded Dynamic Random Access Memory，eDRAM)。相比于片外DRAM，eDRAM能够片上实现并且具有带宽高的优点，并且相比片上SRAM，eDRAM具有面积小、功耗低的优点。eDRAM已应用于译码器、数字神经网络加速器、模拟神经网络加速器等芯片中。
DRAM作为动态随机存取存储器，依靠电容来存储数据，由于晶体管的漏电，存储在电容中的数据会随着时间推移而逐渐消失，所以必须在数据不能被读取电路正确读取之前对数据进行刷新操作。然而，刷新操作会带来额外的功耗以及中断系统运行等问题。特别是随着半导体工艺尺度的缩小，DRAM中存储数据的存储节点，即晶体管的栅电容也随之缩小，能够存储的电荷也相应减少。此外，工艺尺度缩小还使得电源电压VDD减小，用于表示数据0和数据1的电压之间的电压差(以下称为0/1数据电压差)也相应减小。此外，工艺尺度缩小还使得晶体管的漏电变大。综上所述，随着工艺尺度的缩小，DRAM存储节点存储的0/1数据电压差减小，漏电速度快，数据保持时间变短，刷新操作带来的高功耗、对系统操作的频繁中断等问题也逐渐凸显。
在本背景技术部分中公开的以上信息仅用于理解本发明构思的背景，并且因此它可能包含不构成现有技术的信息。
发明内容
为了解决现有技术中存在的以上问题，本公开提出了新型的动态随机存取存储器单元电路及其写入方法。
根据本公开的一个方面，提供了一种动态随机存取存储器单元电路，包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点并且其第一源/漏极连接到源极线；以及读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，并且其第二源/漏极连接到读取位线，其中，在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。
根据本公开的另一方面，提供了一种动态随机存取存储器单元电路的写入方法，其中该动态随机存取存储器单元电路包括：P型写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；N型存储晶体管，其栅极连接到存储节点并且其第一源/漏极连接到源极线；以及N型读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，并且其第二源/漏极连接到读取位线，该写入方法依次包括：写入步骤，其中写入字线从高于或等于电源电压的第二电压下拉至低于地电压的第一电压；以及存储步骤，其中写入字线从第一电压上拉至第二电压。
根据本公开的另一方面，提供了一种动态随机存取存储器单元电路的写入方法，其中该动态随机存取存储器单元电路包括：N型写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；N型存储晶体管，其栅极连接到存储节点并且其第一源/漏极连接到源极线；以及N型读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，并且其第二源/漏极连接到读取位线，该写入方法依次包括：写入步骤，其中写入字线从低于地电压的第一电压上拉至高于或等于电源电压的第二电压；以及存储步骤，其中写入字线从第二电压下拉至第一电压。
根据本公开的动态随机存取存储器单元电路及其写入方法通过在写入字线上使用多级电压进行操作，解决了由于写入晶体管存在的阈值电压以及写入晶体管的栅源耦合电容导致的存储节点数据写入不完全，0/1数据电压差较小的问题。因此，根据本公开的动态随机存取存储器单元电路及其写入方法延长了数据存储时间，降低了由于刷新操作而中断的频率，从而降低了功耗。
然而，本公开的效果不限于上述效果，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展应当理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对要求保护的本公开的进一步说明。
附图说明
包括附图以提供对本公开的进一步理解，并且并入本说明书中并构成本说明书的一部分的附图示出了本公开的示例性实施方式，并且与说明书一起用于解释本发明构思。
图1是示出根据现有技术的动态随机存取存储器(DRAM)单元电路的配置的电路图。
图2是示出图1所示的DRAM单元电路的写入方法的信号时序图。
图3是示出根据本公开的一个实施方式的DRAM单元电路的配置的电路图。
图4是示出图3所示的DRAM单元电路的示例性写入方法的信号时序图。
图5是示出图3所示的DRAM单元电路的另一示例性写入方法的信号时序图。
图6是示出根据本公开的另一实施方式的DRAM单元电路的配置的电路图。
图7是示出图6所示的DRAM单元电路的示例性写入方法的信号时序图。
图8是示出图6所示的DRAM单元电路的另一示例性写入方法的信号时序图。
具体实施方式
在以下描述中，出于说明的目的，阐述了许多具体细节以便提供对本公开的各示例性实施方式或实现方案的透彻理解。如本文所使用的，“实施方式”和“实现方案”是可互换使用的，是采用本文所公开的一个或更多个发明构思的装置或方法的非限制性示例。然而，显而易见的是，可以在没有这些具体细节或具有一个或更多个等同布置的情况下实施各示例性实施方式。此外，各示例性实施方式可以是不同的，但是不必是排他的。例如，在不脱离本发明构思的情况下，可以在一些示例性实施方式中使用或实现其他示例性实施方式的特定特征。
除非另有说明，否则所描述的示例性实施方式应被理解为提供可以在实践中实现本发明构思的一些方式的变化细节的示例性特征。因此，除非另有说明，否则可以在不背离本发明构思的情况下，将各实施方式的特征、部件、模块、区域和/或方面等(下文中单独地或共同地称为“要素”)另外进行组合、分离、互换和/或重新配置。
出于本公开的目的，“X、Y和Z中的至少一个”和“选自由X，Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、或X、Y和Z中的两个或更多个的任意组合，诸如例如XYZ、XYY、YZ和ZZ。如本文所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。
尽管在本文中可以使用“第一”、“第二”等术语来描述各种类型的要素，但是这些要素不应受到这些术语的限制。这些术语用于将一个要素与另一个要素区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一要素可以被称为第二要素。
在此使用的术语出于描述特定实施方式的目的，而非旨在是限制性的。如本文所使用的，单数形式“一个”和“该”旨在还包括复数形式，除非上下文另外明确指出。此外，当在本说明书中使用时，术语“包括”和/或“包含”意指存在所陈述的特征、步骤、操作、元件、部件和/或它们的组，但不排除存在或增加一个或更多个其他的特征、步骤、操作、元件、部件和/或它们的组。还应注意，如本文所使用的，术语“基本上”、“约”和其他类似术语被用作近似术语而不是程度术语，并且因此用于计入被本领域的普通技术人员所认可的测量、计算和/或提供的值中的固有偏差。
除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。诸如在常用词典中定义的术语应被解释为具有与相关领域的背景下的它们的含义相一致的含义，并且不应以理想化或过于正式的意义来解释，除非在此明确限定。
图1示出了根据现有技术的DRAM单元电路10的配置的电路图。
如图1所示，DRAM单元电路10可以包括P型写入晶体管PW 11，N型存储晶体管NS 12和N型读取晶体管NR 13。如图1所示，写入晶体管PW 11的栅极111连接到写入字线WWL，其第一源/漏极112连接到写入位线WBL，并且其第二源/漏极113连接到存储节点SN。此外，如图1所示，存储晶体管NS 12的栅极121连接到存储节点SN，其第一源/漏极122连接到作为恒定电位的地电压VSS，并且其第二源/漏极123连接到读取晶体管NR 13的第一源/漏极132。此外，如图1所示，读取晶体管NR 13的栅极131连接到读取字线RWL，并且其第二源/漏极133连接到读取位线RBL。
图2示出了图1所示的DRAM单元电路10的写入方法200的信号时序图。
如图2所示，DRAM单元电路10的写入方法200包括依次执行的两个步骤，即第一步骤(本文中还被称为“写入步骤”)S210和第二步骤(本文中还被称为“存储步骤”)S220。
如图2所示，在第一步骤S210中，写入字线WWL从电源电压VDD下拉至地电压VSS，使得写入晶体管PW 11导通，同时写入位线WBL根据写入数据为1或0由均衡电压VBLQ上拉或下拉至电源电压VDD或地电压VSS，用于将表示数据1或0的电源电压VDD或地电压VSS写入存储节点SN。
具体地，如图2所示，在写入数据1时，表示数据1的电压，即电源电压VDD能够被完整地写入存储节点SN。也就是说，在写入数据1时，在第一步骤S210中，存储节点SN处的表示数据1的电压是电源电压VDD。
然而，如图2所示，在写入数据0时，由于P型写入晶体管PW 11的阈值电压VthPW的存在，表示数据0的电压，即地电压VSS不能被完整地写入存储节点SN。由于P型写入晶体管PW11的阈值电压VthPW为负电压，因此写入数据0时，在第一步骤S210中，存储节点SN处的表示数据0的电压是-VthPW。
因此，如图2所示，在第一步骤S210中，写入存储节点SN的0/1数据电压差是VDD+VthPW，即低于电源电压VDD。
如图2所示，在第二步骤S220中，写入字线WWL从地电压VSS上拉至电源电压VDD，使得写入晶体管PW 11关断，同时写入位线WBL从电源电压VDD或地电压VSS恢复至均衡电压VBLQ。此时，由于在写入晶体管PW 11的栅极111和第二源/漏极113之间存在耦合效应，因此存储节点SN处的电压会随之上拉。此时，如果存储节点SN存储数据1，则写入晶体管PW 11未完全关断，导致存储节点SN的电荷会泄漏至写入位线WBL。此外，如果存储节点SN存储数据0，则写入晶体管PW 11几乎完全关断，存储节点SN的电荷不变，仅电压上升。也就是说，在第二步骤S220中，由于上述耦合效应，写入字线WWL的上拉导致存储节点SN进一步损失电荷，使得0/1数据电压差进一步减小为VDD+VthPW-Vcou，其中Vcou表示因上述耦合效应引起的0/1数据电压差的损失。
随着半导体工艺尺度的缩小，根据现有技术的DRAM单元电路10中存储数据的存储节点SN，即存储晶体管NS 12的栅电容也随之缩小，能够存储的电荷也相应减少。此外，工艺尺度缩小还使得电源电压VDD减小，0/1数据电压差也相应减小。此外，工艺尺度缩小还使得晶体管的漏电变大。综上所述，随着工艺尺度的缩小，DRAM单元电路10的存储节点SN存储的0/1数据电压差减小，漏电速度快，数据保持时间变短，刷新操作带来的高功耗、对系统操作的频繁中断等问题会变得更加明显。
尽管图1仅以写入晶体管为P型晶体管并且存储晶体管和读取晶体管为N型晶体管为例进行了描述，但是本领域技术人员应认识到，在现有技术中使用其他类型的晶体管实现DRAM单元电路时，例如在使用N型晶体管实现写入晶体管时，仍存在上述函待解决的技术问题。
针对现有技术中存在的问题，本公开提出了新型的动态随机存取存储器(DRAM)单元电路及其写入方法。下面结合图3至图8详细描述根据本公开的DRAM单元电路及其写入方法。
图3示出了根据本公开的一个实施方式的DRAM单元电路30的配置的电路图。
如图3所示，根据本公开的实施方式的DRAM单元电路30可以包括P型写入晶体管PW31，N型存储晶体管NS 32和N型读取晶体管NR 33。如图3所示，写入晶体管PW 31的栅极311可以连接到写入字线WWL，其第一源/漏极312可以连接到写入位线WBL，并且其第二源/漏极313可以连接到存储节点SN。此外，如图3所示，根据本公开的实施方式，存储晶体管NS 32的栅极321可以连接到存储节点SN，并且其第一源/漏极322可以连接到源极线SL。此外，如图3所示，根据本公开的实施方式，读取晶体管NR 33的栅极331可以连接到读取字线RWL，其第一源/漏极332可以连接到存储晶体管NS 32的第二源/漏极323，并且其第二源/漏极333可以连接到读取位线RBL。
此外，如下文结合图4进一步描述的，根据本公开的实施方式，在DRAM单元电路30的写入操作中，写入字线WWL在低于地电压VSS的第一电压VBB和高于或等于电源电压VDD的第二电压VPP操作。
图4示出了图3所示的DRAM单元电路30的示例性写入方法400的信号时序图。
如图4所示，根据本公开的实施方式的DRAM单元电路30的写入方法400可以包括依次执行的两个步骤，即第一步骤(本文中还被称为“写入步骤”)S410和第二步骤(本文中还被称为“存储步骤”)S420。
如图4所示，根据本公开的实施方式，在第一步骤S410中，写入字线WWL从第二电压VPP下拉至第一电压VBB，使得写入晶体管PW 31导通。根据本公开的实施方式，第一电压VBB可以低于地电压VSS。优选地，第一电压VBB可以低于写入晶体管PW 31的阈值电压，即VBB<VthPW。应注意，P型写入晶体管PW 31的阈值电压VthPW为负电压。此外，根据本公开的实施方式，考虑到P型写入晶体管PW 31的耐压能力，第一电压VBB可以高于阈值电压VthPW的两倍。也就是说，根据本公开的实施方式，第一电压VBB可以满足2VthPW<VBB<VthPW<VSS。根据本公开的实施方式，第一电压VBB可以在-1.2V至-0.4V的范围内。
此外，如图4所示，根据本公开的实施方式，在第一步骤S410中，写入位线WBL可以根据写入数据为1或0从均衡电压VBLQ上拉或下拉至电源电压VDD或地电压VSS。根据本公开的实施方式，由于写入晶体管PW 31的栅电极311处的第一电压VBB低于写入晶体管PW 31的阈值电压VthPW，因此表示数据1或0的电源电压VDD或地电压VSS均可以被完整地写入存储节点SN。
根据本公开的实施方式，均衡电压VBLQ可以是存储节点SN存储数据0时的时间退化电压曲线与存储节点SN存储数据1时的时间退化电压曲线之间的交点处的电压。将写入位线WBL的通常状态设定为均衡电压VBLQ有利于数据0和1的存储退化速率一致，从而延长数据存储时间和方便灵敏放大器设置参考电压。
如图4所示，根据本公开的实施方式，在第二步骤S420中，写入字线WWL可以从第一电压VBB上拉至第二电压VPP，使得写入晶体管PW 31关断。根据本公开的实施方式，第二电压VPP电压可以高于或等于电源电压VDD。此外，根据本公开的实施方式，考虑到P型写入晶体管PW 31的耐压能力，第二电压VPP可以低于或等于电源电压VDD的两倍。也就是说，根据本公开的实施方式，第二电压VPP可以满足VDD≤VPP≤2VDD。根据本公开的实施方式，第二电压VPP可以在0.8V至3.6V的范围内。根据本公开的实施方式，采用第二电压VPP作为关态电压有利于减少写入晶体管PW 31的漏电，从而延长数据存储时间，进而减少由于DRAM单元电路30的刷新操作而中断的频率，从而降低DRAM单元电路30的功耗。
此外，根据本公开的实施方式，在第二步骤S420中，写入位线WBL可以从表示数据1或0的电源电压VDD或地电压VSS返回均衡电压VBLQ。
因此，与现有技术相比，根据本公开的实施方式的DRAM单元电路30的写入方法400可以将存储节点SN的0/1数据电压差增大至VDD-Vcou，其中Vcou表示因写入晶体管PW 31的栅极311和第二源/漏极313之间存在的耦合效应引起的0/1数据电压差的电压损失。
此外，根据本公开的实施方式，在DRAM单元电路30的写入操作期间，尽管没有示出，但是源极线SL和读取字线RWL均可以连接到地电压VSS。此外，根据本公开的实施方式，在DRAM单元电路30中，读取位线RBL可以连接到任一高于地电压VSS的电压，优选地连接到电源电压VDD。
需要注意的是，根据本公开的实施方式的DRAM单元电路30的写入方法400既可以用于DRAM单元电路30的单纯的写入操作，也可以用于DRAM单元电路30的刷新操作中的回写操作。
图5示出了图3所示的DRAM单元电路30的另一示例性写入方法500的信号时序图。
如图5所示，根据本公开的实施方式的DRAM单元电路30的写入方法500可以包括依次执行的三个步骤，即第一步骤(本文中还被称为“写入步骤”)S510、第二步骤(本文中还被称为“增强步骤”)S515和第三步骤(本文中还被称为“存储步骤”)S520。
如图5所示，根据本公开的实施方式，写入方法500的第一步骤S510与上文描述的写入方法400的第一步骤S410基本相同，即写入字线WWL从第二电压VPP下拉至第一电压VBB，使得写入晶体管PW 31导通，并且写入位线WBL可以根据写入数据为1或0由均衡电压VBLQ上拉或下拉至电源电压VDD或地电压VSS，使得表示数据1或0的电源电压VDD或地电压VSS均可以被完整地写入存储节点SN。根据本公开的实施方式，第一电压VBB可以低于地电压VSS。优选地，第一电压VBB可以低于写入晶体管PW 31的阈值电压，即VBB<VthPW。更优选地，第一电压VBB可以满足2VthPW<VBB<VthPW<VSS。
下面针对写入方法500的第一步骤S510与上文描述的写入方法400的第一步骤S410的不同之处进行更详细的描述。如图5所示，根据本公开的实施方式，在第一步骤S510中，源极线SL和读取字线RWL可以从地电压VSS上拉至电源电压VDD。
随后，如图5所示，根据本公开的实施方式，在第二步骤S515中，写入字线WWL从第一电压VBB上拉至第三电压VQQ。根据本公开的实施方式，第三电压VQQ可以是第一电压VBB和第二电压VPP之间的某一电压值。根据本公开的实施方式，为了使如下文进一步描述的写入增强效果更为有效，第三电压VQQ应使得写入晶体管PW 31处于半导通状态，因此第三电压VQQ可以低于电源电压VDD的一半并且高于写入晶体管PW 31的阈值电压，即第三电压VQQ满足VthPW<VQQ<1/2VDD。优选地，第三电压VQQ可以等于地电压VSS，即VQQ＝VSS＝0V。
此外，如图5所示，根据本公开的实施方式，在第二步骤S515中，源极线SL和读取字线RWL从电源电压VDD下拉至地电压VSS，而写入位线WBL仍根据写入数据1或0保持电源电压VDD或地电压VSS。此时，如上文所述，由于写入晶体管PW 31处于半导通状态，并且源极线SL和读取字线RWL被下拉至地电压VSS，因此存储节点SN的电压也随之下拉。由于写入晶体管PW 31能够将表示数据1的高电压，即电源电压VDD完整地传送到存储节点SN，因此表示数据1的电压可以在被下拉之后逐渐恢复至电源电压VDD。此外，由于写入晶体管PW 31在将表示数据0的低电压，即地电压VSS传送到存储节点SN时因阈值电压VthPW而存在电压损失，使得表示数据0的电压仍保持下拉后的电压Vcs1。这里，Vcs1表示因为源极线SL和读取字线RWL被下拉至地电压VSS导致的存储数据0的存储节点SN的电位下降。因此，根据本公开的实施方式，在第二步骤S515中，可以实现存储节点SN的写入增强效果，即增加存储节点SN的0/1数据电压差。
随后，如图5所示，根据本公开的实施方式，在第三步骤S520中，写入字线WWL可以从第三电压VQQ上拉至第二电压VPP，使得写入晶体管PW 31完全关断。根据本公开的实施方式，第二电压VPP电压可以高于或等于电源电压VDD。优选地，第二电压VPP可以满足VDD≤VPP≤2VDD。此外，如图5所示，根据本公开的实施方式，在第三步骤S520中，源极线SL和读取字线RWL可以保持地电压VSS，并且写入位线WBL可以从表示数据1或0的电源电压VDD或地电压VSS返回均衡电压VBLQ。
因此，与上文描述的写入方法400相比，根据本公开的实施方式的DRAM单元电路30的写入方法500可以将存储节点SN的0/1数据电压差进一步增大至VDD+Vcs1-Vcou，其中Vcs1表示因增强步骤S515中的源极线SL和读取字线RWL被下拉至地电压VSS导致的存储数据0的存储节点SN的电位下降，并且Vcou表示因写入晶体管PW 31的栅极311和第二源/漏极313之间存在的耦合效应引起的0/1数据电压差的电压损失。
需要注意的是，根据本公开的实施方式的DRAM单元电路30的写入方法500既可以用于DRAM单元电路30的单纯的写入操作，也可以用于DRAM单元电路30的刷新操作中的回写操作。
尽管上文结合图3至图5以写入晶体管为P型晶体管并且存储晶体管和读取晶体管为N型晶体管为例描述了本公开的实施方式，但是本领域将认识到，在以其他类型的晶体管实现根据本公开的DRAM单元电路时，仍可以实现相似的技术效果。下文将结合图6至图8对写入晶体管为N型晶体管的实施方式进行详细的描述。
图6是示出根据本公开的另一实施方式的DRAM单元电路60的配置的电路图。
不同于图3所示的根据本公开的实施方式的DRAM单元电路30，图6所示的根据本公开的实施方式的DRAM单元电路60可以包括均为N型的写入晶体管NW 61，存储晶体管NS 62和读取晶体管NR 63。如图6所示，写入晶体管NW 61的栅极611可以连接到写入字线WWL，其第一源/漏极612可以连接到写入位线WBL，并且其第二源/漏极613可以连接到存储节点SN。此外，如图6所示，根据本公开的实施方式，存储晶体管NS 62的栅极621可以连接到存储节点SN，并且其第一源/漏极622可以连接到源极线SL。此外，如图6所示，根据本公开的实施方式，读取晶体管NR 63的栅极631可以连接到读取字线RWL，其第一源/漏极632可以连接到存储晶体管NS 62的第二源/漏极623，并且其第二源/漏极633可以连接到读取位线RBL。
此外，如下文结合图7进一步描述的，根据本公开的实施方式，在DRAM单元电路60的写入操作中，写入字线WWL在低于地电压VSS的第一电压VBB和高于或等于电源电压VDD的第二电压VPP操作。
图7示出了图6所示的DRAM单元电路60的示例性写入方法700的信号时序图。
如图7所示，根据本公开的实施方式的DRAM单元电路60的写入方法700可以包括依次执行的两个步骤，即第一步骤(本文中还被称为“写入步骤”)S710和第二步骤(本文中还被称为“存储步骤”)S720。
如图7所示，根据本公开的实施方式，在第一步骤S710中，写入字线WWL从第一电压VBB上拉至第二电压VPP，使得写入晶体管NW 61导通。根据本公开的实施方式，第二电压VPP电压可以高于或等于电源电压VDD。此外，根据本公开的实施方式，考虑到N型写入晶体管NW61的耐压能力，第二电压VPP可以低于或等于电源电压VDD的两倍。也就是说，根据本公开的实施方式，第二电压VPP可以满足VDD≤VPP≤2VDD。根据本公开的实施方式，第二电压VPP可以在0.8V至3.6V的范围内。
此外，如图7所示，根据本公开的实施方式，在第一步骤S710中，写入位线WBL可以根据写入数据为1或0由均衡电压VBLQ上拉或下拉至电源电压VDD或地电压VSS。根据本公开的实施方式，均衡电压VBLQ可以是存储节点SN存储数据0时的时间退化电压曲线与存储节点SN存储数据1时的时间退化电压曲线之间的交点处的电压。将写入位线WBL的通常状态设定为均衡电压VBLQ有利于数据0和1的存储退化速率一致，从而延长数据存储时间和方便灵敏放大器设置参考电压。
根据本公开的实施方式，在第一步骤S710中，由于第二电压VPP远高于写入晶体管NW 61的阈值电压VthNW，因此表示数据0或1的电压，即地电压VSS或电源电压VDD均能够被完整地写入存储节点SN。
如图7所示，根据本公开的实施方式，在第二步骤S720中，写入字线WWL可以从第二电压VPP下拉至第一电压VBB，使得写入晶体管NW 61关断。根据本公开的实施方式，第一电压VBB可以低于或等于地电压VSS。此外，根据本公开的实施方式，考虑到N型写入晶体管NW61的耐压能力，第一电压VBB可以根据其与第二电压VPP之间的电压差来确定以避免N型写入晶体管NW 61的栅极611被击穿。优选地，第一电压VBB可以在-1V至0V的范围内。根据本公开的实施方式，采用第一电压VBB作为关态电压有利于减少写入晶体管NW 61的漏电，从而延长数据存储时间，进而减少由于DRAM单元电路60的刷新操作而中断的频率，从而降低DRAM单元电路60的功耗。
此外，根据本公开的实施方式，在第二步骤S720中，写入位线WBL可以从表示数据1或0的电源电压VDD或地电压VSS返回均衡电压VBLQ。
因此，与现有技术相比，根据本公开的实施方式的DRAM单元电路60的写入方法700可以将存储节点SN的0/1数据电压差增大至VDD-Vcou，其中Vcou表示因写入晶体管NW 61的栅极611和第二源/漏极613之间存在的耦合效应引起的0/1数据电压差的电压损失。
此外，根据本公开的实施方式，在DRAM单元电路60的写入操作期间，尽管没有示出，但是源极线SL和读取字线RWL均可以连接到地电压VSS。此外，根据本公开的实施方式，在DRAM单元电路30中，读取位线RBL可以连接到任一高于地电压VSS的电压，优选地连接到电源电压VDD。
需要注意的是，根据本公开的实施方式的DRAM单元电路60的写入方法700既可以用于DRAM单元电路60的单纯的写入操作，也可以用于DRAM单元电路60的刷新操作中的回写操作。
图8示出了图6所示的DRAM单元电路60的另一示例性写入方法800的信号时序图。
如图8所示，根据本公开的实施方式的DRAM单元电路60的写入方法800可以包括依次执行的三个步骤，即第一步骤(本文中还被称为“写入步骤”)S810、第二步骤(本文中还被称为“增强步骤”)S815和第三步骤(本文中还被称为“存储步骤”)S820。
如图8所示，根据本公开的实施方式，写入方法800的第一步骤S810与上文描述的写入方法700的第一步骤S710基本相同，即写入字线WWL从第一电压VBB上拉至第二电压VPP，使得写入晶体管NW 61导通，并且写入位线WBL可以根据写入数据为1或0由均衡电压VBLQ上拉或下拉至电源电压VDD或地电压VSS，使得表示数据1或0的电源电压VDD或地电压VSS均可以被完整地写入存储节点SN。根据本公开的实施方式，第一电压VBB可以低于地电压VSS。如上文结合图7所描述的，根据本公开的实施方式，考虑到N型写入晶体管NW 61的耐压能力，第一电压VBB可以根据其与第二电压VPP之间的电压差来确定以避免N型写入晶体管NW 61的栅极611被击穿。优选地，第一电压VBB可以在-1V至0V的范围内。根据本公开的实施方式，第二电压VPP电压可以高于或等于电源电压VDD。优选地，第二电压VPP满足VDD≤VPP≤2VDD。
此外，如图8所示，根据本公开的实施方式，在第一步骤S810中，源极线SL和读取字线RWL均可以连接到地电压VSS。此外，尽管没有示出，但是根据本公开的实施方式，在DRAM单元电路30中，读取位线RBL可以连接到任一高于地电压VSS的电压，优选地连接到电源电压VDD。
随后，如图8所示，根据本公开的实施方式，在第二步骤S815中，写入字线WWL从第二电压VPP下拉至第三电压VQQ，并且源极线SL和读取字线RWL可以从地电压VSS上拉至电源电压VDD。根据本公开的实施方式，为了使如下文进一步描述的写入增强效果更为有效，第三电压VQQ应使得写入晶体管NW 61处于半导通状态，因此第三电压VQQ可以是电源电压VDD的一半和第二电压VPP之间的某一电压值，即第三电压VQQ可以满足1/2VDD≤VQQ≤VPP。优选地，第三电压VQQ可以等于电源电压VDD的一半，即VQQ＝1/2VDD。
此外，如图8所示，根据本公开的实施方式，在第二步骤S815中，写入位线WBL仍根据写入数据1或0保持电源电压VDD或地电压VSS。此时，如上文所述，由于写入晶体管NW 61处于半导通状态，并且源极线SL被上拉至电源电压VDD，因此存储节点SN的电压也随之上拉。由于写入晶体管NW 61能够将表示数据0的低电压，即地电压VSS完整地传送到存储节点SN，因此表示数据0的电压可以在上拉之后逐渐恢复至地电压VSS。此外，由于写入晶体管NW61在将表示数据1的高电压，即电源电压VDD传送到存储节点SN时因阈值电压VthNW而存在电压损失，使得表示数据1的电压仍保持上拉后的电压VDD+Vcs2。这里，Vcs2表示因为源极线SL和读取字线RWL被上拉至电源电压VDD导致的存储数据1的存储节点SN的电位上升。因此，根据本公开的实施方式，在第二步骤S815中，可以实现存储节点SN的写入增强效果，即增加存储节点SN的0/1数据电压差。
随后，如图8所示，根据本公开的实施方式，在第三步骤S820中，写入字线WWL可以从第三电压VQQ下拉至第一电压VBB，使得写入晶体管NW 61完全关断。此外，如图8所示，根据本公开的实施方式，在第三步骤S820中，源极线SL和读取字线RWL可以从电源电压VDD下拉至地电压VSS，并且写入位线WBL可以从表示数据1或0的电源电压VDD或地电压VSS返回均衡电压VBLQ。
因此，与上文描述的写入方法700相比，根据本公开的实施方式的DRAM单元电路60的写入方法800可以将存储节点SN的0/1数据电压差进一步增大至VDD+Vcs2-Vcou，其中Vcs2表示因增强步骤S815中的源极线SL和读取字线RWL被上拉至电源电压VDD导致的存储数据1的存储节点SN的电位上升，并且Vcou表示因写入晶体管NW 61的栅极611和第二源/漏极613之间存在的耦合效应引起的0/1数据电压差的电压损失。
需要注意的是，根据本公开的实施方式的DRAM单元电路60的写入方法800既可以用于DRAM单元电路60的单纯的写入操作，也可以用于DRAM单元电路60的刷新操作中的回写操作。
根据本公开的DRAM单元电路及其写入方法，通过写入字线WWL的多级电压(VPP、VBB和VQQ)操作，并且引入源极线SL和写入字线RWL的信号控制以利用存储晶体管的栅源耦合电容和栅漏耦合电容充分增强DRAM单元电路中的0/1数据电压差，解决了由于写入具体管存在的阈值电压以及写入具体管的栅源耦合电容导致的存储节点数据写入不完全，0/1数据电压差较小的问题，并且延长了DRAM单元电路的数据存储时间，进而减少了由于DRAM单元电路刷新而中断的频率，同时降低了DRAM单元电路的功耗。特别地，根据本公开的DRAM单元电路及其写入方法尤其适用于片上嵌入式应用。
在40nm工艺下进行的后仿真结果表明，根据本公开的DRAM单元电路及其写入方法能够使0/1数据电压差增加43％，并且将数据存储时间延长61％至84％。
出于说明的目的，上文已给出了本公开的有限数量的可能实施方式。尽管已经参考本公开的实施方式描述了本公开，但是本领域技术人员将理解，在不脱离所附权利要求中公开的本公开的精神和范围的情况下，可以对本公开进行各种修改和改变。
尽管本文包含许多细节，但是这些细节不应被解释为对本公开或可能要求保护的范围的限制，而是应被解释为对于特定实施方式可能特定的特征的描述。本文中在分立的实施方式的上下文中描述的某些特征也可以在单个实施方式中组合实现。相反，在单个实施方式的上下文中描述的各种特征也可以在多个实施方式中分立地或以任何合适的子组合来实现。此外，尽管特征可能在上文被描述为在某些组合中起作用，并且甚至最初也如此声明，但是在某些情况下，可以从要求保护的组合中删除组合中的一个或更多个特征，并且要求保护的组合可以涉及子组合或子组合的变型。

Claims (18)

1.一种动态随机存取存储器单元电路，包括：
写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；
存储晶体管，其栅极连接到所述存储节点并且其第一源/漏极连接到源极线；以及
读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到所述存储晶体管的第二源/漏极，并且其第二源/漏极连接到读取位线，
其中，在写入操作中，所述写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。
2.根据权利要求1所述的动态随机存取存储器单元电路，
其中，在写入操作中，所述写入字线在所述第一电压、所述第二电压以及所述第一电压和所述第二电压之间的第三电压操作。
3.根据权利要求1或2所述的动态随机存取存储器单元电路，
其中，所述写入晶体管是P型晶体管，并且所述存储晶体管和所述读取晶体管是N型晶体管。
4.根据权利要求3所述的动态随机存取存储器单元电路，
其中，所述第一电压低于所述写入晶体管的阈值电压并且高于所述写入晶体管的阈值电压的两倍，以及
其中，所述第二电压低于或等于所述电源电压的两倍。
5.根据权利要求3所述的动态随机存取存储器单元电路，
其中，所述第三电压低于电源电压的一半并且高于所述写入晶体管的阈值电压。
6.根据权利要求3所述的动态随机存取存储器单元电路，
其中，在写入操作中，当所述写入字线在所述第一电压操作时，所述源极线和所述读取字线在电源电压操作，并且当所述写入字线不在所述第一电压操作时，所述源极线和所述读取字线在地电压操作。
7.根据权利要求1或2所述的动态随机存取存储器单元电路，
其中，所述写入晶体管、所述存储晶体管和所述读取晶体管均为N型晶体管。
8.根据权利要求7所述的动态随机存取存储器单元电路，
其中，所述第一电压根据其与所述第二电压之间的电压差来确定以避免所述写入晶体管的栅极被击穿，以及
其中，所述第二电压低于或等于所述电源电压的两倍。
9.根据权利要求7所述的动态随机存取存储器单元电路，
其中，所述第三电压低于或等于所述第二电压并且高于或等于电源电压的一半。
10.根据权利要求7所述的动态随机存取存储器单元电路，
其中，在写入操作中，当所述写入字线在所述第三电压操作时，所述源极线和所述读取字线在电源电压操作，并且当所述写入字线不在所述第三电压操作时，所述源极线和所述读取字线在地电压操作。
11.一种动态随机存取存储器单元电路的写入方法，其中所述动态随机存取存储器单元电路包括：
P型写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；
N型存储晶体管，其栅极连接到所述存储节点并且其第一源/漏极连接到源极线；以及
N型读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到所述存储晶体管的第二源/漏极，并且其第二源/漏极连接到读取位线，
所述写入方法依次包括：
写入步骤，其中所述写入字线从高于或等于电源电压的第二电压下拉至低于地电压的第一电压；以及
存储步骤，其中所述写入字线从所述第一电压上拉至所述第二电压。
12.根据权利要求11所述的写入方法，还包括：
所述写入步骤和所述存储步骤之间的增强步骤，其中所述写入字线从所述写入步骤中的所述第一电压上拉至所述第一电压和所述第二电压之间的第三电压，
其中，在所述存储步骤中，所述写入字线从所述增强步骤中的所述第三电压上拉至所述第二电压。
13.根据权利要求12所述的写入方法，
其中，所述第一电压低于所述P型写入晶体管的阈值电压并且高于所述P型写入晶体管的阈值电压的两倍，
其中，所述第二电压低于或等于所述电源电压的两倍，以及
其中，所述第三电压低于电源电压的一半并且高于所述P型写入晶体管的阈值电压。
14.根据权利要求12所述的写入方法，
其中，在所述写入步骤中，所述源极线和所述读取字线从地电压上拉至电源电压，以及
其中，在所述增强步骤中，所述源极线和所述读取字线从电源电压下拉至地电压。
15.一种动态随机存取存储器单元电路的写入方法，其中所述动态随机存取存储器单元电路包括：
N型写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；
N型存储晶体管，其栅极连接到所述存储节点并且其第一源/漏极连接到源极线；以及
N型读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到所述存储晶体管的第二源/漏极，并且其第二源/漏极连接到读取位线，
所述写入方法依次包括：
写入步骤，其中所述写入字线从低于地电压的第一电压上拉至高于或等于电源电压的第二电压；以及
存储步骤，其中所述写入字线从所述第二电压下拉至所述第一电压。
16.根据权利要求15所述的写入方法，还包括：
所述写入步骤和所述存储步骤之间的增强步骤，其中所述写入字线从所述写入步骤中的所述第二电压下拉至所述第一电压和所述第二电压之间的第三电压，
其中，在所述存储步骤中，所述写入字线从所述增强步骤中的所述第三电压下拉至所述第一电压。
17.根据权利要求16所述的写入方法，
其中，所述第一电压根据其与所述第二电压之间的电压差来确定以避免所述写入晶体管的栅极被击穿，
其中，所述第二电压低于或等于所述电源电压的两倍，以及
其中，所述第三电压低于或等于所述第二电压并且高于或等于电源电压的一半。
18.根据权利要求16所述的写入方法，
其中，在所述写入步骤中，所述源极线和所述读取字线在地电压操作，以及
其中，在所述增强步骤中，所述源极线和所述读取字线从地电压上拉至电源电压，以及
其中，在所述存储步骤中，所述源极线和所述读取字线从电源电压下拉至地电压。
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