CN116344563A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底，所述衬底包括逻辑电路区和像素区；在所述逻辑电路区的所述衬底的顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部形成栅极结构、以及覆盖所述栅极结构顶部的离子阻挡层；形成所述离子阻挡层之后，对所述像素区中的衬底进行掺杂处理；进行所述掺杂处理之后，去除所述离子阻挡层。所述离子阻挡层能够对所述栅极结构起到保护作用，在后续对所述第一离子掺杂层进行掺杂处理的过程中，降低了掺杂处理所采用的离子注入到栅极结构的概率，提高了所述栅极结构的电学性能，从而提高了所述半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体技术领域中，图像传感器是一种能将光学图像转换成电信号的半导体器件。图像传感器大体上可以分为电荷耦合元件(CCD)和互补金属氧化物半导体图像传感器(CMOS Image Sensor，CIS)。CCD图像传感器的优点是对图像敏感度较高，噪声小，但是CCD图像传感器与其他器件的集成比较困难，而且CCD图像传感器的功耗较高。
相比之下，CMOS图像传感器由于具有工艺简单、易与其他器件集成、体积小、重量轻、功耗小、成本低等优点而逐渐取代CCD的地位。目前CMOS图像传感器被广泛应用于数码相机、照相手机、数码摄像机、医疗用摄像装置(例如胃镜)、车用摄像装置等领域之中。
CMOS图像传感器是通过对光电效应产生的光电子，进行有效的读取，从而产生对应的图像信息，其像素区域的性能和其各个像素区域的隔离性能具有非常强的相关性
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括逻辑电路区和像素区；在所述逻辑电路区的所述衬底的顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部形成栅极结构、以及覆盖所述栅极结构顶部的离子阻挡层；形成所述离子阻挡层之后，对所述像素区中的衬底进行掺杂处理；进行所述掺杂处理之后，去除所述离子阻挡层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括逻辑电路区和像素区；第一离子掺杂层，位于所述像素区的所述衬底中；第二离子掺杂层，位于所述第一离子掺杂层中，所述第二离子掺杂层的掺杂深度小于所述第一离子掺杂层的掺杂深度，且所述第二离子掺杂层比所述第一离子掺杂层更远离所述逻辑电路区和像素区的交界处。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，在逻辑电路区的所述衬底的顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部形成栅极结构、以及覆盖所述栅极结构顶部的离子阻挡层，由于所述离子阻挡层能够覆盖所述栅极结构的顶部，所述离子阻挡层能够对所述栅极结构起到保护作用，在后续对所述第一离子掺杂层进行掺杂处理的过程中，降低了掺杂处理所采用的离子注入到栅极结构的概率，提高了所述栅极结构的电学性能，从而提高了所述半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图10是本发明半导体结构的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供衬底10，所述衬底10包括逻辑电路区10A和像素区10B，所述逻辑电路区10A的所述衬底10中形成有第一掺杂层11，所述逻辑电路区10A的所述衬底10的顶部，以及所述逻辑电路区10A和像素区10B交界处的所述第一掺杂层11的部分顶部形成有栅极结构19，所述栅极结构19的顶部形成有掩膜层20。
参考图2，对所述像素区中的第一掺杂层11进行掺杂处理。
经研究发现，在所述栅极结构19的顶部形成掩膜层20的过程中，受到设备工艺精度的影响(例如，受到光刻工艺的套刻精度的影响)，所述掩膜层20不能完全覆盖所述栅极结构19的顶部，所述掩膜层20会露出所述栅极结构19的部分顶部(如图2中虚线圈中所示)，在对所述像素区中的第一掺杂层11进行掺杂处理的过程中，增大了掺杂处理所采用的离子注入到所述栅极结构19中的概率，影响了所述栅极结构19的电学性能，从而降低了所述半导体结构的性能。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括逻辑电路区和像素区；在所述逻辑电路区的所述衬底的顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部形成栅极结构、以及覆盖所述栅极结构顶部的离子阻挡层；形成所述离子阻挡层之后，对所述像素区中的衬底进行掺杂处理；进行所述掺杂处理之后，去除所述离子阻挡层。
本发明实施例在逻辑电路区的所述衬底的顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部形成栅极结构、以及覆盖所述栅极结构顶部的离子阻挡层，由于所述离子阻挡层能够覆盖所述栅极结构的顶部，所述离子阻挡层能够对所述栅极结构起到保护作用，在后续对所述第一离子掺杂层进行掺杂处理的过程中，降低了掺杂处理所采用的离子注入到栅极结构的概率，提高了所述栅极结构的电学性能，从而提高了所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供衬底100，所述衬底100包括逻辑电路区100A和像素区100B。
所述衬底100为后续工艺制程提供工艺平台。
本实施例中，所述底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述像素区100B包括用于后续形成MOS晶体管的区域和用于形成光电二极管的区域。其中，MOS晶体管可以为后续形成的与光电二极管相连的栅极结构。
本实施例中，所述逻辑电路区100A用于后续形成栅极结构，所述栅极结构用于与所述光电二极管相连。
本实施例中，提供所述衬底100的步骤中，位于所述像素区100B的所述衬底100中形成有第一离子掺杂层101。
具体地，所述第一离子掺杂层101的掺杂浓度较低，近乎本征半导体，有利于增大后续形成的第二离子掺杂层的深度，缩短载流子的扩散过程，从而提升所述光电二极管的响应速度。
本实施例中，在所述像素区100B的所述衬底100中形成第一离子掺杂层101的工艺包括离子注入工艺。
具体地，所述第一离子掺杂层101中掺杂的离子包括As和P中的一种或两种。
参考图4至图8，在所述逻辑电路区100A的所述衬底100的顶部、以及所述逻辑电路区100A和像素区100B交界处的所述衬底100的部分顶部形成栅极结构109、以及覆盖所述栅极结构109顶部的离子阻挡层111。
具体地，由于所述离子阻挡层111能够覆盖所述栅极结构109的顶部，所述离子阻挡层111能够对所述栅极结构109起到保护作用，在后续对所述第一离子掺杂层101进行掺杂处理的过程中，降低了掺杂处理所采用的离子注入到栅极结构109的概率，提高了所述栅极结构109的电学性能，从而提高了所述半导体结构的性能。
结合参考图4至图8，对形成所述栅极结构109和离子阻挡层111的步骤作详细说明。
参考图4，在所述逻辑电路区100A和像素区100B的所述衬底100顶部形成栅极材料层102。
所述栅极材料层102为后续形成栅极结构提供工艺基础。
本实施例中，形成所述栅极材料层102的工艺包括化学气相沉积工艺。
化学气相沉积工艺具有工艺效率高，填充性高等特点，通过化学气相沉积工艺形成所述栅极材料层102，降低了所述栅极材料层102与所述衬底100之间产生空隙的概率。
本实施例中，所述栅极材料层102的材料包括多晶硅。
参考图5，在所述栅极材料层102的顶部形成阻挡材料层107。
所述阻挡材料层107为后续形成离子阻挡层提供工艺基础。
本实施例中，形成所述阻挡材料层107的工艺包括化学气相沉积工艺。
继续参考图5，在形成所述栅极材料层102之后，在形成所述阻挡材料层107之前，还包括：在所述栅极材料层102的顶部形成应力缓冲层103。
在所述栅极材料层102和阻挡材料层107之间形成应力缓冲层103，所述应力缓冲层103能够缓冲或者吸收所述阻挡材料层107对所述栅极材料层102产生的应力，降低了所述栅极材料层102产生形变的概率。例如，所述阻挡材料层107的应力较大，应力缓冲层103能能够有效降低所述阻挡材料层107对所述栅极材料层102产生的较大的应力。
本实施例中，形成所述应力缓冲层103的工艺包括化学气相沉积工艺。
本实施例中，所述应力缓冲层103的材料包括氧化硅。
具体地，氧化硅具有材料应力小，能够缓冲或者吸收所述阻挡材料层107对所述栅极材料层102产生的应力的作用，降低了所述栅极材料层102产生形变的概率。
需要说明的是，所述应力缓冲层103的厚度不宜过大，也不宜过小。如果所述应力缓冲层103的厚度过大，则增大了后续去除所述应力缓冲层103的难度，从而对后续形成的栅极结构的电学性能造成影响；如果所述应力缓冲层103的厚度过小，则容易导致所述应力缓冲层103所起到的缓冲或者吸收阻挡材料层107对栅极材料层102产生的应力的效果不明显，增大了所述栅极材料层102发生形变的概率。为此，本实施例中，所述应力缓冲层103的厚度为200埃至500埃。
参考图6至图7，图形化所述栅极材料层102和阻挡材料层107，在所述逻辑电路区100A的所述衬底100的顶部、以及所述逻辑电路区100A和像素区100B交界处的所述衬底100的部分顶部形成栅极结构109、以及覆盖所述栅极结构109顶部的离子阻挡层111。
图形化所述栅极材料层102和阻挡材料层107的步骤包括：如图6所示，在所述阻挡材料层107的顶部形成第一掩膜层108，所述第一掩膜层108位于所述逻辑电路区100A的所述衬底100顶部、以及所述逻辑电路区100A和像素区100B交界处的所述衬底100的部分顶部；如图7所示，以所述第一掩膜层108为掩膜，图形化所述第一掩膜层108露出的所述栅极材料层102和阻挡材料层107。
本实施例中，所述第一掩膜层108的材料为光刻胶。
所述第一掩膜层108作为图形化所述栅极材料层102和阻挡材料层107的刻蚀掩膜。
本实施例中，在同一图形化制程中，依次图形化所述第一掩膜层108露出的所述栅极材料层102和阻挡材料层107，因此有利于避免栅极结构109和离子阻挡层111的侧壁齐平度受到光刻套刻精度的影响，相应有利于确保离子阻挡层111完全覆盖栅极结构109的顶部。
本实施例中，图形化所述栅极材料层102和阻挡材料层107的步骤包括干法刻蚀工艺。
所述干法刻蚀工艺包括各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，即纵向刻蚀速率大于横向刻蚀速率，能够完成较高的图形转换精度，在图形化所述栅极材料层102和阻挡材料层107过程中，有利于保证所述栅极结构109和离子阻挡层111的侧壁齐平，使所述离子阻挡层111能够完全覆盖所述栅极结构109的顶部，在后续对所述第一离子掺杂层101进行掺杂处理的过程中，降低了掺杂处理所采用的离子注入到栅极结构109的概率，提高了所述栅极结构109的电学性能。
本实施例中，在图形化所述栅极材料层102和阻挡材料层107的过程中，还包括：图形化所述应力缓冲层103。
由于所述应力缓冲层103位于所述栅极材料层102和阻挡材料层107之间，因此，在图形化所述栅极材料层102和阻挡材料层107的过程中，还会图形化所述应力缓冲层103。
需要说明的是，所述离子阻挡层111的厚度不宜过大，也不宜过小。如果所述离子阻挡层111的厚度过大，则容易导致所述离子阻挡层111对所述栅极结构109产生较大的应力，增大了所述栅极结构109发生形变的概率；如果所述离子阻挡层111的厚度过小，在后续对所述第一离子掺杂层101进行掺杂处理的过程中，增大了所述掺杂处理中采用的离子进入栅极结构的概率，从而影响了所述半导体结构的性能。为此，本实施例中，所述离子阻挡层111的厚度为800埃至2000埃。
本实施例中，所述离子阻挡层111的材料包括氮氧化硅和氧化硅中的一种或两种。
氮氧化硅和氧化硅均为绝缘材料，同时，氮氧化硅和氧化硅的晶格结构具有阻挡掺杂处理中采用的离子进入栅极结构的作用，从而提高所述半导体结构的性能。
作为一种示例，参考图8，在图形化所述栅极材料层102和阻挡材料层107的过程中，所述第一掩膜层108会被消耗。
在其他实施例中，所述第一掩膜层108也可以被保留。
参考图9，在所述衬底100上方形成露出所述像素区100B的第二掩膜层112，所述第二掩膜层112位于所述离子阻挡层111的顶部。
一方面，在后续对所述像素区100B中的衬底100进行掺杂处理的过程中，所述第二掩膜层112对所述像素区100B周围的膜层起到保护作用。
另一方面，所述第二掩膜层112还位于所述离子阻挡层111的顶部，所述第二掩膜层112能够进一步增大对所述栅极结构109的保护作用，降低了所述掺杂处理所使用的离子进入栅极结构109的概率。
本实施例中，所述第二掩膜层112的材料为光刻胶。
继续参考图9，形成所述离子阻挡层111之后，对所述像素区100B中的衬底100进行掺杂处理。
具体地，对所述像素区100B中的衬底100进行掺杂处理，能够优化所述像素区100B中光电二极管的性能。
需要说明的是，对所述像素区100B中的衬底100进行掺杂处理的步骤中，在所述第一离子掺杂层101中形成第二离子掺杂层130。
具体地，所述第二离子掺杂层130位于所述第一离子掺杂层101的顶面，能够优化所述像素区100B中光电二极管的性能，使得所述像素区100B中的光电子产生的噪音得到改善。
本实施例中，对所述像素区100B中的衬底100进行掺杂处理的工艺包括离子注入工艺。
本实施例中，对所述像素区100B中的衬底100进行掺杂处理的离子包括As和P中的一种或两种。
需要说明的是，As和P离子均为P型离子，并且As和P离子的迁移率比较大，有助于光电二极管产生的电流信号快速流出，从而提高了所述半导体结构的电学性能。
需要说明的是，掺杂剂量不宜过大，也不宜过小。如果所述掺杂剂量过大，则容易导致所述掺杂离子容易穿透所述离子阻挡层，增大了所述离子进入栅极结构109的概率，从而影响了所述栅极结构109的性能；如果所述掺杂剂量过小，则容易导致掺杂离子在所述像素区100B中注入的深度达不到工艺要求，从而使所述像素区100B中产生的暗电流不符合要求。为此，本实施例中，所述掺杂剂量的范围为2.5E12atom/cm3至3.0E12atom/cm3。
还需要说明的是，注入能量不宜过大，也不宜过小。如果所述注入能量过大，则容易导致所述掺杂离子容易穿透所述离子阻挡层，增大了所述离子进入栅极结构109的概率，从而影响了所述栅极结构109的性能；如果所述注入能量过小，则容易导致掺杂离子在所述像素区100B中注入的深度达不到工艺要求，从而使所述像素区100B产生的暗电流不符合要求。为此，本实施例中，所述注入能量为130keV至160keV。
需要说明的是，在对所述像素区100B中的衬底100进行掺杂处理，还包括：去除所述第二掩膜层112。
具体地，去除所述第二掩膜层112的工艺包括湿法刻蚀工艺或者灰化工艺。
本实施例中，进行所述掺杂处理之后，去除所述离子阻挡层111。
具体地，去除所述离子阻挡层111，为后续进行的工艺制程提供工艺基础。
需要说明的是，本实施例中，系在去除所述第二掩膜层112之后，再去除所述离子阻挡层111。
本实施例中，去除所述离子阻挡层111的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在其他实施例中，还可以在同一刻蚀工艺中去除所述离子阻挡层111和所述第二掩膜层112。
参考图10是本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底200，所述衬底200包括逻辑电路区200A和像素区200B；第一离子掺杂层201，位于所述像素区200B的所述衬底200中；第二离子掺杂层230，位于所述第一离子掺杂层201中，所述第二离子掺杂层230的掺杂深度小于所述第一离子掺杂层201的掺杂深度，且所述第二离子掺杂层230比所述第一离子掺杂层201更远离所述逻辑电路区200A和像素区200B的交界处；栅极结构209，位于所述逻辑电路区200A的所述衬底200的顶部、以及所述逻辑电路区200A和像素区200B交界处的所述衬底200的部分顶部。
所述衬底200为工艺制程提供工艺平台。
本实施例中，所述底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述像素区200B包括用于形成MOS晶体管的区域和用于形成光电二极管的区域。其中，MOS晶体管可以为形成的与光电二极管相连的栅极结构。
本实施例中，所述逻辑电路区200A用于形成栅极结构209，所述栅极结构209用于与所述光电二极管相连。
具体地，所述第一离子掺杂层201的掺杂浓度较低，近乎本征半导体，有利于增大第二离子掺杂层230的深度，缩短载流子的扩散过程，从而提升所述光电二极管的响应速度。
所述第一离子掺杂层201中掺杂的离子包括As和P中的一种或两种。
所述栅极结构209的材料包括多晶硅。
所述第二离子掺杂层230能够优化所述像素区200B中光电二极管的性能。
具体地，所述第二离子掺杂层230位于所述第一离子掺杂层201的顶面，能够优化所述像素区200B中光电二极管的性能，使得所述像素区100B中的光电子产生的噪音得到改善。
所述第二离子掺杂层230中掺杂的离子包括As和P中的一种或两种。
需要说明的是，As和P离子均为P型离子，并且As和P离子的迁移率比较大，有助于光电二极管产生的电流信号快速流出，从而提高了所述半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括逻辑电路区和像素区；
第一离子掺杂层，位于所述像素区的所述衬底中；
第二离子掺杂层，位于所述第一离子掺杂层中，所述第二离子掺杂层的掺杂深度小于所述第一离子掺杂层的掺杂深度，且所述第二离子掺杂层比所述第一离子掺杂层更远离所述逻辑电路区和像素区的交界处；
栅极结构，位于所述逻辑电路区的所述衬底的顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部。
2.如权利要求1所述的半导体结构，其特征在于，所述第二离子掺杂层中掺杂的离子包括As和P中的一种或两种。
3.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括逻辑电路区和像素区；
在所述逻辑电路区的所述衬底的顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部形成栅极结构、以及覆盖所述栅极结构顶部的离子阻挡层；
形成所述离子阻挡层之后，对所述像素区中的衬底进行掺杂处理；
进行所述掺杂处理之后，去除所述离子阻挡层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述栅极结构和离子阻挡层的步骤包括：在所述逻辑电路区和像素区的所述衬底顶部形成栅极材料层；在所述栅极材料层的顶部形成阻挡材料层；图形化所述栅极材料层和阻挡材料层，在所述逻辑电路区的所述衬底的顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部形成栅极结构、以及覆盖所述栅极结构顶部的离子阻挡层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，在形成所述栅极材料层之后，在形成所述阻挡材料层之前，还包括：在所述栅极材料层的顶部形成应力缓冲层；
在图形化所述栅极材料层和阻挡材料层的过程中，还包括：图形化所述应力缓冲层。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，图形化所述栅极材料层和阻挡材料层的步骤包括：在所述阻挡材料层的顶部形成第一掩膜层，所述第一掩膜层位于所述逻辑电路区的所述衬底顶部、以及所述逻辑电路区和像素区交界处的所述衬底的部分顶部；以所述第一掩膜层为掩膜，图形化所述第一掩膜层露出的所述栅极材料层和阻挡材料层。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述像素区中的衬底进行掺杂处理之前，还包括：在所述衬底上方形成露出所述像素区的第二掩膜层，所述第二掩膜层位于所述阻挡层的顶部；
进行所述掺杂处理之后，去除所述阻挡层之前，还包括：去除所述第二掩膜层。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述像素区中的衬底进行掺杂处理的工艺包括离子注入工艺。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述像素区中的衬底进行掺杂处理的离子包括As和P中的一种或两种。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：掺杂剂量范围为2.5E12atom/cm3至3.0E12atom/cm3；注入能量为130keV至160keV。
11.如权利要求3所述的半导体结构的形成方法，其特征在于，提供所述衬底的步骤中，位于所述像素区的所述衬底中形成有第一离子掺杂层；
对所述像素区中的衬底进行掺杂处理的步骤中，在所述第一离子掺杂层中形成第二离子掺杂层。
12.如权利要求3所述的半导体结构的形成方法，其特征在于，所述离子阻挡层的厚度为800埃至2000埃。
13.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述阻挡材料层的工艺包括化学气相沉积工艺。
14.如权利要求3所述的半导体结构的形成方法，其特征在于，所述离子阻挡层的材料包括氮氧化硅和氧化硅中的一种或两种。
15.如权利要求5所述的半导体结构的形成方法，其特征在于，所述应力缓冲层的厚度包括200埃至500埃。
16.如权利要求5所述的半导体结构的形成方法，其特征在于，所述应力缓冲层的材料包括氧化硅。
17.如权利要求4所述的半导体结构的形成方法，其特征在于，图形化所述栅极材料层和阻挡材料层的步骤包括干法刻蚀工艺。
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