CN116312384A - 显示面板及显示装置 - Google Patents

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CN116312384A CN202310219130.3A CN202310219130A CN116312384A CN 116312384 A CN116312384 A CN 116312384A CN 202310219130 A CN202310219130 A CN 202310219130A CN 116312384 A CN116312384 A CN 116312384A
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金玉
顾维杰
周至奕
谢水林
马帅
王青青
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Abstract

本申请公开了一种显示面板及显示装置。显示面板包括像素电路，像素电路包括第一半导体部，第一半导体部包括第一端部和第二端部，第一复位晶体管的输入端连接第一端部，第二复位晶体管的输入端连接第二端部；第一复位线连接第一端部；第二复位线连接第二端部；其中一个像素电路的第一端部和另一个像素电路的第二端部通过第二半导体部连接；第一扫描线，其中一个像素电路中第二复位晶体管的栅极和另一个像素电路中第一复位晶体管的栅极连接第一扫描线；第二扫描线，包括相互连接的第一本体部和第一分支部，第一分支部和第二半导体部在衬底上的正投影交叠。根据本申请实施例，有利于改善显示面板显示不均的问题。

Description

显示面板及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种显示面板及显示装置。
背景技术
显示面板可包括像素电路和发光元件，像素电路的驱动晶体管可产生驱动电流以驱动发光元件发光。在数据信号写入驱动晶体管的栅极之前，可以对驱动晶体管的栅极进行复位，以保证能够有效的写入数据信号；在发光阶段之前，可以对发光元件的第一电极(例如阳极)进行复位，以避免残影问题。
发明人研究发现，可以采用不同的复位线分别向驱动晶体管的栅极和发光元件的第一电极传输不同的复位信号，以满足驱动晶体管的栅极和发光元件的第一电极不同的复位要求。
然而在采用双复位线设计时，不同像素电路的半导体部需要断开，容易导致显示面板出现显示不均(mura)的问题。
发明内容
本申请实施例提供一种显示面板及显示装置，有利于改善显示面板出现显示不均(mura)的问题。
第一方面，本申请实施例提供一种显示面板，包括衬底；像素电路，多个像素电路在衬底的一侧且在第一方向和第二方向上呈阵列分布，第一方向和第二方向相交，像素电路包括第一半导体部，第一半导体部包括第一端部和第二端部，像素电路包括第一复位晶体管和第二复位晶体管，第一复位晶体管的输入端连接第一端部，第二复位晶体管的输入端连接第二端部；第一复位线，连接第一端部；第二复位线，连接第二端部；在第二方向上相邻的两个像素电路中，其中一个像素电路的第一端部和另一个像素电路的第二端部通过第二半导体部连接；第一扫描线，在第二方向上相邻的两个像素电路中，其中一个像素电路中第二复位晶体管的栅极和另一个像素电路中第一复位晶体管的栅极连接第一扫描线；
第二扫描线，包括相互连接的第一本体部和第一分支部，第一分支部和第二半导体部在衬底上的正投影交叠。
在第一方面一种可能的实施方式中，显示面板包括层叠设置于衬底一侧的半导体层和多层导电层；
第一复位线包括沿第一方向延伸的第一分线，第一分线与第一分支部在衬底上的正投影部分交叠，第一分线所在的导电层与第一分支部所在的导电层之间至少间隔一层导电层。
在第一方面一种可能的实施方式中，显示面板包括层叠设置于衬底一侧的半导体层和多层导电层，多层导电层包括依次远离衬底的第一金属层、第二金属层、第三金属层和阳极层，第一复位线包括沿第一方向延伸的第一分线，第一分线与第一分支部在衬底上的正投影部分交叠，第一分支部位于第一金属层，第一分线位于阳极层；
优选的，相邻两条第一分线的图案不同；
优选的，第一复位线还包括沿第二方向延伸的第二分线，多条第二分线与多条第一分线相互连接；
优选的，第一分线通过第一跨线连接第一端部。
在第一方面一种可能的实施方式中，显示面板包括层叠设置于衬底一侧的半导体层和多层导电层；
第二复位线包括沿第一方向延伸的第三分线，第三分线与第一分支部在衬底上的正投影无交叠，第三分线所在的导电层与第一分支部所在的导电层相邻。
在第一方面一种可能的实施方式中，多层导电层包括依次远离衬底的第一金属层、第二金属层、第三金属层和阳极层，第一分支部位于第一金属层，第三分线位于第二金属层；
优选的，第二复位线还包括沿第二方向延伸的第四分线，多条第三分线与多条第四分线相互连接。
在第一方面一种可能的实施方式中，第一复位线包括沿第一方向延伸的第一分线和沿第二方向延伸的第二分线，多条第二分线与多条第一分线相互连接；
第二分线和第四分线位于同一膜层；
优选的，第二分线和第四分线位于第三金属层；
优选的，第二分线的数量大于第四分线的数量；
优选的，每间隔两条第二分线设置有一条第四分线。
在第一方面一种可能的实施方式中，像素电路包括驱动晶体管和连接驱动晶体管栅极的双栅晶体管，
显示面板包括电源线，电源线和双栅晶体管的双栅节点在衬底上的正投影交叠至少部分交叠。
在第一方面一种可能的实施方式中，电源线包括相互连接的第二本体部和第二分支部；
像素电路包括阈值补偿晶体管，阈值补偿晶体管为双栅晶体管，第二分支部与阈值补偿晶体管的双栅节点在衬底上的正投影至少部分交叠；
优选的，第二本体部沿第二方向延伸，一列像素电路对应一条第二本体部，第j列像素电路对应的第二本体部所连接的第二分支部与第j+1列像素电路的阈值补偿晶体管的双栅节点在衬底上的正投影至少部分交叠；
优选的，显示面板包括层叠设置于衬底一侧的半导体层和多层导电层，多层导电层包括依次远离衬底的第一金属层、第二金属层、第三金属层，第二本体部位于第三金属层，第二分支部位于第二金属层。
在第一方面一种可能的实施方式中，显示面板包括发光元件，像素电路驱动发光元件发光；
像素电路包括驱动晶体管和连接驱动晶体管栅极的晶体管，发光元件包括层叠设置的第一电极、发光层和第二电极，至少部分第一电极包括相互连接的第三本体部和第三分支部，第三分支部和连接驱动晶体管栅极的晶体管的沟道在衬底上的正投影至少部分交叠。
基于相同的发明构思，第二方面，本申请实施例提供一种显示装置，包括如第一方面任一项实施例所述的显示面板。
根据本申请实施例提供的显示面板及显示装置，由于第一分支部和第二半导体部在衬底上的正投影交叠，第一分支部和第二半导体部可构成连接在其中一个像素电路的第一复位晶体管和另一个像素电路的第二复位晶体管之间的晶体管，但是由于第二扫描线上的导通电平与第一扫描线上的导通电平在时间上无交叠，因此在第一复位晶体管和/或第二复位晶体管导通的情况下，第一分支部和第二半导体部构成的晶体管截止，因此该晶体管的电性隔断可使相邻两行像素电路中其中一行像素电路中的第二复位晶体管对发光元件的复位和另一行行像素电路中的第一复位晶体管对驱动晶体管的栅极的复位能够同时进行且互不干扰。另外，通过第二半导体部将第二方向上相互独立的第一半导体部连接起来，这样第二方向上排列的各个第一半导体部在整体上可以是连续的，有利于避免由于静电击伤而造成晶体管器件失效的问题。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1示出相关技术中显示面板的一种俯视结构示意图；
图2示出相关技术中像素电路的一种等效电路示意图；
图3示出相关技术中显示面板的另一种俯视结构示意图；
图4示出相关技术中显示面板的又一种俯视结构示意图；
图5示出相关技术中显示面板的又一种俯视结构示意图；
图6示出相关技术中显示面板的又一种俯视结构示意图；
图7示出相关技术中显示面板的又一种俯视结构示意图；
图8示出相关技术中显示面板的一种制备工艺的结构示意图；
图9示出本申请实施例提供的显示面板的一种截面结构示意图；
图10示出本申请实施例提供的显示面板的另一种俯视结构示意图；
图11示出本申请实施例提供的显示面板的又一种俯视结构示意图；
图12示出本申请实施例提供的显示面板的又一种俯视结构示意图；
图13示出本申请实施例提供的显示面板的又一种俯视结构示意图；
图14示出本申请实施例提供的显示面板的又一种俯视结构示意图；
图15示出本申请实施例提供的显示面板中像素电路的一种等效电路结构示意图；
图16示出本申请实施例提供的显示面板中扫描线的连接示意图；
图17a示出本申请实施例提供的显示面板中像素电路的一种时序示意图；
图17b示出本申请实施例提供的显示面板中部分信号的一种时序示意图；
图18示出图14中Q1区域的放大示意图；
图19示出本申请实施例提供的显示面板的又一种俯视结构示意图；
图20示出本申请实施例提供的显示面板的又一种俯视结构示意图；
图21示出本申请实施例提供的显示面板制备过程中的一种截面结构示意图；
图22示出本申请实施例提供的显示面板制备过程中的另一种截面结构示意图；
图23示出本申请实施例提供的显示装置的一种结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
在本申请实施例中，术语“连接”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其它组件连接。
在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。
在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：
如前所述，显示面板在采用双复位线设计时，不同像素电路的半导体部需要断开，容易导致显示面板出现显示不均(mura)的问题。
为了解决上述技术问题，本申请的发明人首先对于导致上述技术问题的根因进行了研究和分析，具体的研究和分析过程如下：
图1至图5示出相关技术中显示面板的一些俯视结构示意图。结合参考图1至图5，显示面板的像素排列方式可以为如图1所示的Vstyle形式的RGB像素排列，图1中黑色填充代表各颜色的发光元件的阳极，其中R表示红色发光元件的阳极，G表示绿色发光元件的阳极，B表示蓝色发光元件的阳极。
需要说明的是，像素排列方式可为发光元件的排布方式，发光元件可包括层叠的阳极、发光层和阴极，显示面板中多个发光元件的阴极可连接在一起从而构成面电极，不同发光元件的阳极可相互独立。因此像素排列方式可为发光元件的阳极的排列方式。如图1所示，Vstyle形式的像素排布方式中，两列发光元件构成一个重复单元，然后多个重复单元在第一方向G和第二方向S上呈阵列排布。例如第一方向G为行方向，第二方向S为列方向，重复单元中，其中一列排布有绿色发光元件、红色发光元件和蓝色发光元件，另一列排布有蓝色发光元件、绿色发光元件和红色发光元件。
需要说明的是，本申请的附图中所示意的Vstyle形式的像素排布仅仅是一种示例，并不用于限定本申请。
显示面板中像素电路的结构可如图2所示，像素电路可包括7个晶体管和1个存储电容，其中T1表示驱动晶体管，T2表示数据写入晶体管，T3表示阈值补偿晶体管，T4表示第一复位晶体管，T5表示电源写入晶体管，T6表示发光控制晶体管，T7表示第二复位晶体管，Cst表示存储电容，OLED表示发光元件，EM表示发光控制信号线，Data表示数据线，VDD表示传输正极性电压信号的电源线，VSS表示传输负极性电压信号的电源线，Vref1表示第一复位线，Vref2表示第二复位线，S1、S2、S3表示扫描线。显示面板采用双复位线(Vref)设计，其中第一复位线Vref1上的信号可经第一复位晶体管T4传输至驱动晶体管T1的栅极和存储电容Cst的第一极板，第二复位线Vref2上的信号可经第二复位晶体管T7传输至发光元件OLED的阳极。
如图3至图5所示，多个像素电路可在第一方向G和第二方向S上呈阵列分布，各个像素电路可包括第一半导体部11。第一半导体部11可包括形成像素电路中各个晶体管的有源层的部分，以及连接相邻晶体管的有源层的部分。第一半导体部11的材料可包括pSi。相关技术中为了保证在双复位线(Vref)设计下像素电路能够正常工作，需要各个像素电路的第一半导体部11在第二方向S上断裂，也就是说，在第二方向S上各个像素电路的第一半导体部11相互独立。
另外，如图6所示，如果利用连接走线将各个像素电路的第一半导体部11(pSi)沿第一方向G连接起来，则会导致绿色子像素(G像素)的环境不一致，进而会造成显示不均(Mura)，因此，各个像素电路的第一半导体部11(pSi)沿第一方向G需要断裂。其中，以第一方向G为行方式为例，绿色子像素(G像素)的环境不一致是指：同一行中相邻的绿色子像素(G像素)对应的连接走线的相对位置不同。例如第一个绿色子像素(G像素)对应的连接走线在其上侧，而第二个绿色子像素(G像素)对应的连接走线在其下侧。
而发明人通过大量生产实践发现，各个像素电路的第一半导体部11相互独立的设计下，如图7所示，第一半导体部11(pSi)的末端(末端可理解为尖端)极易在制程中吸附静电，最终造成第一半导体部11(pSi)末端(尖端)相邻的晶体管发生静电击伤(ESD)，造成晶体管器件失效。
另外，各个像素电路的第一半导体部11相互独立的设计的情况下，在显示面板的制备过程中，例如在掺杂工艺中(比如1700p-Doping)，如图8所示，离子注入设备的支撑部(PIN)在显示面板的衬底(LTPS Substrate)背面摩擦产生静电，PIN用于支撑显示面板，由于设备PIN为绝缘材质，易与Substrate背面摩擦产生静电荷，因此二者分离时在Substrate背面会产生静电荷形成超强静电场(Strong Electric Field)，从而在第一半导体部11(pSi)表面感应产生静电荷。当第一半导体部11(pSi)为独立设计时，上述感应静电荷无法在pSi图案间分散而造成pSi特性变化，造成晶体管的阈值电压(Vth)偏移。
这是因为，设备PIN与Substrate接触时，PIN端和Substrate背面产生等量异种电荷，此时二者距离无限小，由C＝(εr*S)/(4π*k*d)，d为介电层厚度，d小所以形成的电容C很大，由公式ΔU＝ΔQ/C可知，此时ΔU小。当PIN和Substrate开始分离时，d变大，C＝(εr*S)/(4π*k*d)变小，故此时ΔU＝ΔQ/C剧增，致Substrate背面产生强电场使pSi失效，造成晶体管器件Vth偏移，容易形成Mura。
鉴于发明人的上述研究发现，本申请实施例提供了一种显示面板及显示装置，以下将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
结合参考图9至图15，其中，为了清楚的示出各部件的结构，图10仅示意了第一半导体部和第二半导体部所在膜层的结构，图11示意出了第一半导体部和第二半导体部所在膜层的结构以及栅极走线(扫描线、发光控制信号线)所在膜层的结构，图12示意出了第一复位线(第二分线)和第二复位线所在膜层的结构，图13示意出了第一复位线(第一分线和第二分线)和第二复位线所在膜层的结构，图14示意出了半导体部、栅极走线、第一复位线(第一分线和第二分线)和第二复位线所在膜层的结构。
显示面板100可包括衬底01和位于衬底01一侧的像素电路10，多个像素电路10可在第一方向G和第二方向S上呈阵列分布。各个像素电路10可包括连续性的第一半导体部11。第一半导体部11包括用于形成像素电路10的各晶体管的有源层的部分以及连续相邻晶体管的有源层的部分。单个像素电路的第一半导体部11是连续性的。如图15所示，像素电路可包括驱动晶体管T1、数据写入晶体管T2、阈值补偿晶体管T3、第一复位晶体管T4、第二复位晶体管T7、电源写入晶体管T5和发光控制晶体管T6。在一个像素电路中的多个晶体管中，每个晶体管结构均包括有源层，一个像素电路中的多个晶体管的有源层可以连接在一起构成如图10和图11所示的图案化的第一半导体部11。
各像素电路10的第一半导体部11包括第一端部N1和第二端部N2。第一复位晶体管T4的输入端连接第一端部N1，且第一复位线Vref1连接第一端部N1。可理解的是，在第一复位晶体管T4导通时，第一复位晶体管T4可将第一复位线Vref1上的第一复位信号传输至驱动晶体管T1的栅极g1以及存储电容Cst的第一极板c1。第二复位晶体管T7的输入端连接第二端部N2，且第二复位线Vref2连接第二端部N2。可理解的是，在第二复位晶体管T7导通时，第二复位晶体管T7可将第二复位线Vref2上的第二复位信号传输至发光元件的阳极。
示例性的，如图11所示，同一个像素电路中的第一端部N1和第二端部N2可以分别位于驱动晶体管T1在第二方向S上的相对两侧。
在第二方向S上相邻的两个像素电路中，其中一个像素电路的第一端部和另一个像素电路的第二端部可通过第二半导体部12连接。
在第二方向S上相邻的两个像素电路中，其中一个像素电路的第二复位晶体管的栅极和另一个像素电路中第一复位晶体管的栅极连接第一扫描线。作为一个示例，第一方向G为行方向，第二方向S为列方向，同一列中第i+1行像素电路的第一端部N1和第i行像素电路的第二端部N2通过第二半导体部12连接。第一半导体部11和第二半导体部12所在膜层相同且材料可相同，也就是说，第一半导体部11和第二半导体部12可直接连接，例如第一半导体部11和第二半导体部12的材料均包括pSi。
第i+1行像素电路的第一复位晶体管T4的栅极和第i行像素电路的第二复位晶体管T7的栅极可连接同一条扫描线，本申请附图中，将第i行像素电路的第二复位晶体管T7的栅极连接的扫描线标记为S3(i)，将第i行像素电路的第一复位晶体管T4的栅极连接的扫描线标记为S1(i)，将第i+1行像素电路的第一复位晶体管T4的栅极连接的扫描线标记为S1(i+1)，扫描线S3(i)和扫描线S1(i+1)为同一条扫描线，例如扫描线S3(i)和扫描线S1(i+1)可称为第一扫描线。
数据写入晶体管T2的栅极以及阈值补偿晶体管T3的栅极可连接第二扫描线，本申请附图中，将第i行像素电路连接的第二扫描线标记为S2(i)，将第i+1行像素电路连接的第二扫描线标记为S2(i+1)。
如图11所示，第二扫描线S2(i)/S2(i+1)可包括相互连接的第一本体部21和第一分支部22，第一分支部22和第二半导体部12在衬底上的正投影交叠。可理解的是，第二扫描线上的导通电平与第一扫描线上的导通电平在时间上可无交叠。在一帧画面时间内，第二扫描线上的导通电平的起始时刻可在第一扫描线上的导通电平的结束时刻之后。
示例性的，每行像素电路可连接有一条第一扫描线和一条第二扫描线，本申请实施例中第一扫描线和第二扫描线可指同一行像素电路所连接的扫描线。
示例性的，第二扫描线的第一本体部21和第一分支部22的延伸方向可交叉，例如第一本体部21可沿第一方向G延伸，第一分支部22可沿第二方向S延伸。第一本体部21的延伸方向与第一扫描线的延伸方向相同。第一本体部21与第一半导体部11交叠，可构成像素电路的部分晶体管。例如第一本体部21与第一半导体部11交叠，可构成像素电路中控制数据信号写入的晶体管T2。
本申请实施例中，如图11所示，由于第一分支部22和第二半导体部12在衬底上的正投影交叠，如图15所示，第一分支部22和第二半导体部12交叠可构成晶体管Tx，其中，第一分支部22与第二半导体部12交叠的部分作为晶体管Tx的栅极，第二半导体部12作为晶体管Tx的有源层。但是由于第二扫描线上的导通电平与第一扫描线上的导通电平在时间上无交叠，因此在第一复位晶体管T4和/或第二复位晶体管T7导通的情况下，晶体管Tx截止，因此晶体管Tx的电性隔断可使第i行像素电路中的第二复位晶体管T7对发光元件的复位和第i+1行像素电路中的第一复位晶体管T4对驱动晶体管T1的栅极的复位能够同时进行且互不干扰。另外，通过第二半导体部12将第二方向上相互独立的第一半导体部11连接起来，这样第二方向上排布的各个第一半导体部11在整体上可以是连续的，有利于避免由于静电击伤而造成晶体管器件失效的问题。
示例性的，如图16所示，显示面板可包括扫描驱动电路，扫描驱动电路可生成扫描信号，并经扫描线传输给像素电路10。扫描驱动电路可包括级联的多级移位寄存单元。
例如，第i行像素电路可通过第一扫描线S1(i)连接第p-1级移位寄存单元VSR(p-1)的输出端，第i行像素电路可通过第二扫描线S2(i)连接第p级移位寄存单元VSR(p)的输出端，且第i行像素电路可通过第三扫描线S3(i)连接第p级移位寄存单元VSR(p)的输出端。
第i+1行像素电路可通过第一扫描线S1(i+1)连接第p级移位寄存单元VSR(p)的输出端，第i+1行像素电路可通过第二扫描线S2(i+1)连接第p+1级移位寄存单元VSR(p+1)的输出端，且第i+1行像素电路可通过第三扫描线S3(i+1)连接第p+1级移位寄存单元VSR(p+1)的输出端。
扫描线S2(i)、S3(i)、S1(i+1)上的扫描信号相同。
如图17a所示，像素电路的工作过程可包括复位阶段和数据写入阶段，其中，t1(i)表示第i行像素电路的复位阶段，t2(i)表示第i行像素电路的数据写入阶段，t1(i+1)表示第i+1行像素电路的复位阶段，t2(i+1)表示第i+1行像素电路的数据写入阶段。
在复位阶段t1(i)，第一复位线Vref1上的复位信号可传输至第i行像素电路中驱动晶体管T1的栅极。在数据写入阶段t2(i)，数据线Data上的数据信号可传输至第i行像素电路中驱动晶体管T1的栅极，且第二复位线Vref2上的复位信号可传输至第i行像素电路连接的发光元件的阳极。
第i行像素电路的数据写入阶段t2(i)和第i+1行像素电路的复位阶段t1(i+1)重叠。
在复位阶段t1(i+1)，第一复位线Vref1上的复位信号可传输至第i+1行像素电路中驱动晶体管T1的栅极。在数据写入阶段t2(i+1)，数据线Data上的数据信号可传输至第i+1行像素电路中驱动晶体管T1的栅极，且第二复位线Vref2上的复位信号可传输至第i+1行像素电路连接的发光元件的阳极。
作为一个示例，如图17b所示，G：N-1、G：N、G：N+1分别表示第N-1行、第N行和第N+1行像素电路所连接的各个扫描线上的扫描信号，显示面板可包括DeMux电路，DeMux电路中可包括两个开关，两个开关可分别由控制信号MUX1和MUX2控制。Source表示DeMux电路的输入端所连接的数据信号端输出的数据信号，R、G、B分别表示红色发光元件、绿色发光元件和蓝色发光元件对应的数据信号。例如第N级移位寄存单元VSR输出的扫描信号可同时控制第N行像素电路的数据写入(可称为Data Writing to Cst)和第N行像素电路的阳极复位(Anode Initialize，或者也可称为Coled Initialization)，以及控制第N+1行像素电路的驱动晶体管T1的栅极复位(也可称为存储电容的复位，Cst Initialization)，因此第N行像素电路阳极复位(Anode Initialize)和第N+1行像素电路中存储电容复位(CstInitialization)时，第N+1级移位寄存单元VSR是关闭的，即第N+1级移位寄存单元VSR输出的信号无法使其控制的晶体管导通。因此，第N+1行像素电路连接的第二扫描线S2的第一分支部控制的晶体管Tx为关态，从而使得第N+1行像素电路的存储电容复位(CstInitialization)和第N行像素电路的阳极复位(Anode Initialize)独立进行互不干扰。
图17b中以导通电平为低电平示意，控制信号MUX1和MUX2为导通电平的情况下，控制信号MUX1和MUX2所控制的DeMux电路中的开关导通，数据信号通过DeMux电路中的开关传输至数据线(可称为Source Writing to Data)。
本申请中，复位也可称为初始化。
如图9所示，显示面板100可包括层叠设置于衬底01一侧的半导体层B和多层导电层，相邻导电层之间设置有绝缘层，半导体层B和多层导电层形成有多个像素电路。例如，像素电路的第一半导体部11以及第二半导体部12位于半导体层B。多层导电层可包括依次远离衬底的第一金属层M1、第二金属层M2、第三金属层M3和阳极层Anode。扫描线、发光控制信号线可设置在第一金属层M1。第二金属层M2、第三金属层M3和阳极层Anode可用于设置其它信号线或部件。
如图12至图14所示，第一复位线Vref1可包括沿第一方向G延伸的第一分线Vref11。如结合参考图14和图18，第一分线Vref11与第一分支部22在衬底上的正投影可部分交叠。第二扫描线的第一本体部21和第一分支部22均可设置在第一金属层M1，发明人研究发现，如果将第一分线Vref11设置在第二金属层M2，第一分线Vref11和第二扫描线之间则会形成较大的寄生电容，导致第二扫描线的电容负载(Loading)增加，影响像素电路工作。
示例性的，第一分线Vref11所在的导电层与第一分支部22所在的导电层之间可至少间隔一层导电层。如上文介绍的，相邻导电层之间设置有绝缘层，在显示面板的厚度方向上，第一分线Vref11与第一分支部22之间间隔的导电层数量越多，则两者之间的绝缘层的数量会越多，有利于避免第一分线Vref11和第二扫描线之间形成较大的寄生电容，从而有利于改善第二扫描线的Loading增加的问题。
如图9所示，第一金属层M1与半导体层B之间可设置有栅绝缘层GI，第二金属层M2与第一金属层M1之间可设置有电容绝缘层CI，第三金属层M3和第二金属层M2之间可设置有层间介质层ILD，阳极层Anode和第三金属层M3之间可设置有平坦化层PLA。另外，显示面板还可以包括第一缓冲层buffer1、第二缓冲层buffer2、像素定义层PDL、阴极层Cathode、支撑柱SPC。阳极层Anode和阴极层Cathode之间可设置有发光层。
示例性的，第一分支部22位于第一金属层M1，第一分线Vref11可位于阳极层Anode。由于有平坦化层PLA为有机介电层，且厚度较厚，因此第一分线Vref11和第一分支部22之间的寄生电容可忽略，这样更有利于避免第一分线Vref11和第二扫描线之间形成较大的寄生电容，从而更有利于改善第二扫描线的Loading增加的问题。
可理解的是，发光元件的阳极设置在阳极层Anode，这样第一分线Vref11和发光元件的阳极同层设置，为避免信号串扰，第一分线Vref11应绕开发光元件的阳极所在区域。例如在相邻两行发光元件的阳极排布方式不同的情况下，如图12至图14任一个附图所示，列方向上相邻两条第一分线Vref11的图案可不同，从而有利于绕开发光元件的阳极所在区域。其中，同一行像素电路连接的多个发光元件为同一行发光元件，同一列像素电路连接的多个发光元件为同一列发光元件。
如图13所示，第一复位线Vref1还可包括沿第二方向S延伸的第二分线Vref12，多条第二分线Vref12与多条第一分线Vref11可相互连接。如此一来，多条第二分线Vref12与多条第一分线Vref11构成网格状结构，有利于降低第一复位线Vref1的压降。
作为一个示例，第一分线Vref11位于阳极层Anode，第二分线Vref12位于第三金属层M3，两者之间可通过过孔连接。
为了保证位于阳极层Anode的第一分线Vref11上的信号能够传输至第一复位晶体管T4的输入端，结合参考图13和图1，第一分线Vref11可通过第一跨线41连接第一复位晶体管T4的输入端，也就是说，第一分线Vref11可通过第一跨线41连接第一半导体部11的第一端部N1。第一跨线41可位于第三金属层M3。另外，第一复位线Vref1可通过第一过孔h1连接第一半导体部11的第一端部N1。
如图13或图14所示，第二复位线Vref2可包括沿第一方向G延伸的第三分线Vref23。如图18所示，第三分线Vref23与第一分支部22在衬底上的正投影可无交叠，这样第三分线Vref23所在的导电层与第一分支部22所在的导电层可相邻。由于两者无交叠，因此即使两者所在金属层相邻，两者之间的寄生电容也可忽略不计，并且两者所在金属层相邻，有利于优化显示面板的整体上的版图布局，有利于实现显示面板的轻薄化。
示例性的，第一分支部22位于第一金属层M1，第三分线Vref23可位于第二金属层M2。
如图13所示，第三分线Vref23可通过第二跨线42连接第二复位晶体管的输入端，也就是说，第三分线Vref23可通过第二跨线42连接第一半导体部11的第二端部N2。第二跨线42可位于第三金属层M3。另外，第二跨线42可通过第二过孔h2连接第一半导体部11的第二端部N2。
如图12或者图13所示，第二复位线Vref2还可包括沿第二方向S延伸的第四分线Vref24，多条第三分线Vref23与多条第四分线Vref24相互连接。如此一来，多条第三分线Vref23与多条第四分线Vref24构成网格状结构，有利于降低第二复位线Vref2的压降。
如图13所示，第一复位线Vref1包括整体上沿第一方向G延伸的第一分线Vref11和沿第二方向S延伸的第二分线Vref12，多条第二分线Vref12与多条第一分线Vref11可相互连接。第二复位线Vref2包括整体上沿第一方向G延伸的第三分线Vref23和整体上沿第二方向S延伸的第四分线Vref24，多条第三分线Vref23与多条第四分线Vref24相互连接。也就是说，第一复位线Vref1和第二复位线Vref2可均呈网格状结构。
示例性的，由于第二分线Vref12和第四分线Vref24的延伸方向相同，两者之间不存在交叉，因此第二分线Vref12和第四分线Vref24可位于同一膜层，从而有利于显示面板的轻薄化设计。
示例性的，第二分线Vref12和第四分线Vref24位于第三金属层M3。
示例性的，每行像素电路可对应设置一条第一分线Vref11和一条第三分线Vref23。如上文介绍的，第一分线Vref11可位于阳极层Anode，由于阳极层Anode的电阻相对较大，为了使第一复位线Vref1和第二复位线Vref2整体上的电阻趋于一致，第二分线Vref12的数量可大于第四分线Vref24的数量，这样第一复位线Vref1的网格相对于第二复位线Vref2的网格更加密集，以弥补第一分线Vref11位于阳极层导致的电阻增大的问题。
示例性的，如图13所示，每间隔两条第二分线Vref12可设置有一条第四分线Vref24。
如图11和图15所示，像素电路包括驱动晶体管T1和连接驱动晶体管栅极T1的双栅晶体管，例如，阈值补偿晶体管T3和第一复位晶体管T4均可为双栅晶体管。阈值补偿晶体管T3包括双栅节点N3，第一复位晶体管T4包括双栅节点N4，可理解的是，双栅节点N3和双栅节点N4均属于第一半导体部11。以阈值补偿晶体管T3为例，阈值补偿晶体管T3的栅极连接第二扫描线，第二扫描线与双栅节点N3之间存在寄生电容，在第二扫描线上的信号跳变的情况下，导致双栅节点N3的电位发生跳变，从而导致驱动晶体管T1的栅极与双栅节点N3之间容易发生漏电，不利于驱动晶体管T1的栅极电位的稳定，容易导致显示闪烁。
为了更完整的示意出显示面板的各膜层的结构，图14示意出了半导体层以及多个导电层的结构，而为了更清楚的示意电源线VDD，图13仅示意出了部分导电层的结构。如图14所示，显示面板的电源线VDD和双栅晶体管的双栅节点在衬底上的正投影交叠可至少部分交叠。这样电源线VDD和双栅晶体管的双栅节点之间可构成寄生电容，由于电源线VDD上的信号为固定电位信号，电源线VDD和双栅节点之间构成的寄生电容可用于稳定双栅节点的电位，从而有利于稳定驱动晶体管T1的栅极电位，改善显示闪烁的问题。
如图13或图14，电源线VDD可包括相互连接的第二本体部31和第二分支部32。连接驱动晶体管栅极的晶体管可包括阈值补偿晶体管T3和第一复位晶体管T4。阈值补偿晶体管T3可为双栅晶体管。第二分支部32与阈值补偿晶体管T3的双栅节点在衬底上的正投影交叠可至少部分交叠。第一复位晶体管T4也可为双栅晶体管，第二本体部31与第一复位晶体管T4的双栅节点在衬底上的正投影交叠可至少部分交叠。如此一来，可同时稳定阈值补偿晶体管T3和第一复位晶体管T4的双栅节点的电位，从而更有利于稳定驱动晶体管T1的栅极电位。
示例性的，如图14所示，阈值补偿晶体管T3和第一复位晶体管T4可通过第三跨线43连接驱动晶体管T1的栅极，第三跨线43与第二本体部31可位于同一膜层。
第二本体部31可沿第二方向S延伸，第二方向S可为列方向，一列像素电路对应一条第二本体部31，同一列像素电路对应的第三跨线43位于第二本体部31的一侧。第j列像素电路对应的第二本体部31所连接的第二分支部32与第j+1列像素电路的阈值补偿晶体管T3的双栅节点在衬底上的正投影交叠至少部分交叠。也就是说，第二本体部31所连接的第二分支部32位于第二本体部31的另一侧，由于第三跨线43需要通过过孔连接阈值补偿晶体管T3和第一复位晶体管T4，第二分支部32和第三跨线43分别位于该第二本体部31的两侧，可避免第二分支部32与第三跨线43所连接的过孔相交，这样更有利于显示面板的版图布局。
示例性的，第二本体部31可位于第三金属层M3，第二分支部32可位于第二金属层M2。第三跨线43可位于第三金属层M3。
如图9所示，显示面板包括发光元件OLED，像素电路驱动发光元件OLED发光。发光元件OLED包括层叠设置的第一电极RE、发光层OL和第二电极CE。示例性的，第一电极RE为阳极，第二电极CE为阴极，第一电极RE位于阳极层Anode，第二电极CE位于阴极层Cathode。
如图15所示，像素电路包括驱动晶体管T1和连接驱动晶体管T1栅极的晶体管，例如阈值补偿晶体管T3和第一复位晶体管T4连接驱动晶体管T1的栅极。晶体管的沟道在光照影响下，会导致晶体管的特性发生变化，例如晶体管的阈值电压发生偏移，影响显示均一性。
以发光元件的第一电极为阳极为例，如图19、图20所示，其中，R表示红色发光元件的阳极，G表示绿色发光元件的阳极，B表示蓝色发光元件的阳极。另外，图20仅示意了阳极层的膜层结构。至少部分第一电极可包括相互连接的第三本体部51和第三分支部52，第三分支部52和连接驱动晶体管栅极的晶体管的沟道在衬底上的正投影可至少部分交叠。例如，绿色发光元件的阳极G以及蓝色发光元件的阳极B均可包括第三本体部51和第三分支部52。例如，第三分支部52和阈值补偿晶体管T3的沟道及第一复位晶体管T4的沟道在衬底上的正投影可至少部分交叠。如此一来，第三分支部52可遮挡光线，改善阈值补偿晶体管T3及第一复位晶体管T4受光照影响而发生特性偏移的问题。
可理解的是，第一半导体部11与扫描线交叠的部分即构成各个晶体管的沟道。
另外，如图11和图13所示，存储电容Cst可包括第一极板c1和第二极板c2，第一极板c1和驱动晶体管T1的栅极g1为同一部件，第一极板c1和驱动晶体管T1的栅极g1位于第一金属层M1，第二极板c2可位于第二金属层M2。
示例性的，如图21所示，可以衬底01上完成pSi，第一金属层M1膜层的制备，以形成晶体管结构。pSi图案被设计成连续的，即第i行像素电路中的第二复位晶体管T7与第i+1行的第一复位晶体管T4之间pSi连续设计，同一列的像素电路的各个第一半导体部11通过第二半导体部12连续。
示例性的，可先在衬底01上形成如图10所示的在第二方向S上连续的pSi图案，pSi图案包括像素电路的各个第一半导体部11，以及连接第一半导体部11的第二半导体部12。然后，制备如图21所示的覆盖pSi图案的栅绝缘层GI。接着，在栅绝缘层GI背向衬底01的一侧形成第一金属层M1。第一金属层M1可包括如图11所示的各行像素电路连接的扫描线S1(i)、S2(i)、S3(i)等以及发光控制信号线EM(i)等。
可理解的是，以扫描线S1(i)为例，第一半导体部11与扫描线S1(i)交叠可构成晶体管，第一半导体部11上与扫描线S1(i)交叠的部分为该晶体管的沟道，沟道一侧的半导体为该晶体管的源极，沟道另一侧的半导体为该晶体管的漏极。扫描线S1(i)上与第一半导体部11交叠的部分为该晶体管的栅极。
接着，如图22所示，完成第二金属层M2、第三金属层M3膜层的制备，以形成像素电路。
接着，如图9所示，完成平坦化层PLA，阳极层Anode，像素定义层PDL，支撑柱SPC等膜层的制备，以形成完整的阵列背板。
示例性的，第一缓冲层buffer1的材料可包括SiNx，厚度为
Figure BDA0004116545700000181
左右。
第二缓冲层buffer2的材料可包括SiOx，厚度为
Figure BDA0004116545700000182
左右。
栅绝缘层GI的材料可包括SiOx，厚度为
Figure BDA0004116545700000183
左右。
电容绝缘层CI的材料可包括SiNx，厚度为
Figure BDA0004116545700000191
左右。
层间介质层ILD的材料可包括层叠的SiOx和SiNx，其中，SiOx厚度为
Figure BDA0004116545700000192
左右，SiNx厚度为/>
Figure BDA0004116545700000193
左右。
平坦化层PLA的材料可包括有机材料，厚度可为2.10μm左右。
需要说明的是，本申请实施例中像素电路的晶体管均以PMOS型晶体管示意，可理解的是，像素电路的也可以均为NMOS型晶体管。对于NMOS型晶体管来说，导通电平为高电平，截止电平为低电平。即，NMOS型晶体管的栅极为高电平时，其第一极和第二极之间导通，NMOS型晶体管的栅极为低电平时，其第一极和第二极之间关断。对于PMOS型晶体管来说，导通电平为低电平，截止电平为高电平。即，PMOS型晶体管的控制极为低电平时，其第一极和第二极之间导通，PMOS型晶体管的控制端为高电平时，其第一极和第二极之间关断。在具体实施时，上述各晶体管的栅极作为其控制极，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极，或者将其第一极作为漏极，第二极作为源极，在此不做区分，另外本发明实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止/关断的电平。
基于同一发明构思，本申请实施例还提供一种显示装置，该显示装置包括本申请实施例提供的显示面板。因此，该显示装置具备本申请实施例提供的显示面板的技术特征，能够达到本申请实施例提供的显示面板的有益效果，相同之处可参照上述对本申请实施例提供的显示面板的描述，在此不再赘述。
示例性的，图23示出根据本申请实施例提供的显示装置的一种结构示意图。如图23所示，本申请实施例提供的显示装置200包括本申请上述任一实施例提供的显示面板。图23实施例仅以手机为例，对显示装置200进行说明，可以理解的是，本申请实施例提供的显示装置200可以为任何具有显示功能的电子产品，包括但不限于以下类别：手机、电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。
依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种显示面板，其特征在于，包括：
衬底；
像素电路，多个所述像素电路在所述衬底的一侧且在第一方向和第二方向上呈阵列分布，所述第一方向和所述第二方向相交，所述像素电路包括第一半导体部，所述第一半导体部包括第一端部和第二端部，所述像素电路包括第一复位晶体管和第二复位晶体管，所述第一复位晶体管的输入端连接所述第一端部，所述第二复位晶体管的输入端连接所述第二端部；
第一复位线，连接所述第一端部；
第二复位线，连接所述第二端部；
第二半导体部，在所述第二方向上相邻的两个所述像素电路中，其中一个所述像素电路的所述第一端部和另一个所述像素电路的所述第二端部通过所述第二半导体部连接；
第一扫描线，在所述第二方向上相邻的两个所述像素电路中，其中一个所述像素电路中所述第二复位晶体管的栅极和另一个所述像素电路中所述第一复位晶体管的栅极连接所述第一扫描线；
第二扫描线，包括相互连接的第一本体部和第一分支部，所述第一分支部和所述第二半导体部在所述衬底上的正投影交叠。
2.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括层叠设置于所述衬底一侧的半导体层和多层导电层；
所述第一复位线包括沿所述第一方向延伸的第一分线，所述第一分线与所述第一分支部在所述衬底上的正投影部分交叠，所述第一分线所在的导电层与所述第一分支部所在的导电层之间至少间隔一层所述导电层。
3.根据权利要求1或2所述的显示面板，其特征在于，
所述显示面板包括层叠设置于所述衬底一侧的半导体层和多层导电层，所述多层导电层包括依次远离所述衬底的第一金属层、第二金属层、第三金属层和阳极层，所述第一复位线包括沿所述第一方向延伸的第一分线，所述第一分线与所述第一分支部在所述衬底上的正投影部分交叠，所述第一分支部位于所述第一金属层，所述第一分线位于所述阳极层；
优选的，相邻两条所述第一分线的图案不同；
优选的，所述第一复位线还包括沿所述第二方向延伸的第二分线，多条所述第二分线与多条所述第一分线相互连接；
优选的，所述第一分线通过第一跨线连接所述第一端部。
4.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括层叠设置于所述衬底一侧的半导体层和多层导电层，所述半导体层和所述多层金属层形成有多个所述像素电路；
所述第二复位线包括沿所述第一方向延伸的第三分线，所述第三分线与所述第一分支部在所述衬底上的正投影无交叠，所述第三分线所在的导电层与所述第一分支部所在的导电层相邻。
5.根据权利要求4所述的显示面板，其特征在于，
所述多层导电层包括依次远离所述衬底的第一金属层、第二金属层、第三金属层和阳极层，所述第一分支部位于所述第一金属层，所述第三分线位于所述第二金属层；
优选的，所述第二复位线还包括沿所述第二方向延伸的第四分线，多条所述第三分线与多条所述第四分线相互连接。
6.根据权利要求5所述的显示面板，其特征在于，所述第一复位线包括沿所述第一方向延伸的第一分线和沿所述第二方向延伸的第二分线，多条所述第二分线与多条所述第一分线相互连接；
所述第二分线和所述第四分线位于同一膜层；
优选的，所述第二分线和所述第四分线位于所述第三金属层；
优选的，所述第二分线的数量大于所述第四分线的数量；
优选的，每间隔两条所述第二分线设置有一条所述第四分线。
7.根据权利要求1所述的显示面板，其特征在于，所述像素电路包括驱动晶体管和连接所述驱动晶体管的栅极的双栅晶体管，
所述显示面板包括电源线，所述电源线和所述双栅晶体管的双栅节点在所述衬底上的正投影至少部分交叠。
8.根据权利要求7所述的显示面板，其特征在于，所述电源线包括相互连接的第二本体部和第二分支部；
所述像素电路包括阈值补偿晶体管，所述阈值补偿晶体管为双栅晶体管，所述第二分支部与所述阈值补偿晶体管的双栅节点在所述衬底上的正投影至少部分交叠；
优选的，所述第二本体部沿所述第二方向延伸，一列所述像素电路对应一条所述第二本体部，第j列所述像素电路对应的所述第二本体部所连接的所述第二分支部与第j+1列所述像素电路的所述阈值补偿晶体管的双栅节点在所述衬底上的正投影至少部分交叠；
优选的，所述显示面板包括层叠设置于所述衬底一侧的半导体层和多层导电层，所述多层导电层包括依次远离所述衬底的第一金属层、第二金属层、第三金属层，所述第二本体部位于所述第三金属层，所述第二分支部位于所述第二金属层。
9.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括发光元件，所述像素电路驱动所述发光元件发光；
所述像素电路包括驱动晶体管和连接所述驱动晶体管栅极的晶体管，所述发光元件包括层叠设置的第一电极、发光层和第二电极，至少部分所述第一电极包括相互连接的第三本体部和第三分支部，所述第三分支部和连接所述驱动晶体管栅极的晶体管的沟道在所述衬底上的正投影至少部分交叠。
10.一种显示装置，其特征在于，包括如权利要求1至9任一项所述的显示面板。
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