CN116266990A - 半导体器件和包括该半导体器件的电子系统 - Google Patents

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Abstract

提供了半导体器件和包括该半导体器件的电子系统。所述半导体器件包括：外围电路结构，位于衬底上；以及存储单元阵列，位于外围电路结构上，并且包括在与衬底的上表面基本垂直的第一方向上布置的多个存储单元，其中，外围电路结构包括：第一元件隔离层，位于衬底上并且限定第一有源区；沟道半导体层，位于第一有源区上并且包括处于比第一元件隔离层的上表面高的高度处的上表面；第一栅极结构，位于沟道半导体层上；第二元件隔离层，位于衬底上，限定第二有源区和第三有源区，并且包括处于比第一元件隔离层的上表面高的高度处的上表面；第二栅极结构，位于第二有源区上；以及第三栅极结构，位于第三有源区上。

Description

半导体器件和包括该半导体器件的电子系统
相关申请的交叉引用
本申请要求于2021年12月16日在韩国知识产权局提交的韩国专利申请No.10-2021-0181033的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及半导体器件和包括该半导体器件的电子系统，更具体地，涉及具有竖直沟道的半导体器件和包括该半导体器件的电子系统。
背景技术
在当今的电子系统中，正在管理大量的数据，因此，需要能够存储大量数据的半导体器件。已经开发的用于增加半导体器件的数据存储容量的方法之一涉及三维地而不是二维地布置存储单元。
发明内容
本发明构思提供了一种其中外围(或周边)电路晶体管具有优化的性能的半导体器件以及该半导体器件的制造方法。
本发明构思提供了一种包括该半导体器件的电子系统。
根据本发明构思的实施例，提供了一种半导体器件，所述半导体器件包括：外围电路结构，所述外围电路结构布置在衬底上；以及存储单元阵列，所述存储单元阵列布置在所述外围电路结构上，并且包括在与所述衬底的上表面基本上垂直的第一方向上布置的多个存储单元，其中，所述外围电路结构包括：第一元件隔离层，所述第一元件隔离层布置在所述衬底上并且限定第一有源区；沟道半导体层，所述沟道半导体层布置在所述第一有源区上并且包括处于比所述第一元件隔离层的上表面高的高度处的上表面；第一栅极结构，所述第一栅极结构布置在所述沟道半导体层上；第二元件隔离层，所述第二元件隔离层布置在所述衬底上，限定第二有源区和第三有源区，并且包括处于比所述第一元件隔离层的所述上表面高的高度处的上表面；第二栅极结构，所述第二栅极结构布置在所述第二有源区上；以及第三栅极结构，所述第三栅极结构布置在所述第三有源区上。
根据本发明构思的实施例，提供了一种半导体器件，所述半导体器件包括：第一元件隔离层，所述第一元件隔离层布置在衬底上并且限定第一有源区；第二元件隔离层，所述第二元件隔离层布置在所述衬底上，限定第二有源区和第三有源区，并且包括处于比所述第一元件隔离层的上表面高的高度处的上表面；第一晶体管，所述第一晶体管布置在所述衬底上并且具有第一阈值电压，所述第一晶体管包括所述第一有源区、布置在所述第一有源区上并且包括处于比所述第一元件隔离层的所述上表面高的高度处的上表面的沟道半导体层以及布置在所述沟道半导体层上的第一栅极结构；第二晶体管，所述第二晶体管布置在所述衬底上并且具有第二阈值电压，所述第二晶体管包括所述第二有源区以及布置在所述第二有源区上的第二栅极结构；以及第三晶体管，所述第三晶体管布置在所述衬底上并且具有第三阈值电压，所述第三晶体管包括所述第三有源区以及布置在所述第三有源区上的第三栅极结构。
根据本发明构思的实施例，提供了一种电子系统，所述电子系统包括：第一基板；半导体器件，所述半导体器件位于所述第一基板上；以及控制器，所述控制器电连接到所述半导体器件，其中，所述半导体器件包括：外围电路结构，所述外围电路结构布置在第二基板上；以及存储单元阵列，所述存储单元阵列布置在所述外围电路结构上，并且包括在与所述第二基板的上表面基本上垂直的第一方向上布置的多个存储单元，其中，所述外围电路结构包括：第一元件隔离层，所述第一元件隔离层布置在所述第二基板上并且限定第一有源区；以及第二元件隔离层，所述第二元件隔离层布置在所述第二基板上，限定第二有源区和第三有源区，并且包括处于比所述第一元件隔离层的上表面高的高度处的上表面；第一晶体管，所述第一晶体管布置在所述第二基板上并且具有第一阈值电压，所述第一晶体管包括所述第一有源区、布置在所述第一有源区上并处于比所述第一元件隔离层的所述上表面高的高度处并且包括硅锗的沟道半导体层以及布置在所述沟道半导体层上的第一栅极结构；第二晶体管，所述第二晶体管布置在所述第二基板上并且具有第二阈值电压，所述第二晶体管包括所述第二有源区以及布置在所述第二有源区上的第二栅极结构；以及第三晶体管，所述第三晶体管布置在所述第二基板上并且具有第三阈值电压，所述第三晶体管包括所述第三有源区以及布置在所述第三有源区上的第三栅极结构。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的示例实施例的半导体器件的框图；
图2示出根据本发明构思的示例实施例的半导体器件的存储单元阵列的等效电路图；
图3是示出根据本发明构思的示例实施例的半导体器件的代表性构造的立体图；
图4是图3的半导体器件的截面图；
图5是图3中的外围电路结构的布局图；
图6是沿着图5中的线A1-A1'截取的截面图；
图7是图4中的区域CX1的放大视图；
图8是图4中的区域CX2的放大视图；
图9是根据本发明构思的示例实施例的半导体器件的截面图；
图10是根据本发明构思的示例实施例的半导体器件的截面图；
图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24和图25是示出根据本发明构思的示例实施例的半导体器件的制造方法的截面图；
图26是根据本发明构思的示例实施例的包括半导体器件的数据存储系统的示意图；
图27是根据本发明构思的示例实施例的包括半导体器件的数据存储系统的透视图；
图28是根据本发明构思的示例实施例的半导体封装件的示意性截面图。
具体实施方式
在下文中，结合附图详细描述本发明构思的实施例。
图1是根据本发明构思的示例实施例的半导体器件10的框图。
参考图1，半导体器件10可以包括存储单元阵列20和外围电路30。存储单元阵列20可以包括多个存储单元块BLK1、BLK2、…、BLKn。多个存储单元块BLK1、BLK2、…、BLKn中的每一者可以包括多个存储单元。多个存储单元块BLK1、BLK2、…、BLKn可以经由位线BL、字线WL、串选择线SSL和接地选择线GSL连接到外围电路30。
外围电路30可以包括行译码器32、页缓冲器34、数据输入/输出(I/O)电路36和控制逻辑38。外围电路30还可以包括I/O接口、列逻辑、电压产生器、预译码器、温度传感器、命令译码器、地址译码器、放大电路等。
存储单元阵列20可以经由位线BL连接到页缓冲器34，并且可以经由字线WL、串选择线SSL和接地选择线GSL连接到行译码器32。在存储单元阵列20中，包括在多个存储单元块BLK1、BLK2、…、BLKn中的多个存储单元中的每一者可以包括闪存单元。存储单元阵列20可以包括三维存储单元阵列。三维存储单元阵列可以包括多个NAND串，并且每个NAND串可以包括竖直堆叠在衬底上的连接到多条字线WL的多个存储单元。
外围电路30可以从半导体器件10外部的器件接收地址ADDR、命令CMD和控制信号CTRL，并且可以向半导体器件10外部的器件发送数据DATA/从半导体器件10外部的器件接收数据DATA。
行译码器32可以响应于从半导体器件10的外部提供的地址ADDR而选择多个存储单元块BLK1、BLK2、…、BLKn中的至少一者，并且可以选择所选择的至少一个存储单元块的字线WL、串选择线SSL和接地选择线GSL。行译码器32可以将用于执行存储器操作的电压传输到所选择的至少一个存储单元块的字线WL。存储器操作可以包括读取、编程或擦除操作。
页缓冲器34可以经由位线BL连接到存储单元阵列20。页缓冲器34可以在编程操作期间充当写入驱动器，并且根据将存储在存储单元阵列20中的数据DATA将电压施加到位线BL。另外，页缓冲器34可以在读取操作期间充当感测放大器以检测存储在存储单元阵列20中的数据DATA。页缓冲器34可以根据由控制逻辑38提供的控制信号PCTL而运行。
数据I/O电路36可以经由数据线DL连接到页缓冲器34。数据I/O电路36可以在编程操作期间从存储控制器接收数据DATA，并且基于由控制逻辑38提供的列地址C_ADDR将编程数据DATA提供到页缓冲器34。数据I/O电路36可以在读取操作期间基于由控制逻辑38提供的列地址C_ADDR向存储控制器提供存储在页缓冲器34中的读取数据DATA。
数据I/O电路36可以将待输入的地址或命令传输到控制逻辑38或行译码器32。外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可以从存储控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供到行译码器32，并且将列地址C_ADDR提供到数据I/O电路36。控制逻辑38可以响应于控制信号CTRL而产生将由半导体器件10使用的各种内部控制信号。例如，当执行诸如编程操作和擦除操作的存储器操作时，控制逻辑38可以控制将提供到字线WL和位线BL的电压电平。
图2示出根据本发明构思的示例实施例的半导体器件10的存储单元阵列MCA的等效电路图。
参考图2，存储单元阵列MCA可以包括多个存储单元串MS。存储单元阵列MCA可以包括多条位线BL(包括BL1、BL2、…、BLm)、多条字线WL(包括WL1、WL2、…、WLn-1、WLn)、至少一条串选择线SSL、至少一条接地选择线GSL和公共源极线CSL。多个存储单元串MS可以形成在多条位线BL(包括BL1、BL2、…、BLm)与公共源极线CSL之间。在图2的示例中，多个存储单元串MS中的每一者包括两条串选择线SSL，但本发明构思不限于此。例如，多个存储单元串MS中的每一者还可以包括一条串选择线SSL。
多个存储单元串MS中的每一者可以包括串选择晶体管SST、接地选择晶体管GST和多个存储单元晶体管MC1、MC2、…、MCn-1、MCn。串选择晶体管SST的漏极区可以连接到多条位线BL(包括BL1、BL2、…、BLm)，并且接地选择晶体管GST的源极区可以连接到公共源极线CSL。公共源极线CSL可以包括多个接地选择晶体管GST的源极区公共连接到的区域。
串选择晶体管SST可以连接到串选择线SSL，并且接地选择晶体管GST可以连接到接地选择线GSL。多个存储单元晶体管MC1、MC2、…、MCn-1、MCn可以分别连接到多条字线WL(包括WL1、WL2、…、WLn-1和WLn)。
图3至图8是用于说明根据本发明构思的示例实施例的半导体器件100的图。图3是示出根据本发明构思的示例实施例的半导体器件100的代表性构造的立体图。图4是图3的半导体器件100的截面图。图5是图3中的外围电路结构PS的布局图，图6是沿着图5中的线A1-A1'截取的截面图，图7是图4中的区域CX1的放大视图，并且图8是图4中的区域CX2的放大视图。
参考图3至图8，半导体器件100可以包括在竖直方向(Z方向)上彼此交叠的单元阵列结构CS和外围电路结构PS。单元阵列结构CS可以包括参考图1描述的存储单元阵列20，并且外围电路结构PS可以包括参考图1描述的外围电路30。
单元阵列结构CS可以包括多个存储单元块BLK1、BLK2、…、BLKn。多个存储单元块BLK1、BLK2、...、BLKn中的每一者可以包括三维布置的存储单元。
外围电路结构PS可以包括布置在衬底50上的外围电路晶体管PTR和布置在衬底50上方的外围电路布线结构80。在衬底50上，有源区AC1、AC2和AC3可以由元件隔离层60A和60B限定，并且外围电路晶体管PTR可以形成在有源区AC1、AC2和AC3上。
衬底50可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗。衬底50可以被提供为体晶片或外延层。在本发明构思的另一实施例中，衬底50可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
外围电路晶体管PTR可以包括第一晶体管TR1、第二晶体管TR2和第三晶体管TR3。例如，第一晶体管TR1可以包括具有第一阈值电压的晶体管，第二晶体管TR2可以包括具有大于第一阈值电压的第二阈值电压的晶体管，并且第三晶体管TR3可以包括具有大于第一阈值电压和第二阈值电压的第三阈值电压的晶体管。在另一实施例中，第一晶体管TR1、第二晶体管TR2和第三晶体管TR3中的至少两者可以具有相同的阈值电压。
在本发明构思的示例实施例中，第三晶体管TR3可以包括布置在外围电路结构PS的高压区中的晶体管，第二晶体管TR2可以包括布置在外围电路结构PS的中压区中的晶体管，并且第一晶体管TR1可以包括布置在外围电路结构PS的低压区中的晶体管。
在本发明构思的一些实施例中，第一晶体管TR1可以包括p沟道金属氧化物半导体(PMOS)晶体管，第二晶体管TR2可以包括PMOS晶体管或n沟道金属氧化物半导体(NMOS)晶体管，并且第三晶体管TR3可以包括PMOS晶体管或NMOS晶体管。在本发明构思的其他实施例中，第一晶体管TR1可以包括NMOS晶体管，第二晶体管TR2可以包括PMOS晶体管或NMOS晶体管，并且第三晶体管TR3可以包括PMOS晶体管或NMOS晶体管。
在衬底50上，第一元件隔离层60A和第二元件隔离层60B可以布置在元件隔离沟槽60T中。例如，第一元件隔离层60A的上高度LV1可以低于第二元件隔离层60B的上表面高度。在本发明构思的示例实施例中，第一元件隔离层60A和第二元件隔离层60B可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。
第一元件隔离层60A可以限定第一有源区AC1，并且第二元件隔离层60B可以限定第二有源区AC2和第三有源区AC3。第一晶体管TR1可以设置在由第一元件隔离层60A限定的第一有源区AC1上，第二晶体管TR2可以设置在由第二元件隔离层60B限定的第二有源区AC2上，并且第三晶体管TR3可以设置在由第二元件隔离层60B限定的第三有源区AC3上。
第一晶体管TR1可以包括第一有源区AC1、沟道半导体层CH和第一栅极结构GS1。
第一元件隔离层60A可以包括接触第一有源区AC1的第一侧60S1和与第一侧60S1相对的第二侧60S2，并且第一侧60S1的上表面可以布置在比第一有源区AC1的边缘部分ED1低的高度处。例如，如图7所示，第一元件隔离层60A可以包括与第一侧60S1相邻布置的倾斜上表面60IU。因此，第一有源区AC1的边缘部分ED1可以不被第一元件隔离层60A覆盖。倾斜上表面60IU可以在其接触第一有源区AC1的边缘部分ED1时处于其最低点处并且在其到达第一元件隔离层60A的上高度LV1时处于其最高点处。
沟道半导体层CH可以以特定厚度布置在第一有源区AC1的上表面上。沟道半导体层CH的上高度LV2可以高于第一元件隔离层60A的上高度LV1。
在本发明构思的示例实施例中，沟道半导体层CH可以覆盖第一有源区AC1的整个上表面AC1T，并且沿着边缘部分ED1向下延伸。换言之，沟道半导体层CH可以与边缘部分ED1交叠。沟道半导体层CH的布置在边缘部分ED1上并向下延伸的部分可以被称为尾部CHT。在图7中，尾部CHT被示出为覆盖第一有源区AC1的边缘部分ED1并且向下延伸，使得尾部CHT的端部布置为与第一元件隔离层60A相邻并且接触第一元件隔离层60A，但是在本发明构思的其他实施例中，与图7所示不同，尾部CHT的边缘部分也可以布置为接触第一元件隔离层60A。
在本发明构思的示例实施例中，沟道半导体层CH可以包括与衬底50不同的半导体材料。在本发明构思的一些实施例中，衬底50可以包括硅，并且沟道半导体层CH可以包括硅锗。在本发明构思的其他实施例中，衬底50可以包括硅，并且沟道半导体层CH可以包括锗。另外，在本发明构思的其他实施例中，衬底50可以包括硅锗，并且沟道半导体层CH可以包括锗。
在本发明构思的示例实施例中，沟道半导体层CH可以包括通过使用外延生长工艺形成在衬底50的上表面(换言之，第一有源区AC1的上表面)上的材料层。例如，在第一有源区AC1的整个上表面AC1T和边缘部分ED1未被第一元件隔离层60A覆盖的状态下，沟道半导体层CH可以包括通过使用外延生长工艺形成在第一有源区AC1的整个上表面AC1T和边缘部分ED1上的材料层。这可以使沟道半导体层CH基本上没有诸如位错和堆垛层错的晶体缺陷。特别地，在覆盖第一有源区AC1的边缘部分ED1的尾部CHT内部可以不发生晶体缺陷。因此，沟道半导体层CH可以具有良好的晶体质量。
第一栅极结构GS1可以包括第一栅极绝缘层GI1、第一栅电极GE1、栅极覆盖层72和栅极间隔物74。
第一栅极绝缘层GI1可以包括氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)层和具有比氧化硅层高的介电常数的高k电介质层中的至少一种。第一栅极绝缘层GI1可以覆盖第一有源区AC1的整个上表面AC1T，覆盖沟道半导体层CH的位于第一有源区AC1的边缘部分ED1上的尾部CHT，并且向下延伸。第一元件隔离层60A的上高度LV1可以低于第一栅极绝缘层GI1的上表面高度。
第一栅电极GE1可以包括掺杂的多晶硅、钌(Ru)、钛(Ti)、钽(Ta)、铌(Nb)、铱(Ir)、钼(Mo)、钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化铌(NbN)、氮化钼(MoN)、氮化钨(WN)、氮化硅钛(TiSiN)或它们的组合。
源极/漏极区可以进一步布置在第一栅极结构GS1的两侧的沟道半导体层CH中。源极/漏极区可以包括掺杂有杂质的区域。
栅极覆盖层72可以布置在第一栅电极GE1上，并且包括氮化硅。栅极间隔物74可以布置在栅极覆盖层72和第一栅电极GE1的侧壁上，并且包括氮化硅。例如，栅极覆盖层72和栅极间隔物74可以包括相同的材料。
第二晶体管TR2可以包括第二有源区AC2和第二栅极结构GS2，并且第三晶体管TR3可以包括第三有源区AC3和第三栅极结构GS3。
第二元件隔离层60B可以限定第二有源区AC2和第三有源区AC3，并且可以包括布置在比第二有源区AC2和第三有源区AC3的上表面高的高度处的上表面。另外，第二元件隔离层60B可以包括布置在比第一元件隔离层60A高的高度处的上表面。
第二栅极结构GS2可以包括第二栅极绝缘层GI2、第二栅电极GE2、栅极覆盖层72和栅极间隔物74，并且第三栅极结构GS3可以包括第三栅极绝缘层GI3、第三栅电极GE3、栅极覆盖层72和栅极间隔物74。
第二栅极绝缘层GI2和第三栅极绝缘层GI3可以包括选自氧化硅层、氮化硅层、氮氧化硅层、ONO层或具有比氧化硅层高的介电常数的高k层中的至少一种。
如图6所示，第二栅极绝缘层GI2可以布置为覆盖第二有源区AC2的整个上表面，并且可以接触第二元件隔离层60B的侧壁。另外，第三栅极绝缘层GI3可以布置为覆盖第三有源区AC3的整个上表面，并且可以接触第二元件隔离层60B的侧壁。第二元件隔离层60B的上表面可以布置在比第二栅极绝缘层GI2的上表面和第三栅极绝缘层GI3的上表面高的高度处。
在本发明构思的示例实施例中，第一栅极绝缘层GI1可以在竖直方向(Z方向)上具有第一厚度t11，第二栅极绝缘层GI2可以在竖直方向(Z方向)上具有大于第一厚度t11的第二厚度t12，并且第三栅极绝缘层GI3可以在竖直方向(Z方向)上具有大于第二厚度t12的第三厚度t13。如图6所示，第二栅极绝缘层GI2的上表面和第三栅极绝缘层GI3的上表面可以布置在相同的竖直高度处，因此，第二有源区AC2的上表面可以布置在比第三有源区AC3的上表面高的竖直高度处。另外，第二栅极绝缘层GI2和第二元件隔离层60B之间的高度差可以与第三栅极绝缘层GI3和第二元件隔离层60B之间的高度差相同或相似。
第二栅电极GE2和第三栅电极GE3可以包括掺杂的多晶硅、Ru、Ti、Ta、Nb、Ir、Mo、W、TiN、TaN、NbN、MoN、WN、TiSiN或它们的组合。
源极/漏极区可以进一步布置在第二栅极结构GS2的两侧的第二有源区AC2中以及第三栅极结构GS3的两侧的第三有源区AC3中。源极/漏极区可以包括掺杂有杂质的区域。
外围电路布线结构80可以包括多个外围电路接触82和多个外围电路布线层84。在衬底50上，可以布置有覆盖外围电路晶体管PTR和外围电路布线结构80的层间绝缘层90。多个外围电路布线层84可以具有多层结构，该多层结构包括布置在彼此不同的竖直高度处的多个金属层。
公共源极板110可以布置在层间绝缘层90上。在本发明构思的示例实施例中，公共源极板110可以用作向形成在单元阵列结构CS中的竖直型存储单元供应电流的源极区。在本发明构思的示例实施例中，公共源极板110可以包括例如Si、Ge、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或它们的组合中的至少一种。另外，公共源极板110可以包括掺杂有n型杂质的半导体。另外，公共源极板110可以具有包括从单晶结构、非晶结构和多晶结构中选择的至少一种的晶体结构。在本发明构思的一些实施例中，公共源极板110可以包括掺杂有n型杂质的多晶硅。
公共源极板110可以包括开口120H，并且绝缘插塞120可以填充公共源极板110的开口120H的内部。绝缘插塞120可以包括布置在与公共源极板110的上表面相同的高度上的上表面。
多个栅电极130和多个模制绝缘层132可以在竖直方向(Z方向)上交替地布置在公共源极板110上。
栅电极130可以包括诸如W、镍(Ni)、钴(Co)和Ta的金属，诸如W硅化物、Ni硅化物、Co硅化物和Ta硅化物的金属硅化物，以及掺杂的多晶硅、TiN、TaN、WN或它们的组合。
在本发明构思的示例实施例中，多个栅电极130可以对应于构成存储单元串MS(参考图2)的接地选择线GSL、字线WL(包括WL1、WL2、...、WLn-1和WLn)和至少一条串选择线SSL。例如，最下部的第一栅电极130可以用作接地选择线GSL，最上部的两个栅电极130可以用作串选择线SSL，并且其他栅电极130可以用作字线WL。因此，可以提供存储单元串MS，其中接地选择晶体管GST、串选择晶体管SST以及其间的存储单元晶体管MC1、MC2、…、MCn-1、MCn串联连接到该存储单元串MS。在本发明构思的一些实施例中，至少一个栅电极130也可以用作虚设字线，但是本发明构思不限于此。
多个沟道结构140可以从公共源极板110的上表面穿透多个栅电极130和多个模制绝缘层132，并且可以在竖直方向(Z方向)上延伸。多个沟道结构140中的每一者可以包括布置在沟道孔140H内部的栅极绝缘层142、沟道层144、填充绝缘层146和导电插塞148。栅极绝缘层142和沟道层144可以顺序地布置在沟道孔140H的侧壁上。例如，栅极绝缘层142可以共形地布置在沟道孔140H的侧壁上，并且沟道层144可以共形地布置在沟道孔140H的侧壁和底部上。填充沟道孔140H的剩余空间的填充绝缘层146可以位于沟道层144上。接触沟道层144并阻挡沟道孔140H的入口的导电插塞148可以布置在沟道孔140H的上侧。
在本发明构思的示例实施例中，沟道层144可以布置为在沟道孔140H的底部接触公共源极板110的上表面。在本发明构思的一些实施例中，如图4所示，沟道层144的底表面可以布置在比公共源极板110的上表面低的高度处，但是本发明构思不限于此。
如图8所示，栅极绝缘层142可以具有在沟道层144的外侧壁上顺序地包括隧穿电介质层142A、电荷存储层142B和阻挡电介质层142C的结构。构成栅极绝缘层142的隧穿电介质层142A、电荷存储层142B和阻挡电介质层142C的相对厚度可以不限于图7中所示的那些，而是可以进行各种修改。
隧穿电介质层142A可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层142B可以包括其中存储已经从沟道层144穿透隧穿电介质层142A的电子的区域，并且可以包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡电介质层142C可以包括氧化硅、氮化硅或具有比氧化硅高的介电常数的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽或它们的组合。
多个栅电极130可以远离公共源极板110的上表面延伸以在第一高度方向(X)上具有更短的长度，并且焊盘结构PAD可以被称为栅电极130的以阶梯形状布置的部分。覆盖绝缘层134可以布置在焊盘结构PAD上，并且上绝缘层136可以布置在最上部处的模制绝缘层132以及覆盖绝缘层134上。
连接到焊盘结构PAD的单元接触插塞182可以布置在穿过覆盖绝缘层134和上绝缘层136的单元接触孔182H内部，并且导电贯通通路184可以布置在穿过上绝缘层136和绝缘插塞120的通孔184H内部。例如，单元接触插塞182和导电贯通通路184可以均包括W、Ti、Ta、铜、铝、TiN、TaN、WN或它们的组合。导电贯通通路184可以被构造为经由外围电路布线层84连接到外围电路晶体管PTR。
位线接触BLC可以穿透上绝缘层136且连接到沟道结构140，并且连接到位线接触BLC的位线BL可以布置在上绝缘层136上。另外，连接到单元接触插塞182的第一布线线路ML1和连接到导电贯通通路184的第二布线线路ML2可以布置在上绝缘层136上。
通常，外围电路结构PS可以包括将用于驱动单元阵列结构CS的电力和信号提供到单元阵列结构CS的各种外围电路晶体管PTR。特别地，因为需要形成用于形成包括在高压区中的晶体管(例如，诸如第三晶体管TR3的晶体管)的相对厚的栅极绝缘层，所以可以在比栅极绝缘层的上表面高的高度处形成元件隔离层的上表面，以防止栅极绝缘层的厚度减小。然而，在形成用于包括在低压区中的晶体管的沟道半导体层的工艺中，由于高的元件隔离层的界面，可能存在生长限制，因此，可能发生有源区的边缘部分处的晶体缺陷。
然而，根据上述发明构思的示例实施例，可以执行凹陷工艺，使得布置在第一有源区AC1周围的第一元件隔离层60A包括比布置在第二有源区AC2和第三有源区AC3周围的第二元件隔离层60B低的高度处的上表面。另外，沟道半导体层CH可以通过外延工艺形成，而第一有源区AC1的边缘部分ED1处于暴露状态。因此，当形成沟道半导体层CH时，可以防止由于第一元件隔离层60A的界面而导致的生长限制的发生，并且沟道半导体层CH可以基本上没有诸如位错和堆垛层错的晶体缺陷。因此，虽然第三晶体管TR3的栅极绝缘层GI3以相对大的厚度形成，但是沟道半导体层CH可以具有良好的晶体质量。因此，包括外围电路晶体管PTR的半导体器件100可以具有优化的性能。
图9是根据本发明构思的示例实施例的半导体器件100-1的截面图。在图9中，与图1至图8中的附图标记相同的附图标记可以表示相同的组件。
参考图9，第一元件隔离层60A-1可以包括顺序地布置在元件隔离沟槽60T中的第一衬垫层62、第二衬垫层64和填充绝缘层66。例如，第一衬垫层62和第二衬垫层64可以共形地布置在元件隔离沟槽60T的内壁上，并且填充绝缘层66可以在第二衬垫层64上填充元件隔离沟槽60T的内部。
在本发明构思的示例实施例中，第一衬垫层62可以包括氧化硅。例如，第一衬垫层62可以包括通过使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)工艺、低压CVD(LPCVD)工艺等形成的氧化硅。第二衬垫层64可以包括氮化硅。例如，第二衬垫层64可以包括通过使用ALD工艺、CVD工艺、PECVD工艺、LPCVD工艺等形成的氮化硅。填充绝缘层66可以包括硅氧化物，诸如东燃硅氮烷(TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、原硅酸四乙酯(TEOS)的等离子体增强(PE)沉积(PE_TEOS)和氟硅酸盐玻璃(FSG)。
图10是根据本发明构思的示例实施例的半导体器件100-2的截面图。在图10中，与图1至图9中的附图标记相同的附图标记可以表示相同的组件。
参考图10，第一栅极绝缘层GI1可以在竖直方向(Z方向)上具有第一厚度t11，第二栅极绝缘层GI2可以在竖直方向(Z方向)上具有大于第一厚度t11的第二厚度t12，并且第三栅极绝缘层GI3可以在竖直方向(Z方向)上具有大于第二厚度t12的第三厚度t13。如图10所示，第二有源区AC2的上表面可以布置在与第三有源区AC3的上表面相同的竖直高度上，并且第三栅极绝缘层GI3的上表面可以布置在比第二栅极绝缘层GI2的上表面高的竖直高度处。另外，第二栅极绝缘层GI2和第二元件隔离层60B之间的高度差可以大于第三栅极绝缘层GI3和第二元件隔离层60B之间的高度差。
图11至图25是示出根据本发明构思的示例实施例的半导体器件100的制造方法的截面图。
参考图11，可以提供包括第一区域R1、第二区域R2和第三区域R3的衬底50。第一区域R1可以包括其中要形成第一晶体管TR1(参考图4)的区域，第二区域R2可以包括要形成第二晶体管TR2(参考图4)的区域，并且第三区域R3可以包括其中要形成第三晶体管TR3(参考图4)的区域。
此后，可以在衬底50上形成包括开口M10H的掩模图案M10。可以通过使用掩模图案M10作为蚀刻掩模将衬底50的第三区域R3的上表面去除特定厚度来形成凹陷区域RC3。
参考图12，可以在衬底50上形成焊盘绝缘层PI。焊盘绝缘层PI可以布置在第一区域R1、第二区域R2和第三区域R3的全部上。例如，焊盘绝缘层P1可以形成为在第一区域R1和第二区域R2上具有相对小的厚度(例如，第二厚度t12(参考图6))，并且在第三区域R3上具有相对大的厚度(例如，第三厚度t13(参考图6))。
在本发明构思的示例实施例中，焊盘绝缘层PI可以包括通过使用热氧化工艺、ALD工艺、CVD工艺、PECVD工艺、LPCVD工艺等形成的氧化硅。在本发明构思的其他实施例中，焊盘绝缘层PI可以形成为具有通过使用热氧化工艺形成的氧化硅层、通过使用ALD工艺、CVD工艺、PECVD工艺、LPCVD工艺等形成的氮化硅层、氮氧化硅层、ONO层或具有比氧化硅层高的介电常数的高k层的任何一种堆叠结构。
参考图13，可以在焊盘绝缘层PI上形成包括开口M20H的掩模图案M20。此后，可以通过使用掩模图案M20作为蚀刻掩模去除焊盘绝缘层PI和衬底50的一部分来形成元件隔离沟槽60T。
通过形成元件隔离沟槽60T，可以在衬底50的第一区域R1中限定第一有源区AC1，可以在衬底50的第二区域R2中限定第二有源区AC2，并且可以在衬底50的第三区域R3中限定第三有源区AC3。
参考图14，可以通过在元件隔离沟槽60T中形成绝缘层并使绝缘层的上部平坦化来形成元件隔离层60P。在这种情况下，元件隔离层60P可以形成为具有布置在比焊盘绝缘层PI高的竖直高度处的上表面。
参考图15，可以在焊盘绝缘层PI和元件隔离层60P(参考图14)上形成包括开口M30H的掩模图案M30。开口M30H可以布置为对应于第一有源区AC1以及元件隔离层60P的布置在第一有源区AC1周围的部分。
此后，可以去除由开口M30H暴露的焊盘绝缘层PI，并且可以暴露第一有源区AC1的整个上表面AC1T。在去除焊盘绝缘层PI的工艺中，元件隔离层60P的布置在第一有源区AC1周围的部分也可以被去除特定厚度。换言之，可以在布置在第一有源区AC1周围的元件隔离层60P中形成凹陷。或者，在去除焊盘绝缘层PI之后，可以进一步执行用于去除元件隔离层60P的上部的凹陷工艺。
在本发明构思的示例实施例中，凹陷工艺可以包括湿法蚀刻工艺或干法蚀刻工艺。凹陷工艺可以包括使用相对于元件隔离层60P的蚀刻选择性的蚀刻工艺。在本发明构思的一些示例实施例中，元件隔离层60P可以包括第一衬垫层62、第二衬垫层64和填充绝缘层66，并且在这种情况下，也可以顺序地执行蚀刻填充绝缘层66的工艺、蚀刻第二衬垫层64的工艺和蚀刻第一衬垫层62的工艺。
通过使用凹陷工艺，可以暴露第一有源区AC1的整个上表面AC1T和边缘部分ED1。换言之，第一有源区AC1的边缘部分ED1未被元件隔离层60P覆盖。第一有源区AC1的边缘部分ED1可以对应于第一有源区AC1的上表面AC1T和侧面相遇的位置。在这种情况下，元件隔离层60P的通过将凹陷工艺应用于其上部而其高度降低的部分(换言之，元件隔离层60P的在第一有源区AC1周围的部分)可以被称为第一元件隔离层60A，并且元件隔离层60P的未被应用凹陷工艺的部分(换言之，元件隔离层60P的在第二有源区AC2和第三有源区AC3周围的部分)可以被称为第二元件隔离层60B。布置在第一有源区AC1周围的第一元件隔离层60A的上表面可以布置在比第一有源区AC1的上表面低的高度处。换言之，与第一有源区AC1接触的第一元件隔离层60A的上表面可以处于比第一有源区AC1的上表面低的高度处。
参考图16，可以在暴露的第一有源区AC1的整个上表面AC1T上形成沟道半导体层CH。在本发明构思的示例实施例中，沟道半导体层CH可以覆盖暴露的第一有源区AC1的边缘部分ED1，并且向下延伸。例如，沟道半导体层CH可以设置在与边缘部分ED1相邻的空间中。
在本发明构思的示例实施例中，可以通过利用通过使用衬底50的上表面作为种子材料的外延生长工艺来形成沟道半导体层CH。例如，衬底50可以包括硅，并且沟道半导体层CH可以包括硅锗。特别地，因为在沟道半导体层CH的生长工艺中，第一元件隔离层60A布置在比第一有源区AC1的上表面低的高度处，并且不覆盖第一有源区AC1的边缘部分ED1，所以沟道半导体层CH可以基本上没有诸如位错和堆垛层错的晶体缺陷。
参考图17，可以去除焊盘绝缘层PI的位于第二有源区AC2上的部分。
可以在沟道半导体层CH上形成第一栅极绝缘层GI1，并且可以在第二有源区AC2上形成第二栅极绝缘层GI2。
在本发明构思的示例实施例中，可以通过使用选自氧化硅层、氮氧化硅层、ONO层或具有比氧化硅层高的介电常数的高k层中的至少一种，通过使用ALD工艺、CVD工艺、PECVD工艺、LPCVD工艺等来形成第一栅极绝缘层GI1和第二栅极绝缘层GI2。
在本发明构思的一些实施例中，可以首先形成第二栅极绝缘层GI2，此后可以形成第一栅极绝缘层GI1。在本发明构思的其他实施例中，可以同时形成第二栅极绝缘层GI2和第一栅极绝缘层GI1。
焊盘绝缘层PI的位于第三有源区AC3上的部分可以被称为第三栅极绝缘层GI3。在本发明构思的一些实施例中，在形成第一栅极绝缘层GI1和第二栅极绝缘层GI2的工艺中，可以在位于第三有源区AC3上的焊盘绝缘层PI上进一步形成附加绝缘层。
在本发明构思的示例实施例中，第一栅极绝缘层GI1可以形成为具有比第二栅极绝缘层GI2和第三栅极绝缘层GI3小的厚度(例如，第一厚度t11(参考图6))。
参考图18，可以在第一至第三栅极绝缘层GI1、GI2和GI3上形成导电层和覆盖绝缘层，并且通过使覆盖绝缘层和导电层图案化，可以分别形成第一至第三栅电极GE1、GE2和GE3(参考图6)和栅极覆盖层72。此后，可以形成覆盖第一至第三栅电极GE1、GE2和GE3以及栅极覆盖层72的绝缘层，并且通过对绝缘层执行各向异性蚀刻工艺，可以形成栅极间隔物74。以这种方式，可以在第一有源区AC1上形成第一栅极结构GS1，可以在第二有源区AC2上形成第二栅极结构GS2，并且可以在第三有源区AC3上形成第三栅极结构GS3。
参考图19，可以形成电连接到第一至第三栅极结构GS1、GS2和GS3以及第一至第三有源区AC1、AC2和AC3的外围电路布线结构80和层间绝缘层90。
参考图20，可以在层间绝缘层90上形成公共源极板110。在本发明构思的一些示例实施例中，可以通过使用掺杂有n型杂质的半导体来形成公共源极板110。
此后，可以在公共源极板110上形成掩模图案，并且通过使用掩模图案作为蚀刻掩模去除公共源极板110的一部分，可以形成开口120H。此后，可以在公共源极板110上形成填充开口120H的绝缘层，并且通过使绝缘层的上部平坦化直到公共源极板110的上表面暴露，可以形成绝缘插塞120。
参考图21，可以在公共源极板110上交替地形成多个模制绝缘层132和多个牺牲层S130。在本发明构思的示例实施例中，多个模制绝缘层132可以包括诸如氧化硅和氮氧化硅的绝缘材料，并且多个牺牲层S130也可以包括氮化硅、氮氧化硅、掺杂的多晶硅等。
参考图22，通过使多个模制绝缘层132和多个牺牲层S130顺序地图案化，可以形成焊盘结构PAD。在本发明构思的示例实施例中，焊盘结构PAD可以形成为具有阶梯形状，其在第一高度方向(X方向)上具有上表面高度的差异(参考图4)。
此后，可以形成覆盖焊盘结构PAD的覆盖绝缘层134。覆盖绝缘层134可以包括诸如氧化硅和氮氧化硅的绝缘材料。
参考图23，可以在最上部处的模制绝缘层132以及覆盖绝缘层134上形成掩模图案，并且通过使用掩模图案作为蚀刻掩模使多个模制绝缘层132和多个牺牲层S130图案化，可以形成沟道孔140H。
此后，可以在沟道孔140H的内壁上形成包括栅极绝缘层142、沟道层144、填充绝缘层146和导电插塞148的沟道结构140。
另外，在形成沟道结构140的工艺中，可以形成穿透另一焊盘结构的虚设沟道结构。
此后，可以形成覆盖最上部处的模制绝缘层132、覆盖绝缘层134和沟道结构140的上绝缘层136。
参考图24，可以在上绝缘层136上形成掩模图案，并且通过使用掩模图案作为蚀刻掩模去除多个模制绝缘层132和多个牺牲层S130的一部分，可以形成栅极堆叠件隔离开口。可以去除暴露在栅极堆叠件隔离开口的内壁上的多个牺牲层S130。在本发明构思的示例实施例中，多个牺牲层S130的去除工艺可以包括使用磷酸溶液作为蚀刻剂的湿法蚀刻工艺。当去除多个牺牲层S130时，可以暴露沟道结构140的侧壁的一部分。
此后，可以在已经去除多个牺牲层S130的空间中形成多个栅电极130。此后，可以用绝缘材料填充栅极堆叠件隔离开口的内部。
参考图25，可以形成穿透上绝缘层136的位线接触BLC。可以形成穿透上绝缘层136和覆盖绝缘层134的单元接触孔182H，并且可以在单元接触孔182H中形成单元接触插塞182。另外，可以在穿透上绝缘层136、覆盖绝缘层134和绝缘插塞120的通孔184H内形成导电贯通通路184。
此后，可以在上绝缘层136上形成连接到位线接触BLC的位线BL，并且可以形成连接到单元接触插塞182的第一布线线路ML1和连接到导电贯通通路184的第二布线线路ML2。
通过使用上述工艺，可以完成半导体器件100。
通常，外围电路结构PS可以包括向单元阵列结构CS提供电力和信号以驱动单元阵列结构CS的各种外围电路晶体管PTR。特别地，因为需要形成用于形成包括在高压区中的晶体管(例如，诸如第三晶体管TR3的晶体管)的相对厚的栅极绝缘层，所以可以在比栅极绝缘层的上表面高的高度处形成元件隔离层的上表面，以防止栅极绝缘层的厚度减小。然而，在形成用于包括在低压区中的晶体管的沟道半导体层的工艺中，由于高的元件隔离层的界面，可能存在生长限制，因此，可能发生有源区的边缘部分处的晶体缺陷。
然而，根据上面描述的本发明构思的示例实施例，可以执行凹陷工艺，使得布置在第一有源区AC1周围的第一元件隔离层60A包括比布置在第二有源区AC2和第三有源区AC3周围的第二元件隔离层60B低的高度处的上表面。另外，沟道半导体层CH可以通过外延工艺形成，而第一有源区AC1的边缘部分ED1处于暴露状态。因此，当形成沟道半导体层CH时，可以防止由于第一元件隔离层60A的界面而导致的生长限制的发生，并且沟道半导体层CH可以基本上没有诸如位错或堆垛层错的晶体缺陷。因此，虽然第三晶体管TR3的栅极绝缘层GI3以相对大的厚度形成，但是沟道半导体层CH可以具有良好的晶体质量。因此，包括外围电路晶体管PTR的半导体器件100可以具有优化的性能。
图26是根据本发明构思的示例实施例的包括半导体器件1100的数据存储系统1000的示意图。
参考图26，数据存储系统1000可以包括一个或更多个半导体器件1100以及电连接到半导体器件1100的存储控制器1200。数据存储系统1000可以例如包括固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备，其包括至少一个半导体器件1100。
半导体器件1100可以包括非易失性半导体器件，并且例如，半导体器件1100可以包括NAND闪存半导体器件，该NAND闪存半导体器件包括参考图1至图10描述的半导体器件10、100、100-1和100-2之一。半导体器件1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。第一结构1100F可以包括外围电路结构，该外围电路结构包括行译码器1110、页缓冲器1120和逻辑电路1130。
第二结构1100S可以具有包括位线BL、公共源极线CSL、多条字线WL、第一栅极上线UL1和第二栅极上线UL2、第一接地选择线LL1和第二接地选择线LL2以及位于位线BL和公共源极线CSL之间的多个存储单元串CSTR的存储单元结构。
在第二结构1100S中，多个存储单元串CSTR中的每一者可以包括与公共源极线CSL相邻的接地选择晶体管LT1和LT2、与位线BL相邻的串选择晶体管UT1和UT2以及布置在接地选择晶体管LT1和LT2与串选择晶体管UT1和UT2之间的多个存储单元晶体管MCT。接地选择晶体管LT1和LT2的数目以及串选择晶体管UT1和UT2的数目可以根据本发明构思的实施例进行各种修改。
在本发明构思的示例实施例中，多条接地选择线LL1和LL2可以分别连接到接地选择晶体管LT1和LT2的栅电极。字线WL可以连接到存储单元晶体管MCT的栅电极。多条串选择线UL1和UL2可以分别连接到串选择晶体管UT1和UT2的栅电极。
公共源极线CSL、多条接地选择线LL1和LL2、多条字线WL以及多条串选择线UL1和UL2可以连接到行译码器1110。多条位线BL可以电连接到页缓冲器1120。
半导体器件1100可以经由电连接到逻辑电路1130的I/O焊盘1101与存储控制器1200通信。
存储控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在本发明构思的一些实施例中，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，存储控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括存储控制器1200的数据存储系统1000的整体操作。处理器1210可以根据特定固件而运行，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND I/F 1221。经由NANDI/F 1221，可以传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的多个存储单元晶体管MCT的数据、要从半导体器件1100的多个存储单元晶体管MCT读取的数据等。主机I/F 1230可以提供数据存储系统1000与外部主机之间的通信功能。当经由主机I/F1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图27是根据本发明构思的示例实施例的包括半导体器件的数据存储系统2000的透视图。
参考图27，数据存储系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或更多个半导体封装件2003和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可以经由形成在主基板2001上的多个布线图案2005连接到控制器2002。
主基板2001可以包括连接器2006，该连接器2006包括与外部主机耦接的多个引脚。连接器2006的多个引脚的数目和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在本发明构思的示例实施例中，数据存储系统2000可以根据诸如USB、外围组件互连(PCI)快速(PCI-E)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-Phy的接口中的任何一种与外部主机通信。在本发明构思的示例实施例中，数据存储系统2000通过由外部主机经由连接器2006供应的电力而运行。数据存储系统2000还可以进一步包括电源管理集成电路(PMIC)，其将由外部主机供应的电力分配给存储控制器2002和半导体封装件2003。
存储控制器2002可以将数据写入半导体封装件2003，或者从半导体封装件2003读取数据，并且可以提高数据存储系统2000的运行速度。
DRAM 2004可以包括用于减小作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。包括在数据存储系统2000中的DRAM 2004还可以运行为高速缓冲存储器，并且还可以在对半导体封装件2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，存储控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此分开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括具有多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板2100上的多个半导体芯片2200、布置在多个半导体芯片2200中的每一者的下表面上的粘合层2300、将多个半导体芯片2200电连接到封装基板2100的连接结构2400以及在封装基板2100上覆盖多个半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以包括印刷电路板，该印刷电路板包括多个封装上焊盘2130。多个半导体芯片2200中的每一者可以包括I/O焊盘2210。I/O焊盘2210可以对应于图26中的I/O焊盘1101。多个半导体芯片2200中的每一者可以包括参考图1至图10描述的半导体器件10、100、100-1和100-2中的至少一者。
在本发明构思的示例实施例中，连接结构2400可以包括将I/O焊盘2210电连接到封装上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过接合引线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。根据本发明构思的示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200还可以经由包括贯通硅通路TSV的连接结构而不是接合引线方法的连接结构2400彼此电连接。
在本发明构思的示例实施例中，存储控制器2002和多个半导体芯片2200也可以被包括在一个封装件中。在本发明构思的示例实施例中，存储控制器2002和多个半导体芯片2200可以安装在与主基板2001分开地不同的中介基板上，并且存储控制器2002和多个半导体芯片2200也可以经由形成在中介基板上的布线彼此连接。
图28是根据本发明构思的示例实施例的半导体封装件2003的示意性截面图。图28是沿着图27中的线II-II'截取的截面图。
参考图28，在半导体封装件2003中，封装基板2100可以包括印刷电路板。封装基板2100可以包括：封装基板主体单元2120；多个封装上焊盘2130(参考图27)，布置在封装基板主体单元2120的上表面上；多个下焊盘2125，布置在封装基板主体单元2120的下表面上或经由其下表面暴露；以及多条内部布线2135，在封装基板主体单元2120内部将多个封装上焊盘2130(参考图27)电连接到多个下焊盘2125。如图27所示，多个封装上焊盘2130可以电连接到多个连接结构2400。如图28所示，多个下焊盘2125可以经由多个导电凸块2800连接到图27所示的数据存储系统2000的主基板2001上的多个布线图案2005。多个半导体芯片2200中的每一者可以包括参考图1至图10描述的半导体器件10、100、100-1和100-2中的至少一者。
虽然已经参考本发明构思的实施例具体示出并描述了本发明构思，但是将理解的是，在不脱离如所附权利要求中阐述的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
外围电路结构，所述外围电路结构布置在衬底上；以及
存储单元阵列，所述存储单元阵列布置在所述外围电路结构上，并且包括在与所述衬底的上表面基本上垂直的第一方向上布置的多个存储单元，
其中，所述外围电路结构包括：
第一元件隔离层，所述第一元件隔离层布置在所述衬底上并且限定第一有源区；
沟道半导体层，所述沟道半导体层布置在所述第一有源区上并且包括处于比所述第一元件隔离层的上表面高的高度处的上表面；
第一栅极结构，所述第一栅极结构布置在所述沟道半导体层上；
第二元件隔离层，所述第二元件隔离层布置在所述衬底上，限定第二有源区和第三有源区，并且包括处于比所述第一元件隔离层的所述上表面高的高度处的上表面；
第二栅极结构，所述第二栅极结构布置在所述第二有源区上；以及
第三栅极结构，所述第三栅极结构布置在所述第三有源区上。
2.根据权利要求1所述的半导体器件，其中，所述衬底包括硅，并且
所述沟道半导体层包括硅锗。
3.根据权利要求1所述的半导体器件，其中，所述第一有源区的边缘部分未被所述第一元件隔离层覆盖，并且
所述沟道半导体层覆盖所述第一有源区的上表面和所述边缘部分。
4.根据权利要求3所述的半导体器件，其中，所述沟道半导体层基本上没有晶体缺陷。
5.根据权利要求1所述的半导体器件，其中，所述第一栅极结构包括：
第一栅极绝缘层，所述第一栅极绝缘层布置在所述沟道半导体层上并且在所述第一方向上具有第一厚度；以及
第一栅电极，所述第一栅电极布置在所述第一栅极绝缘层上，
其中，所述第二栅极结构包括：
第二栅极绝缘层，所述第二栅极绝缘层布置在所述第二有源区上并且在所述第一方向上具有大于所述第一厚度的第二厚度；以及
第二栅电极，所述第二栅电极布置在所述第二栅极绝缘层上，并且
其中，所述第三栅极结构包括：
第三栅极绝缘层，所述第三栅极绝缘层布置在所述第三有源区上并且在所述第一方向上具有大于所述第二厚度的第三厚度；以及
第三栅电极，所述第三栅电极位于所述第三栅极绝缘层上。
6.根据权利要求5所述的半导体器件，其中，所述第一元件隔离层的所述上表面处于比所述第一栅极绝缘层的上表面低的高度处，
所述第二元件隔离层的上表面处于比所述第二栅极绝缘层的上表面高的高度处，并且
所述第二元件隔离层的所述上表面处于比所述第三栅极绝缘层的上表面高的高度处。
7.根据权利要求5所述的半导体器件，其中，所述沟道半导体层包括在所述第一有源区的边缘部分上向下延伸的尾部，并且
所述第一栅极绝缘层在所述第一有源区的所述边缘部分上覆盖所述沟道半导体层的所述尾部。
8.根据权利要求7所述的半导体器件，其中，所述第一元件隔离层包括接触所述第一有源区的第一侧和与所述第一侧相对的第二侧，并且
所述第一元件隔离层的在所述第一侧的上表面高度低于所述第一元件隔离层的在所述第二侧的上表面高度。
9.根据权利要求1所述的半导体器件，其中，所述第一有源区、所述沟道半导体层和所述第一栅极结构构成具有第一阈值电压的p沟道金属氧化物半导体晶体管，
所述第二有源区和所述第二栅极结构构成具有不同于所述第一阈值电压的第二阈值电压的n沟道金属氧化物半导体晶体管或p沟道金属氧化物半导体晶体管，并且
所述第三有源区和所述第三栅极结构构成具有不同于所述第二阈值电压的第三阈值电压的n沟道金属氧化物半导体晶体管或p沟道金属氧化物半导体晶体管。
10.根据权利要求1所述的半导体器件，其中，所述第一元件隔离层包括：
第一衬垫层，所述第一衬垫层布置在元件隔离沟槽内，所述元件隔离沟槽布置在所述衬底内，
第二衬垫层，所述第二衬垫层位于所述第一衬垫层上，以及
填充绝缘层，所述填充绝缘层在所述第二衬垫层上填充所述元件隔离沟槽的内部。
11.根据权利要求1所述的半导体器件，其中，所述存储单元阵列包括：
公共源极板，所述公共源极板布置在所述外围电路结构上；
多个栅电极，所述多个栅电极在所述第一方向上彼此分开地布置在所述公共源极板上；以及
沟道结构，所述沟道结构被构造为从所述公共源极板的上表面穿透所述多个栅电极并且在所述第一方向上延伸，并且
其中，所述多个存储单元中的每一者包括所述多个栅电极中的一个栅电极和所述沟道结构的与所述一个栅电极相邻布置的部分。
12.一种半导体器件，所述半导体器件包括：
第一元件隔离层，所述第一元件隔离层布置在衬底上并且限定第一有源区；
第二元件隔离层，所述第二元件隔离层布置在所述衬底上，限定第二有源区和第三有源区，并且包括处于比所述第一元件隔离层的上表面高的高度处的上表面；
第一晶体管，所述第一晶体管布置在所述衬底上并且具有第一阈值电压，所述第一晶体管包括：所述第一有源区；沟道半导体层，所述沟道半导体层布置在所述第一有源区上并且包括处于比所述第一元件隔离层的所述上表面高的高度处的上表面；以及第一栅极结构，所述第一栅极结构布置在所述沟道半导体层上；
第二晶体管，所述第二晶体管布置在所述衬底上并且具有第二阈值电压，所述第二晶体管包括：所述第二有源区；以及第二栅极结构，所述第二栅极结构布置在所述第二有源区上；以及
第三晶体管，所述第三晶体管布置在所述衬底上并且具有第三阈值电压，所述第三晶体管包括：所述第三有源区；以及第三栅极结构，所述第三栅极结构布置在所述第三有源区上。
13.根据权利要求12所述的半导体器件，其中，所述第一晶体管包括p沟道金属氧化物半导体晶体管，
所述第二晶体管包括p沟道金属氧化物半导体晶体管或n沟道金属氧化物半导体晶体管，并且
所述第三晶体管包括p沟道金属氧化物半导体晶体管或n沟道金属氧化物半导体晶体管。
14.根据权利要求12所述的半导体器件，其中，所述第一有源区的边缘部分未被所述第一元件隔离层覆盖，并且
所述沟道半导体层覆盖第一有源区的上表面和所述边缘部分。
15.根据权利要求14所述的半导体器件，其中，所述第一栅极结构包括：
第一栅极绝缘层，所述第一栅极绝缘层布置在所述沟道半导体层上并且在与所述衬底的上表面基本上垂直的第一方向上具有第一厚度；以及
第一栅电极，所述第一栅电极布置在所述第一栅极绝缘层上，
其中，所述第二栅极结构包括：
第二栅极绝缘层，所述第二栅极绝缘层布置在所述第二有源区上并且在所述第一方向上具有大于所述第一厚度的第二厚度；以及
第二栅电极，所述第二栅电极布置在所述第二栅极绝缘层上，并且
其中，所述第三栅极结构包括：
第三栅极绝缘层，所述第三栅极绝缘层布置在所述第三有源区上并且在所述第一方向上具有大于所述第二厚度的第三厚度；以及
第三栅电极，所述第三栅电极位于所述第三栅极绝缘层上。
16.根据权利要求15所述的半导体器件，其中，所述第一元件隔离层的所述上表面处于比所述第一栅极绝缘层的上表面低的高度处，
所述第二元件隔离层的上表面处于比所述第二栅极绝缘层的上表面高的高度处，并且
所述第二元件隔离层的所述上表面处于比所述第三栅极绝缘层的上表面高的高度处。
17.根据权利要求15所述的半导体器件，其中，所述沟道半导体层包括在所述第一有源区的所述边缘部分上向下延伸的尾部，并且
所述第一栅极绝缘层在所述第一有源区的所述边缘部分上覆盖所述沟道半导体层的所述尾部。
18.根据权利要求17所述的半导体器件，所述第一元件隔离层包括接触所述第一有源区的第一侧和与所述第一侧相对的第二侧，并且
所述第一元件隔离层的在所述第一侧的上表面布置在比所述第一元件隔离层的在所述第二侧的上表面低的高度处。
19.根据权利要求12所述的半导体器件，其中，所述第一元件隔离层包括：
第一衬垫层，所述第一衬垫层布置在元件隔离沟槽内，所述元件隔离沟槽布置在所述衬底内；
第二衬垫层，所述第二衬垫层位于所述第一衬垫层上；以及
填充绝缘层，所述填充绝缘层在所述第二衬垫层上填充所述元件隔离沟槽的内部。
20.一种电子系统，所述电子系统包括：
第一基板；
半导体器件，所述半导体器件位于所述第一基板上；以及
控制器，所述控制器电连接到所述半导体器件，
其中，所述半导体器件包括：
外围电路结构，所述外围电路结构布置在第二基板上；以及
存储单元阵列，所述存储单元阵列布置在所述外围电路结构上，并且包括在与所述第二基板的上表面基本上垂直的第一方向上布置的多个存储单元，
其中，所述外围电路结构包括：
第一元件隔离层，所述第一元件隔离层布置在所述第二基板上并且限定第一有源区；以及
第二元件隔离层，所述第二元件隔离层布置在所述第二基板上，限定第二有源区和第三有源区，并且包括处于比所述第一元件隔离层的上表面高的高度处的上表面；
第一晶体管，所述第一晶体管布置在所述第二基板上并且具有第一阈值电压，所述第一晶体管包括：所述第一有源区；沟道半导体层，所述沟道半导体层布置在所述第一有源区上，处于比所述第一元件隔离层的所述上表面高的高度处并且包括硅锗；以及第一栅极结构，所述第一栅极结构布置在所述沟道半导体层上；
第二晶体管，所述第二晶体管布置在所述第二基板上并且具有第二阈值电压，所述第二晶体管包括：所述第二有源区；以及第二栅极结构，所述第二栅极结构布置在所述第二有源区上；以及
第三晶体管，所述第三晶体管布置在所述第二基板上并且具有第三阈值电压，所述第三晶体管包括：所述第三有源区；以及第三栅极结构，所述第三栅极结构布置在所述第三有源区上。
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