CN116261322A - 具有分三层的单元设计的静态随机存取存储器器件 - Google Patents
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Abstract
本公开一般涉及静态随机存取存储器(SRAM)器件。具体地，本公开提出了具有分三层的SRAM单元设计的SRAM器件。SRAM单元包括包含四个存储晶体管的存储，并且包括两个存取晶体管以控制对存储单元的存取。SRAM单元还包括三层结构的堆叠。存储晶体管中的两个被形成在堆叠的第一层结构中，存储晶体管中的另外两个被形成在该堆叠的与第一层结构相邻的第二层结构中。两个存取晶体管被形成在该堆叠的与第二层结构相邻的第三层结构中。每一层结构包括半导体材料，层结构中的晶体管基于该半导体材料，并且三层结构中的至少两层包括不同类型的半导体材料。
Description
技术领域
本公开一般涉及静态随机存取存储器(SRAM)器件。具体地，本公开提出了具有分三层的SRAM单元设计的SRAM器件。SRAM单元包括三层结构的堆叠，以及分布在该三层结构之间的存储晶体管和存取晶体管。
背景技术
SRAM器件是一种类型的随机存取存储器(RAM)器件，其使用锁存电路系统(触发器)将每个位存储在SRAM器件的SRAM单元(存储器单元)中。SRAM器件是易失性存储器器件，即当SRAM器件断电时，所存储的数据丢失。
术语“静态”将SRAM器件与必须定期刷新的动态随机存取存储器(DRAM)器件区分开来。SRAM器件比DRAM器件更快且更昂贵。SRAM单元通常用于中央处理单元(CPU)高速缓存，因为它们由与逻辑电路系统相同的基本组件(即晶体管)构建，因此它们可以与逻辑电路系统集成在一起。DRAM器件通常用于计算机的主存储器。
归因于实现SRAM单元所需的晶体管数量(四个存储晶体管和两个存取晶体管)，SRAM器件的存储密度低于DRAM器件，并且其价格高于DRAM器件。此外，当数据被主动读取或写入时，SRAM器件的功耗很高。然而，SRAM器件比DRAM器件更快且更易于管理。SRAM器件可以集成为微控制器中的RAM或高速缓存存储器，或者作为功能强大的微处理器(诸如x86系列和其他许多微处理器)中的主高速缓存来存储寄存器和某些微处理器中使用的状态机的各部分。SRAM器件的典型SRAM单元设计如图1所示。如上所述，SRAM单元由六个晶体管组成，例如金属氧化物半导体场效应晶体管(MOSFET)。每个位由SRAM器件存储在一个SRAM单元中，并且特别是在包括四个存储晶体管M1、M2、M3和M4的存储单元中。如可在图1中看到的，这四个存储晶体管M1、M2、M3和M4形成两个交叉耦合的反相器。该晶体管配置具有两个稳定状态，其可被用于表示所存储的位的“0”和“1”。两个附加的存取晶体管M5和M6用于在读和写操作期间控制对存储单元的存取。
因为SRAM器件的每一SRAM单元中有六个晶体管，所以SRAM单元的占地面积相对较大。
发明内容
鉴于上述，本公开的目的是降低SRAM单元的占地面积。降低SRAM单元的占地面积将允许整体上减小SRAM器件的尺寸，并从而进一步增加微处理器芯片中的SRAM区域的密度。相应地，本公开的另一目的是提供更小的SRAM器件，并减小用于相同功能性的芯片的尺寸。然而，SRAM单元的占地面积的降低不应对经典逻辑电路系统设计产生任何影响。这些以及其他目的是通过在独立权利要求中提供的解决方案来达成的。附加实现在从属权利要求中限定。
本公开的解决方案基于在三层结构的堆叠中堆叠SRAM单元的六个晶体管，并且基于使用不同类型的半导体材料来制造该三层结构中的至少两层。
本公开的第一方面提供了一种SRAM器件，包括：用于存储一个位的存储单元，该存储单元包括四个存储晶体管；两个存取晶体管，被配置成控制对存储单元的存取以存储或读取位；以及包括三层结构的层结构堆叠；其中四个存储晶体管中的两个存储晶体管形成在堆叠的第一层结构中；其中四个存储晶体管中的两个其他存储晶体管形成在堆叠的与第一层结构相邻的第二层结构中；其中两个存取晶体管形成在该堆叠的与第二层结构相邻的第三层结构中。其中三层结构中的每一层结构包括半导体材料，并且层结构中的晶体管基于半导体材料；以及其中三层结构中的至少两层包括不同类型的半导体材料。
通过将六个晶体管分布在三层结构的堆叠上，并且通过在三层结构中的至少两层中使用不同类型的半导体材料，可以显著降低SRAM单元的占地面积。此外，降低SRAM单元的占地面积允许整体上减小SRAM器件的尺寸。本公开提出的SRAM单元的占地面积的降低有利地对经典逻辑电路系统设计没有影响。该堆叠的每一层结构可以基于单个半导体材料，其是特定类型的半导体材料。在这种情况下，三层结构中的一个层结构基于与三层结构中的至少一个其他层结构不同的半导体材料。层结构中的一些或每一者还可以基于一个以上的半导体材料，其可以是相同类型的或可以是不同类型的半导体材料。在这种情况下，三层结构中的一个层结构基于与其他层结构中的至少一者不同类型的半导体材料。例如，如果每一层结构基于两种半导体材料，则一个层结构可以包括与其他两个层结构中的至少一者不同的两种半导体材料。
在SRAM器件的一实现中，半导体材料的类型包括：硅基半导体材料，或二维2D半导体材料，或半导体氧化物材料。
该实现将不同类型的半导体材料区分开，如可被用在第一方面的SRAM器件的三层结构中的半导体材料。三层结构中的至少两层可包括这些特定类型中
的不同类型的半导体材料。值得注意的是，在一种类型的半导体材料中，也可5存在差异。例如，掺杂浓度或导电类型可以不同，或者某些材料浓度或比率可
以不同。然而，这不足以在本公开中表示不同类型的半导体材料。本公开中的不同类型的半导体意味着不同的材料系统。
例如，在本公开中，硅、硅锗和氮化硅将属于相同类型的半导体材料。同
样，例如，二硫化钼(MoS2)、二硒化钨(WSe2)和二硫化铪(HfS2)将属于0相同类型的2D半导体材料。同样，例如，氧化铟镓锌(IGZO)、氧化铟锡(ITO)和氧化铟锌(IZO)将属于相同类型的半导体氧化物材料。
在SRAM器件的一实现中，第一层结构和第二层结构各自包括硅基半导体材料；并且第三层结构包括2D半导体材料和/或半导体氧化物材料。
换言之，第一层结构和第二层结构包括相同类型的半导体材料，而第三层5结构包括不同类型的半导体材料。第一和第二层结构不包括2D半导体材料和/
或半导体氧化物材料，并且第三层结构不包括硅基半导体材料。
在SRAM器件的一实现中，关于该堆叠的层结构的堆叠方向：第二层结构被形成在第一层结构上方，并且第三层结构被形成在第一层结构和第二层结构上方。
0例如，第一层结构可以形成在基板之上或上方，且第二层结构和第三层结
构可以在第一层结构之上或上方。值得注意的是，在本公开中，“形成在……
之上”是指直接形成在其上，而“形成在……上方”是指通过在它们之间设置的一个或多个其他层间接地形成在其上面。
在SRAM器件的一实现中，第一层结构和第二层结构各自包括2D半导体5材料和/或半导体氧化物材料；并且第三层结构包括硅基半导体材料。
换言之，同样地，第一层结构和第二层结构包括相同类型的半导体材料，而第三层结构包括不同类型的半导体材料。第一和第二层结构不包括硅基半导体材料，而第三层结构不包括2D半导体材料和/或半导体氧化物材料。
在SRAM器件的一实现中，关于该堆叠的层结构的堆叠方向：第二层结构0被形成在第三层结构上方，并且第一层结构被形成在第三层结构和第二层结构
上方。
例如，第三层结构可被形成在基板之上或上方，且第二层结构和第一层结构可被形成在第三层结构之上或上方。
在SRAM器件的一实现中，第一层结构是第一导电类型的经掺杂层结构，而第二层结构是第二导电类型的经掺杂层结构。
值得注意的是，第一和第二层结构由此可以是相同类型的半导体材料，或者可以是不同类型的半导体材料。
在SRAM器件的一实现中，第一存储晶体管和第二存储晶体管构成第一互补场效应晶体管CFET；和/或第三存储晶体管和第四存储晶体管构成第二CFET。
这允许进一步减小SRAM单元的尺寸，并从而整体上减小SRAM器件的尺寸。
在SRAM器件的一实现中，第一CFET和/或第二CFET是集成硅基纳米片晶体管。
在SRAM器件的一实现中，SRAM器件还包括第一垂直元件和/或第二垂直元件，第一垂直元件将第一层结构中的两个存储晶体管中的第一存储晶体管的栅极电连接到第二层结构中的两个其他存储晶体管中的第二存储晶体管的栅极；第二垂直元件将第一层结构中的两个存储晶体管中的第三存储晶体管的栅极电连接到第二层结构中的两个其他存储晶体管中的第四存储晶体管的栅极。
在SRAM器件的一实现中，SRAM器件还包括：第三垂直元件和/或第四垂直元件，第三垂直元件电连接第一存储晶体管的源极/漏极、第二存储晶体管的源极/漏极以及两个存取晶体管中的第一存取晶体管的源极/漏极；第四垂直元件电连接第三存储晶体管的源极/漏极、第四存储晶体管的源极/漏极以及两个存取晶体管中的第二存取晶体管的源极/漏极。
在SRAM器件的一实现中，第一垂直元件被电连接到第四垂直元件；和/或第二垂直元件被电连接到第三垂直元件。
上述实现的垂直元件使得能够连接SRAM单元的不同晶体管，使得SRAM单元可被形成在三层结构中。通过使用垂直元件，所需的布线大大减少，这从而有助于SRAM单元的小占地面积。同时，经降低的占地面积对SRAM单元的电路设计没有影响。
在SRAM器件的一实现中，第一存储晶体管的源极/漏极和第三存储晶体管的漏极/源极被连接到接地线；而第二存储晶体管的源极/漏极和第四存储晶体管的漏极/源极被连接到供电电压线。
在SRAM器件的一实现中，SRAM器件还包括被布置在堆叠上方并被电连接到两个存取晶体管的栅极的字线；或被布置在第二层结构和第三层结构之间并被电连接到两个存取晶体管的栅极的字线；并且SRAM器件还包括：被布置在第三层结构中并被连接到第一存取晶体管的源极/漏极的位线，以及被布置在第三层结构中并被连接到第二存取晶体管的源极/漏极的互补位线。
接地线、供电电压线、位线、互补位线和字线的布置支持SRAM单元的占地面积的降低。
本公开的第二方面提供了一种用于制造静态随机存取存储器SRAM器件的方法，该SRAM器件包括包括三层结构的层结构的堆叠，该方法包括：形成该堆叠的第一层结构，其中SRAM器件的存储单元的两个存储晶体管被形成在第一层结构中；形成该堆叠的与第一层结构相邻的第二层结构，其中存储单元的两个其他存储晶体管被形成在第二层结构中；形成该堆叠的与第二层结构相邻的第三层结构，其中两个存取晶体管被形成在第三层结构中，两个存取晶体管被配置成控制对存储单元的存取，以用于向存储单元存储位或从存储单元读取位；以及其中三层结构中的每一层结构包括半导体材料，并且层结构中的晶体管基于半导体材料，并且其中三层结构中的至少两层包括不同类型的半导体材料。
第二方面的方法实现与第一方面的器件相同的优点，并且可通过如上所述的用于第一方面的器件的相应实现来扩展。
总之，本公开提出了一种SRAM器件，其中一个或多个SRAM单元的占地面积显著降低。SRAM单元的设计可以达成几个优点。例如，接地线、供电电压线、位线和字线可以按大大减少所需布线的方式来组织。这也可以降低RC延迟。此外，可以在不改变SRAM单元的占地面积的情况下调整存取晶体管的尺寸。例如，存取晶体管中的电流可以被选择成不同于存储晶体管中的电流。不同类型的半导体材料，特别是至少一层结构中的2D材料和/或半导体氧化物材料与至少一个层结构中的硅基材料相结合，允许降低SRAM单元的占地面积，而不会对经典逻辑电路系统设计产生任何影响。事实上，添加到硅基半导体材料中的其他半导体材料可以在后端(BEOL)加工中带来额外的功能。
附图说明
上述各方面和实现参照所附附图来在以下具体实施方式中解释：
图1示出了常规SRAM器件的SRAM单元。
图2以剖视图示出了根据本公开实施例的SRAM器件的SRAM单元。
图3在截面图(a)中示出了根据本公开实施例的SRAM器件的SRAM单元的第一示例，并且在(b)示出了SRAM单元的模式。
图4在俯视图(a)中示出了SRAM单元的第一示例，并且在(b)示出了该SRAM单元的模式。
图5在截面图(a)中示出了根据本公开实施例的SRAM器件的SRAM单元的第二示例，并且在(b)示出了SRAM单元的模式。
图6在俯视图(a)中示出了SRAM单元的第二实现，并且在(b)示出了该SRAM单元的模式。
图7示出了根据本公开实施例的用于制造SRAM器件的SRAM单元的方法的流程图。
图8示出了制造SRAM单元的第一示例的示例性工艺的第一步骤。
图9示出了制造SRAM单元的第一示例的工艺的第二步骤。
图10示出了制造SRAM单元的第一示例的工艺的第三步骤。
图11示出了制造SRAM单元的第一示例的工艺的第四步骤。
图12示出了制造SRAM单元的第一示例的工艺的第五步骤。
图13示出了制造SRAM单元的第一示例的工艺的第六步骤。
图14示出了制造SRAM单元的第一示例的工艺的第七步骤。
具体实施方式
图2示出了根据本公开实施例的SRAM器件的SRAM单元20。SRAM器件可具有多个此类SRAM单元20，并且每一SRAM单元可以被配置成存储一位。
为此，SRAM单元20包括用于存储该位的存储单元。SRAM单元20的存储单元包括四个存储晶体管，具体而言，它包括第一存储晶体管M1、第二存储晶体管M2、第三存储晶体管M3和第四存储晶体管M4。四个存储晶体管M1-M4可以形成两个交叉耦合的反相器，如在常规SRAM单元中一样(参见例如图1)。
此外，SRAM单元20包括两个存取晶体管，具体而言，它包括第一存取晶体管M5和第二存取晶体管M6。两个存取晶体管M5和M6被配置成控制对存储单元的存取，以存储或读取位，如在常规SRAM单元中一样(例如，参见图1)。
SRAM单元20还包括层结构的堆叠，其中该堆叠包括三层结构，具体而言，它包括第一层结构21、第二层结构22和第三层结构23。四个存储晶体管M1-M4以及两个存取晶体管M5和M6被形成在三层结构21、22和23的堆叠中并分布在其上。
具体而言，四个存储晶体管M1-M4中的两个存储晶体管(例如，第一存储晶体管M1和第三存储晶体管M3)被形成在该堆叠的第一层结构21中。四个存储晶体管M1-M4中的其他两个存储晶体管(例如，第二存储晶体管M2和第四存储晶体管M4)被形成在该堆叠的第二层结构22中。在该堆叠中，第二层结构22与第一层结构21相邻。两个存取晶体管M5和M6被形成在该堆叠的第三层结构23中，其中第三层层结构23与该堆叠的第二层结构22相邻。
至少三个层结构21、22和23的每一相应层结构包括半导体材料。至少三个层结构21、22和23的相应层结构可由该半导体材料形成。布置在相应层结构21、22或23中的晶体管基于所述半导体材料，即使用该半导体材料形成。
三层结构21、22、23中的至少两层包括不同类型的半导体材料。例如，第一层结构21可以包括第一半导体材料，其中第一存储晶体管M1和第三存储晶体管M3基于该第一半导体材料。此外，第二层结构22可以包括第二半导体材料22，其中第二存储晶体管M2和第四存储晶体管M4基于该第二半导体材料。最后，第三层结构23可以包括第三半导体材料22，其中第一存取晶体管M5和第二存取晶体管M6基于该第三半导体材料。例如，第三半导体材料可以是与第一半导体材料和/或第二半导体材料不同类型的半导体材料。
第一半导体材料可以分别形成第一存储晶体管M1和第三存储晶体管M3的晶体管沟道。第二半导体材料可以分别形成第二存储晶体管M2和第四存储晶体管M4的晶体管沟道。第三半导体材料可以分别形成第一存取晶体管M5和第二存取晶体管M6的晶体管沟道。可被用于形成该堆叠的半导体材料的可能类型可包括硅基半导体材料、2D半导体材料和半导体氧化物材料。硅基半导体材料的替代物可以是另一IV族半导体材料，例如锗。例如，第三半导体材料是2D半导体材料。在这种情况下，第一半导体材料和/或第二半导体材料是硅基半导体材料和/或半导体氧化物材料。在另一示例中，第三半导体材料是硅基半导体材料。在这种情况下，第一半导体材料和/或第二半导体材料是2D半导体材料和/或半导体氧化物材料。在另一示例中，第三半导体材料是半导体氧化物材料。在这种情况下，第一半导体材料和/或第二半导体材料是2D半导体材料和/或硅基半导体材料。
三层结构21、22和23中的每一层由不同类型的半导体材料制成是可能的，即在这种情况下，该堆叠将包括至少三种不同类型的半导体材料。然而，通常，本公开中的层结构堆叠包括至少两种不同类型的半导体材料。也就是说，该堆叠的一个层结构包括一种类型的半导体材料，而该堆叠的另一层结构包括另一类型的半导体材料。值得注意的是，该堆叠的每一层结构21、22和23本身可包括仅一种类型的半导体材料，或者其本身可以包括一种以上类型的半导体材料。然而，包括不同类型的半导体材料的两个层结构21、22、23优选地不共享半导体材料的类型。
图3示出了根据本公开的实施例的构建在图2所示的实施例上的SRAM器件的SRAM单元20的第一示例。图2和图3中的相同元件用相同附图标记来标记并且可被同样地实现。具体而言，图3在(a)以剖视图示出SRAM单元20，并且图3在(b)示出SRAM单元20的模式。
在图3的SRAM单元20中，第一层结构21和第二层结构22各自包括相同类型的半导体材料，并且作为特定示例，它们两者都包括硅基半导体材料。第三层结构23包括与第一层结构22和第二层结构23不同类型的半导体材料，并且在该特定示例中，其包括2D半导体材料和半导体氧化物材料中的至少一者。硅基半导体材料可以是硅和/或硅锗。2D半导体材料可以是碳基的，例如石墨烯，或者基于氮化硼或过渡金属二醇化物。半导体氧化物材料可以是IGZO、ITO或IZO。
关于该堆叠的三层结构21、22和23的堆叠方向(沿图3中的垂直方向)，第二层结构22被布置在第一层结构21上方，且第三层结构23被布置在第一层结构21和第二层结构22上方。第一层结构21可被布置在基板上，或者可被布置在某一基材层上。
在该第一示例中，SRAM单元20可以包括所谓的CFET架构中的四个存储晶体管M1-M4。即，第一存储晶体管M1和第二存储晶体管M2可以构成第一CFET，且第三存储晶体管M3和第四存储晶体管M4可以构成第二CFET。第一CFET和第二CFET中的至少一者可以是集成硅基纳米片晶体管。也就是说，SRAM单元20可以分别基于一个或两个异质集成硅纳米片晶体管M1/M2和M3/M4。基于2D半导体材料和/或半导体氧化物材料的存取晶体管M5和M6的集成可以在存储晶体管M1-M4的顶部上。
图5示出了根据本公开的实施例的构建在图2所示的实施例上的SRAM器件的SRAM单元20的第二示例。图2和图5中的相同元件用相同附图标记来标记并且可被同样地实现。具体而言，图5在(a)以剖视图示出SRAM单元，并且图5在(b)示出SRAM单元20的模式。
在图5的SRAM单元中，作为另一具体示例，第一层结构21和第二层结构22各自包括2D半导体材料和/或半导体氧化物材料。换言之，它们可以由相同类型或不同类型的半导体材料形成(在后一种情况下，一者基于2D半导体材料，另一者基于半导体氧化物材料)。在任何情况下，第三层结构23包括与第一层结构22和第二层结构23不同类型的半导体材料，并且在该另一特定示例中，其包括硅基半导体材料。同样，硅基半导体材料可以是硅和/或硅锗。2D半导体材料可以同样是碳基的，例如石墨烯，或者基于氮化硼或过渡金属二醇化物。半导体氧化物材料同样可以是IGZO、ITO或IZO。
关于该堆叠的层结构的堆叠方向(沿图5中的垂直方向)，第二层结构22被布置在第三层结构23上方，且第一层结构21被布置在第三层结构23和第二层结构22上方。第三层结构21可被布置在基板上，或者被布置在基材层上，等等。
在该第二示例中，SRAM单元20可以包括CFET架构中的四个存储晶体管M1-M4。即，第一存储晶体管M1和第二存储晶体管M2可以构成第一CFET，且第三存储晶体管M3和第四存储晶体管M4可以构成第二CFET。
图3在(b)和图5在(b)示出了图3在(a)和5在(a)的相应SRAM单元20的模式，其对应于图1所示的常规模式。SRAM单元20的模式中的相关部分以不同的阴影来标记和强调。图3在(a)和图5在(a)在截面图中分别示出了SRAM单元20的第一和第二示例，其中用相同的不同阴影来标记和强调对应的相关部分。图3在(a)和图5在(a)在截面图中的标记的元件对应于SRAM单元20中的不同晶体管M1-M6之间的所标记的布线，如图3在(b)和图5在(b)所示。
从图3在(a)和图5在(a)可以看出，在第一示例和第二示例中，SRAM单元20可以包括第一垂直元件31、第二垂直元件32、第三垂直元件33和第四垂直元件34。注意，“垂直”被定义成沿SRAM单元20的三层结构堆叠的堆叠方向。“垂直”可以沿图3在(a)和图5在(a)中的垂直方向(自底向上)，这可以对应于笛卡尔坐标系的z轴。SRAM单元20的截面图沿该笛卡尔坐标系的x轴，并且可以是图3在(a)和图5在(a)中的“水平”(从左到右)。笛卡尔坐标系的y轴然后进入图3在(a)和图5在(a)中的附图平面。
第一垂直元件31被设计成将第一层结构21中的第三存储晶体管M3的栅极电连接到第二层结构22中的第四存储晶体管M4的栅极。第二垂直元件32被设计成将第一层结构21中的第一存储晶体管M1的栅极电连接到第二层结构22中的第二存储晶体管M2的栅极。第三垂直元件被设计成电连接第一存储晶体管M1的源极/漏极、第二存储晶体管M2的源极/漏极、以及第一存取晶体管M5的源极/漏极。第四垂直元件被设计成电连接第三存储晶体管M3的源极/漏极、第四存储晶体管M4的源极/漏极、以及第二存取晶体管M6的源极/漏极。每一垂直元件31、32、33、34相应地连接形成在该堆叠的不同层结构21、22、23中的晶体管部件，其中这些不同层结构21、22、23沿该堆叠的堆叠方向布置。例如，三层结构21、22、23可以沿垂直方向布置在彼此上方。从这个意义上讲，每一垂直元件至少部分地垂直，但不必仅垂直(在其延伸部)。此外，在SRAM单元20的第一示例或第二示例中，第一垂直元件31被设计成电连接到第四垂直元件34，并且第二垂直元件32被设计成电连接到第三垂直元件33。由垂直元件31-34提供的电连接对应于晶体管M1-M6之间的布线，这分别在图3在(b)和图5在(b)的模式中示出。
此外，在图3在(a)和图5在(a)中可以看出，在第一和第二示例中，SRAM单元20具有连接到接地线39的第一存储晶体管M1的源极/漏极和第三存储晶体管M3的源极和漏极。此外，第二存储晶体管M2的源极/漏极和第四存储晶体管M4的源极/漏极连接到供电电压线38(在本公开中也是“Vd”或“Vdd”)。
最后，在图3在(a)和图5在(a)中可以看出，在第一和第二示例中，SRAM单元20包括字线35、位线36和互补位线37。第一示例中的字线35被布置在该堆叠的上方，并且被电连接到两个存取晶体管M5和M6的栅极。在第二示例中，字线35被布置在第二层结构22和第三层结构23之间并且被电连接到两个存取晶体管M5和M6的栅极。在这两个示例中，位线36被布置在第三层结构23中，并且被连接到第一存取晶体管M5的源极/漏极。在这两个示例中，互补位线37被布置在第三层结构23中，并且被连接到第二存取晶体管M6的源极/漏极。
接地线39、供电电压线38、位线36、互补位线37和字线39也在图3在(b)和图5在(b)中的SRAM单元20的模式中示出。
图4在(a)以俯视图示出了SRAM单元20的第一示例，并且图4在(b)示出了与图3在(b)中的相同模式以易于参考。图6以俯视图示出了SRAM单元20的第二示例，并且图6在(b)示出了与图5在(b)中的相同模式以易于参考。图4和图3以及图6和图5中的相同元件被同样地标记并以相同的阴影示出。图4在(b)和图6在(b)中的SRAM单元20的顶视图沿笛卡尔坐标系的上述x轴(从左到右)和y轴(自底向上)示出了SRAM单元，而z轴进入附图平面内。
图4在(a)和图6在(a)中的虚线方框分别表示一个SRAM单元20的最终占地面积。值得注意的是，在这些附图中，两个SRAM单元20被示为彼此相邻，它们共享同一位线36、字线35、接地线39和供电电压线38。如可看到的，SRAM单元20的小占地面积是通过堆叠三层结构实现的，每一层包括两个晶体管以及用于连接这六个晶体管的(垂直)连接元件，如SRAM单元20的模式所示的。
两个触发器(由存储晶体管M1-M4形成的交叉耦合反相器)被分别集成在第一层结构21和第二层结构22中，而可以驱动(读取和写入)触发器的存取晶体管集成在第三层结构23中。在SRAM单元20的第一示例中，对于字线和位线，存取晶体管M5和M6可以是自由存取的。
SRAM单元20的设计允许大大简化互连模式，因为不需要将接地线39和供电电压线38连接到SRAM单元20的顶部(在第一示例中是第三层结构23，在第二示例中是第一层结构21)。相反，它们可以连接在包括多个SRAM单元20的SRAM阵列的开始和结束处。值得注意的是，在集成方案中，到晶体管M1和M3以及晶体管M2和M4的栅极的接触可以稍微移位，以使连接可能性更好。最后，由于在SRAM单元20的第一示例中，存取晶体管M5和M6位于SRAM单元20的顶部，所以可以微调这些存取晶体管M5、M6的沟道宽度，以优化SRAM单元20的读写电流，并微调切换速度。
图7示出了基本方法70的流程图，该方法70可被用于制造根据本公开的实施例的SRAM单元20，特别是图2中所示的SRAM单元。因此，方法70也可被用于制造包括包含三层结构21、22和23的层结构堆叠的SRAM器件。
方法70包括形成堆叠的第一层结构21的步骤71，其中SRAM器件的存储单元的两个存储晶体管(例如M1和M3)被形成在第一层结构21中。此外，方法70包括形成该堆叠的与第一层结构21相邻的第二层结构22的步骤72，其中存储单元的两个其他存储晶体管M2、M4被形成在第二层结构22中。方法70还包括形成该堆叠的与第二层结构22相邻的第三层结构的步骤73，其中两个存取晶体管M5和M6被形成在第三层结构23中。方法70被执行，使得三层结构21、22和23中的每一层结构包括半导体材料，其中层结构中的晶体管基于该半导体材料，并且使得三层结构21、22和23中的至少两层包括不同类型的半导体材料。值得注意的是，没有执行步骤71-73的特定次序，并且在可以开始另一步骤之前，任一步骤都不必完成。
图8-14示出了用于制造图3和图4中所示的3层堆叠的SRAM单元20的第一示例的特定工艺80。这些附图在(a)示出了所提出的集成SRAM单元20的截面图(示出了x轴和z轴)且在(b)示出了俯视图(示出x轴和y轴，并且表示占地面积)。
图8示出了工艺80的第一步骤，其中第一层结构21和第二层结构22被形成在彼此之上。例如，第一层结构21和第二层结构22可被分别掺杂成N型和P型，并且可以像常规CFET一样进行加工(例如使用Intel Flow)。具体而言，第一层结构21和第二层结构22可以各自是硅纳米片。源极/漏极(S/D)触点可以在第一层结构21(例如可以是N型硅纳米片)中被加工，其中这些S/D触点分别用于形成在第一层结构21中的第一存储晶体管M1和第三存储晶体管。图8中的外S/D触点可旨在用于接地(Gr)，其可被连接到最终SRAM单元20中的第一存储晶体管M1的S/D和第三存储晶体管M3的S/D。
图9示出了工艺80的第二步骤，其中S/D触点也被制作在第二层结构22(例如，可以是P型硅纳米片)中，其中在第二层结构22中制作的这些S/D触点被连接到在SRAM单元20中间的第一层结构21中制作的S/D触点。在第二层结构22中制作的S/D触点分别用于形成在第二层结构22中的第二存储晶体管M2和第四存储晶体管M4。可以通过形成第三垂直元件33和第四垂直元件34来实现连接。在工艺80的这一阶段，第三垂直元件33将第一存储晶体管M1的S/D和第二存储晶体管M2的S/D相连接。在工艺80的这一阶段，第四垂直元件34将第三存储晶体管M3的S/D和第四存储晶体管M4的S/D相连接。
图10示出了工艺80的第三步骤，其中在第一层结构21和第二层结构22中加工栅极触点，具体而言是用于存储晶体管M1-M4。通过形成第一垂直元件31和第二垂直元件32来加工栅极触点。在工艺80的这一阶段，第一垂直元件31将第一层结构21中的第一存储晶体管M1的栅极连接到第二层结构22中的第二存储晶体管M2的栅极，并且第二垂直元件32将第一层结构21中的第三存储晶体管M3的栅极连接至第二层结构22中的第四存储晶体管M4的栅极。
图11示出了工艺80的第四步骤，其中在第二层结构中形成另一S/D触点。该S/D触点旨在用于供电电压(Vd)，其可以被提供给最终SRAM单元20中的第二存储晶体管M2的S/D和第四存储晶体管M4的S/D。
图12示出了工艺80的第五步骤，其中存储晶体管M1-M4被连接。具体而言，通过第一垂直元件31彼此连接的第一和第二存储晶体管M1和M2的栅极被进一步连接到已经通过第四垂直元件彼此连接的第三和第四存储晶体管M3和M4的S/D触点。可以通过将第一垂直元件31连接到第四垂直元件34来实现进一步连接。此外，通过第三垂直元件33彼此连接的第一和第二存储晶体管M1和M2的S/D触点被进一步连接到已经通过第二垂直元件彼此连接的第三和第四存储晶体管M3和M4的栅极。可以通过将第三垂直元件33连接到第四垂直元件32来实现进一步连接。
图13示出了工艺80的第六步骤，其中形成位线36和互补位线37，并且其中通过垂直延伸第三垂直元件33和第四垂直元件34(也如图13(b)中的方形所示)来加工与存储晶体管M1-M$的进一步接触。
图14示出了工艺80的第七步骤，其中加工第三层结构23，并且加工字线35。加工第三层结构23包括形成第一和第二存取晶体管M5和M6。位线36被连接到第一存取晶体管M5的S/D，且互补位线37被连接到第二存取晶体管M6的S/D。字线35被连接到两个存取晶体管M5、M6的栅极。该步骤结束SRAM单元20的加工。
可以根据该工艺80并行加工两个或更多个SRAM单元20。图14(b)再次示出了该工艺80最终实现了具有非常小占地面积的SRAM单元。然而，SRAM单元20仍然可以根据例如图1中所示的常规SRAM模式进行布线。
Claims (15)
1.一种静态随机存取存储器SRAM器件，包括：
用于存储一个位的存储单元，所述存储单元包括四个存储晶体管(M1、M2、M3、M4)；
两个存取晶体管(M5、M6)，被配置成控制对所述存储单元的存取以存储或读取所述位；以及
包括三层结构(21、22、23)的层结构的堆叠；
其中所述四个存储晶体管中的两个存储晶体管(M1、M3)被形成在所述堆叠的第一层结构(21)中；
其中所述四个存储晶体管中的两个其他存储晶体管(M2、M4)被形成在所述堆叠的与所述第一层结构(21)相邻的第二层结构(22)中；
其中所述两个存取晶体管(M5、M6)被形成在所述堆叠的与所述第二层结构(22)相邻的第三层结构(23)中；
其中所述三层结构(21、22、23)中的每一层结构包括半导体材料，并且所述层结构中的晶体管(M1-M6)基于所述半导体材料；以及
其中所述三层结构(21、22、23)中的至少两层包括不同类型的半导体材料。
2.根据权利要求1所述的SRAM器件，其特征在于，半导体材料的类型包括：硅基半导体材料，或二维2D半导体材料，或半导体氧化物材料。
3.根据权利要求1或2所述的SRAM器件，其特征在于：
所述第一层结构(21)和所述第二层结构(22)各自包括硅基半导体材料；以及
所述第三层结构(23)包括2D半导体材料和/或半导体氧化物材料。
4.根据权利要求3所述的SRAM器件，其特征在于，关于所述堆叠的所述层结构(21、22、23)的堆叠方向：
所述第二层结构(22)被形成在所述第一层结构(21)上方，并且所述第三层结构(23)被形成在所述第一层结构(21)和所述第二层结构(22)上方。
5.根据权利要求1或2所述的SRAM器件，其特征在于：
所述第一层结构(21)和所述第二层结构(22)各自包括2D半导体材料和/或半导体氧化物材料；以及
所述第三层结构(23)包括硅基半导体材料。
6.根据权利要求5所述的SRAM器件，其特征在于，关于所述堆叠的所述层结构(21、22、23)的堆叠方向：
所述第二层结构(22)被形成在所述第三层结构(23)上方，并且所述第一层结构(21)被形成在所述第三层结构(23)和所述第二层结构(22)上方。
7.根据权利要求1至6中的任一项所述的SRAM器件，其特征在于，所述第一层结构(21)是第一导电类型的经掺杂层结构，并且所述第二层结构(22)是第二导电类型的经掺杂层结构。
8.根据权利要求1至7中的一项所述的SRAM器件，其特征在于：
所述第一存储晶体管(M1)和所述第二存储晶体管(M2)构成第一互补场效应晶体管CFET；和/或
所述第三存储晶体管(M3)和所述第四存储晶体管(M4)构成第二CFET。
9.根据权利要求8和3所述的SRAM器件，其特征在于：
所述第一CFET和/或所述第二CFET是集成硅基纳米片晶体管。
10.根据权利要求1至9中的一项所述的SRAM器件，其特征在于，还包括：
第一垂直元件(31)，所述第一垂直元件(31)将所述第一层结构(21)中的两个存储晶体管中的第一存储晶体管(M1)的栅极电连接到所述第二层结构(22)中的两个其他存储晶体管中的第二存储晶体管(M2)的栅极；和/或
第二垂直元件(32)，所述第二垂直元件(32)将所述第一层结构(21)中的两个存储晶体管中的第三存储晶体管(M3)的栅极电连接到所述第二层结构(22)中的两个其他存储晶体管中的第四存储晶体管(M4)的栅极。
11.根据权利要求10所述的SRAM器件，其特征在于，还包括：
第三垂直元件(33)，所述第三垂直元件(33)电连接所述第一存储晶体管(M1)的源极/漏极、所述第二存储晶体管(M2)的源极/漏极以及所述两个存取晶体管中的第一存取晶体管(M5)的源极/漏极；和/或
第四垂直元件(34)，所述第四垂直元件(34)电连接所述第三存储晶体管(M3)的源极/漏极、所述第四存储晶体管(M4)的源极/漏极以及所述两个存取晶体管中的第二存取晶体管(M6)的源极/漏极。
12.根据权利要求10和11所述的SRAM器件，其特征在于：
所述第一垂直元件(31)被电连接到所述第四垂直元件(34)；和/或
所述第二垂直元件(32)被电连接到所述第三垂直元件(33)。
13.根据权利要求10至12中的一项所述的SRAM器件，其特征在于：
所述第一存储晶体管(M1)的源极/漏极和所述第三存储晶体管(M3)的源极/漏极被连接到接地线(39)；以及
所述第二存储晶体管(M2)的源极/漏极和所述第四存储晶体管(M4)的源极/漏极被连接到供电电压线(38)。
14.根据权利要求1至13中的一项所述的SRAM器件，其特征在于，还包括：
字线(35)，被布置在所述堆叠上方并被电连接到所述两个存取晶体管(M5、M6)的栅极；或
字线(35)，被布置在所述第二层结构(22)和所述第三层结构(23)之间并且被电连接到所述两个存取晶体管(M5、M6)的栅极；以及
所述SRAM器件还包括：
被布置在所述第三层结构(23)中并被连接到所述第一存取晶体管(M5)的源极/漏极的位线(36)，以及被布置在所述第三层结构(23)中并被连接到所述第二存取晶体管(M6)的源极/漏极的互补位线(37)。
15.一种用于制造静态随机存取存储器SRAM器件的方法(70、80)，所述SRAM器件包括包含三层结构(21、22、23)的层结构堆叠，所述方法(70、80)包括：
形成(71)所述堆叠的第一层结构(21)，其中所述SRAM器件的存储单元的两个存储晶体管(M1、M3)被形成在所述第一层结构中(21)；
形成(72)所述堆叠的与所述第一层结构(21)相邻的第二层结构(22)，其中所述存储单元的两个其他存储晶体管(M2、M4)被形成在所述第二层结构(22)中；
形成(73)所述堆叠的与所述第二层结构(22)相邻的第三层结构，其中两个存取晶体管(M5、M6)被形成在所述第三层结构(23)中，所述两个存取晶体管(M5、M6)被配置成控制对所述存储单元的存取，以用于向所述存储单元存储位或从所述存储单元读取位；以及
其中所述三层结构(21、22、23)中的每一层结构包括半导体材料，并且所述层结构中的晶体管基于所述半导体材料，并且其中所述三层结构(22、21、23)中的至少两层包括不同类型的半导体材料。
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