CN116248181A - 一种基于fpga的可见光以太网速率可调通信方法及系统 - Google Patents

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Abstract

本发明公开了一种基于FPGA的可见光以太网速率可调通信方法及系统，涉及可见光通信设备技术领域。包括：片外PHY芯片、MAC核以及FPGA速率转换流控模块依次连接，FPGA速率转换流控模块分别与FPGA发送控制模块以及FPGA接收控制模块连接，FPGA发送控制模块以及FPGA接收控制模块分别与收发电路连接，收发电路分别与LED灯以及光电二极管连接。本发明针对可见光‑以太网通信接口转换的需求，将可见光通信与以太网接入技术深入结合，同时解决了传统可见光以太网速率单一的问题，拓宽了可见光通信的应用场景。

Description

一种基于FPGA的可见光以太网速率可调通信方法及系统
技术领域
本发明涉及可见光通信设备技术领域，特别是指一种基于FPGA的可见光以太网速率可调通信方法及系统。
背景技术
可见光通信是一种通过可见光来传输数据的无线通信技术，该技术利用发光二极管的高频闪烁进行信息传输。近年来，LED以高光效、低功耗、无辐射、寿命长等优点代替了传统白炽灯的市场，同时推动了可见光通信的发展。与传统的照明方式不同，白色LED能够在人眼无法察觉的情况下高速且稳定地切换光照强度，与通信系统的信号调制相结合之后，能够同时兼顾照明和通信的需求。
以太网作为最常用的通信接口形式和应用最多的局域网技术，广泛存在于目前的生产和生活中，其接口简单，容易连接，在通信传输中具有重要的地位。而将可见光通信与以太网技术相融合，能够作为“最后一公里”的室内无线接入技术，作为蜂窝网络与Wi-Fi系统的补充，为用户提供高速网络接入服务，并给室内短距离通信领域带来了更为广阔的应用前景。凭借其高速率、高带宽和易集成等优点，可见光通信在高速无线传输、水下通信领域等具有巨大的发展潜力及实用意义。
发明内容
本发明针对现有技术中可见光通信设备缺少高实用性的可变速率的以太网接入系统的问题，提出了本发明。
为解决上述技术问题，本发明提供如下技术方案：
一方面，本发明提供了一种基于FPGA的可见光以太网速率可调通信系统，该系统包括片外PHY芯片、MAC核、FPGA速率转换流控模块、FPGA发送控制模块、FPGA接收控制模块、收发电路、LED灯以及光电二极管；
其中：
片外PHY芯片、MAC核以及FPGA速率转换流控模块依次连接，FPGA速率转换流控模块分别与FPGA发送控制模块以及FPGA接收控制模块连接，FPGA发送控制模块以及FPGA接收控制模块分别与收发电路连接，收发电路分别与LED灯以及光电二极管连接。
可选地，片外PHY芯片，用于将以太网数据流通过RGMII接口传输至MAC核。
可选地，MAC核，用于连接片外PHY芯片与用户侧逻辑，并通过MDIO读写寄存器对片外PHY芯片进行配置。
MAC核的片外PHY芯片侧支持10/100/1000BASE-T标准和RGMII接口设备。
MAC核的用户侧通过FIFO数据缓存器与用户逻辑进行互连。
可选地，FPGA速率转换流控模块包括ON/OFF流控模块以及FIFO数据缓存器。
可选地，FPGA发送控制模块包括发送状态机、4B/5B编码模块及第一并串转换模块。
可选地，FPGA接收控制模块包括时钟数据恢复CDR、第二串并转换模块、4B/5B解码模块以及接收状态机。
可选地，收发电路包括收发电路发端以及收发电路收端。
收发电路发端包括LED驱动电路。
收发电路收端包括跨阻放大器、低通滤波器、放大器以及判决器。
可选地，LED灯，用于将偏压的电信号转换为光信号输出。
可选地，光电二极管，用于接收光信号，并将光信号转换为串行数字电信号，发送给收发电路。
另一方面，本发明提供了一种基于FPGA的可见光以太网速率可调通信方法，该方法由基于FPGA的可见光以太网速率可调通信系统实现，该系统包括片外PHY芯片、MAC核、FPGA速率转换流控模块、FPGA发送控制模块、FPGA接收控制模块、收发电路、LED灯以及光电二极管；
该方法包括：
系统发送数据时，片外PHY芯片获取待传输的以太网数据流，并将以太网数据流传输至MAC核，经FPGA速率转换流控模块处理后发送给FPGA发送控制模块，FPGA发送控制模块将处理后的以太网数据流转换为串行数字电信号，传输至收发电路，收发电路将串行数字电信号处理后加载在LED灯上，生成光信号；
系统接收数据时，光电二极管接收光信号，并将光信号转换为串行数字电信号，经收发电路传输至FPGA接收控制模块，FPGA接收控制模块将串行数字电信号转换为以太网数据流，传输至FPGA速率转换流控模块进行处理，FPGA速率转换流控模块将处理后的以太网数据流传输至MAC核以及片外PHY芯片，片外PHY芯片将以太网数据流传输给用户设备。
可选地，片外PHY芯片，用于将以太网数据流通过RGMII接口传输至MAC核。
可选地，MAC核，用于连接片外PHY芯片与用户侧逻辑，并通过MDIO读写寄存器对片外PHY芯片进行配置。
MAC核的片外PHY芯片侧支持10/100/1000BASE-T标准和RGMII接口设备。
MAC核的用户侧通过FIFO数据缓存器与用户逻辑进行互连。
可选地，FPGA速率转换流控模块包括ON/OFF流控模块以及FIFO数据缓存器。
可选地，FPGA发送控制模块包括发送状态机、4B/5B编码模块及第一并串转换模块。
可选地，FPGA接收控制模块包括时钟数据恢复CDR、第二串并转换模块、4B/5B解码模块以及接收状态机。
可选地，收发电路包括收发电路发端以及收发电路收端。
收发电路发端包括LED驱动电路。
收发电路收端包括跨阻放大器、低通滤波器、放大器以及判决器。
可选地，LED灯，用于将偏压的电信号转换为光信号输出。
可选地，光电二极管，用于接收光信号，并将光信号转换为串行数字电信号，发送给收发电路。
本发明实施例提供的技术方案带来的有益效果至少包括：
上述方案中，提供了基于FPGA的可见光以太网速率可调通信系统，通过结合可见光通信与以太网技术，基于FPGA终端与外围电路的集成，解决了可见光通信缺少高实用性通信系统的问题。同时FPGA内部逻辑通过速率转换以及流控机制，使得可见光信道能力不再需要达到以太网电接口速率的标准，实现了可以调整以太网线上速率的功能，可以适应不同的信道环境和带宽要求。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的基于FPGA的可见光以太网速率可调通信系统框图；
图2是本发明实施例提供的FPGA内部逻辑的模块示意图；
图3是本发明实施例提供的基于FPGA的可见光以太网速率可调通信方法流程图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
如图1所示，本发明实施例提供了一种基于FPGA的可见光以太网速率可调通信系统，该系统包括片外PHY芯片、MAC核、FPGA速率转换流控模块、FPGA发送控制模块、FPGA接收控制模块、收发电路、LED灯以及光电二极管；
其中：
片外PHY(Physical Layer，端口物理层)芯片、MAC(Media Access Control，媒体访问控制层协议)核以及FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)速率转换流控模块依次连接，FPGA速率转换流控模块分别与FPGA发送控制模块以及FPGA接收控制模块连接，FPGA发送控制模块以及FPGA接收控制模块分别与收发电路连接，收发电路分别与LED灯以及光电二极管连接。
一种可行的实施方式中，如图2所示，FPGA内部的系统逻辑，作为系统的核心部分，包含MAC核、速度转换流控模块、发送控制模块、接收控制模块。
可选地，片外PHY芯片，用于将以太网数据流通过RGMII接口传输至MAC核。
可选地，MAC核，用于连接片外PHY芯片与用户侧逻辑，并通过MDIO读写寄存器对片外PHY芯片进行配置。
MAC核的片外PHY芯片侧支持10/100/1000BASE-T标准和RGMII接口设备。
MAC核的用户侧通过FIFO数据缓存器与用户逻辑进行互连。
一种可行的实施方式中，RGMII(Reduced Gigabit Media IndependentInterface，精简吉比特介质独立接口)接口控制模块主要实现将PHY芯片接收到的由用户设备通过网线发送过来的以太网数据、时钟以及控制信号，通过RGMII接口进行正确的接收和发送。MDIO(Management Data Input/Output，管理数据输入输出)控制模块由AXI4-Lite总线作为驱动，设计三段式状态机，通过MDIO读写寄存器的方式完成对PHY芯片的初始化与配置，保证PHY芯片工作在百兆全双工模式。
可选地，FPGA速率转换流控模块包括ON/OFF流控模块以及FIFO数据缓存器。
一种可行的实施方式中，FPGA速率转换流控模块由ON/OFF流控模块和帧长、数据缓存FIFO(First Input First Output，先入先出队列)构成，分别缓存发送与接收的以太网数据帧数据和帧长信息。发送端FIFO的写入时钟为PHY芯片接收数据的速率，读取时钟由板载时钟通过分频得到。通过可调参数控制分频系数，可以达到控制读取速率的目的。通过ON/OFF流控模块控制对FIFO的读写，保证FIFO不会出现过空过满。接收端FIFO的写入时钟为接收控制模块恢复出的串行时钟，读取时钟为PHY芯片发送数据的速率。
进一步地，由于需要完成从高速信号到低速信号的转换，对于跨时钟域多比特传输，常使用异步FIFO作为数据的缓冲方式，但由于此系统中FIFO的写入速率有可能远大于读出速率，缓冲区必定会存在写满的情况，也不可能有无限大的FIFO来供给缓存，需要适当丢弃数据帧。基于TCP/IP的超时重传规则，通信设备会自动重传被丢弃的数据帧。ON/OFF流控模块采用水位线式流控技术，当FIFO内的数据存储数量高于高阈值时，触发OFF信号，停止FIFO写入，正常读取；当FIFO内的数据存储数量低于低阈值时，触发ON信号，恢复FIFO写入。避免缓冲区数据出现堵塞，最大化提高FIFO容量的利用率，完成高速信号到低速信号的转换。
可选地，FPGA发送控制模块包括发送状态机、4B/5B编码模块及第一并串转换模块。
一种可行的实施方式中，发送状态机负责将缓存的以太网数据帧重新组合成可见光以太网物理帧，在状态循环中依次发送空闲码、标志位、在FIFO完成同步后发送帧长及实际帧数据。
具体地，FPGA的发送控制模块负责将来自RGMII接口的并行数据转换为串行传输，这期间将完成速率转换、流量控制、数据缓冲、4B/5B编码和串行化等工作，最后通过FEP转SMA子卡，将串行数据输出至收发电路。
进一步地，发送状态机采用10状态循环，负责将以太网数据帧格式转换为自定义的可见光以太网数据帧。在状态循环中依次发送空闲码、标志位、在FIFO完成同步后发送帧长及实际帧数据。所有发送的数据经过4B/5B的编码FIFO，完成跨时钟域的读写，最后转换成串行信号从板卡上的SMA接口输出。
进一步地，4B/5B编码用5bit的二进制数据来表示4bit二进制数据，其可以保证在光路传输中有足够多的电平跳变，防止长连0或长连1，有助于接收端提取时钟信息。
进一步地，第一并串转换模块负责将并行数据转换为串行数据，并从FPGA的IOport输出。
可选地，FPGA接收控制模块包括CDR(Clock Data Recovery，时钟数据恢复)、第二串并转换模块、4B/5B解码模块以及接收状态机。
一种可行的实施方式中，CDR(clock data recovery，时钟数据恢复)通过四倍过采样提取串行数据中的时钟，并将恢复的时钟与数据对齐进行位同步。
串并转换将串行数据通过空闲码对齐窗口并转换为并行数据。
4B/5B解码将用5bit的二进制数据恢复出4bit的二进制数据。
接收状态机利用恢复时钟、空闲码与设定的标志位完成与发送端的同步，并接收帧长与传输的实际数据。之后将输入数据与控制信号给检验模块进行校验，并把数据与校验结果进行比对。
具体地，接收控制模块主要有CDR、串并转换、4B/5B解码、接收状态机及CRC(Cyclic Redundancy Check，循环冗余校核)校验模块。CDR负责从高速串行的数据传输中，恢复出与发送端同步的时钟。主要通过四倍于串行时钟的时钟对接收到的串行数据做过采样。通过抓取跳变沿的方式确定串行数据上升沿的位置，并在每比特数据中间恢复出串行时钟，进行位同步。恢复出的串行数据与时钟通过设定好的空闲码进行帧同步并转换为并行数据。之后将4B/5B解码后的数据送入接收状态机，该模块负责将空闲码检测，空闲码同步，前导标志位检测，帧长检测，数据帧检测。对可见光以太网物理帧进行解帧，恢复出以太网数据帧，并送入速率转换模块的收端。速率转换模块的收端，对于数据FIFO来说，由于读出速率有可能远大于写入速率，为了保证以太网帧的完整性，必须写入完整一帧后再进行读取，并且读取的个数通过帧长FIFO缓存的帧长决定，这个过程由帧完整性检测模块来完成。具体包括检测写入帧尾的标志位，对帧尾标志位做跨时钟域同步，并控制读取出的帧长与写入帧长一致，以保证读取出的以太网帧的完整性。最后送入CRC校验模块进行CRC32校验，与以太网帧中最后四字节的FCS校验码做对比以保证帧的正确性。
可选地，收发电路包括收发电路发端以及收发电路收端。
收发电路发端包括LED驱动电路。
收发电路收端包括跨阻放大器、低通滤波器、放大器以及判决器。
一种可行的实施方式中，收发电路发端主要由LED驱动电路构成，通过FPGA输出的电信号控制推挽电路驱动大功率LED光源。收发电路收端主要包括跨阻放大器，将光电二极管电流信号转换成电压信号；低通滤波器，滤除信号中带有的高频信号；放大器，进一步放大输入的电信号；判决器，将输入的模拟电信号进行判决，判决结果为数字的01信号，并恢复成符合FPGA接口标准的电平标准。
进一步地，收发电路的LED驱动电路接收到数字电信号后，通过推挽电路将数字电信号处理成为放大的电信号，为LED光源提供大电流，并保证LED光源输出的LED光具备足够的亮度，便于光信号的传输。
进一步地，收发电路的跨阻放大器负责将光电二极管电信号转换成电压信号；低通滤波器负责滤除信号中带有的高频信号；放大器负责进一步放大输入的电信号；判决器负责将输入的模拟电信号进行判决，判决结果为数字的01信号，并恢复成符合FPGA接口标准的电平标准。
可选地，LED灯，用于将偏压的电信号转换为光信号输出。
一种可行的实施方式中，偏压的电信号直接加载到LED光源上，该光源将偏压的电信号转换为光信号输出。
可选地，光电二极管，用于接收光信号，并将光信号转换为串行数字电信号，发送给收发电路。
一种可行的实施方式中，光电二极管检测空间中的光信号，并将光信号转换为电流信号给收发电路模块。
本发明实施例中，提供了基于FPGA的可见光以太网速率可调通信系统，通过结合可见光通信与以太网技术，基于FPGA终端与外围电路的集成，解决了可见光通信缺少高实用性通信系统的问题。同时FPGA内部逻辑通过速率转换以及流控机制，使得可见光信道能力不再需要达到以太网电接口速率的标准，实现了可以调整以太网线上速率的功能，可以适应不同的信道环境和带宽要求。
如图3所示，本发明实施例提供了一种基于FPGA的可见光以太网速率可调通信方法，该方法由基于FPGA的可见光以太网速率可调通信系统实现，该系统包括片外PHY芯片、MAC核、FPGA速率转换流控模块、FPGA发送控制模块、FPGA接收控制模块、收发电路、LED灯以及光电二极管；
该方法包括：
系统发送数据时，片外PHY芯片获取待传输的以太网数据流，并将以太网数据流传输至MAC核，经FPGA速率转换流控模块处理后发送给FPGA发送控制模块，FPGA发送控制模块将处理后的以太网数据流转换为串行数字电信号，传输至收发电路，收发电路将串行数字电信号处理后加载在LED灯上，生成光信号；
系统接收数据时，光电二极管接收光信号，并将光信号转换为串行数字电信号，经收发电路传输至FPGA接收控制模块，FPGA接收控制模块将串行数字电信号转换为以太网数据流，传输至FPGA速率转换流控模块进行处理，FPGA速率转换流控模块将处理后的以太网数据流传输至MAC核以及片外PHY芯片，片外PHY芯片将以太网数据流传输给用户设备。
一种可行的实施方式中，待传输的以太网数据由开发板上的片外PHY芯片通过RGMII接口送到FPGA中的MAC核。FPGA的发送控制模块负责将来自RGMII接口的并行数据转换为串行传输，这期间将完成速率转换、流量控制、数据缓冲、4B/5B编码和串行化等工作，最后通过FEP转SMA子卡，将串行数据输出至收发电路。收发电路包括偏置器、放大器、自动增益控制等等，经过调整信号偏置与幅值后，加载到LED上。接收端由PD将光信号转换为电信号，FPGA的接收控制模块负责对接收到的信号分别恢复时钟与数据，并根据恢复出的时钟信号对数据信号进行解串解码和缓存重组，再经过一次速率转换后将以太网数据送达对端用户。其中速率转换可实现100k～100Mbps的任意线上速率，在实现正常上网通信功能的同时降低线上速率以适配低速使用场景。
可选地，MAC核，用于连接片外PHY芯片与用户侧逻辑，并通过MDIO读写寄存器对片外PHY芯片进行配置。
MAC核的片外PHY芯片侧支持10/100/1000BASE-T标准和RGMII接口设备。
MAC核的用户侧通过FIFO数据缓存器与用户逻辑进行互连。
可选地，FPGA速率转换流控模块包括ON/OFF流控模块以及FIFO数据缓存器。
可选地，FPGA发送控制模块包括发送状态机、4B/5B编码模块及第一并串转换模块。
可选地，FPGA接收控制模块包括时钟数据恢复CDR、第二串并转换模块、4B/5B解码模块以及接收状态机。
可选地，收发电路包括收发电路发端以及收发电路收端。
收发电路发端包括LED驱动电路。
收发电路收端包括跨阻放大器、低通滤波器、放大器以及判决器。
可选地，LED灯，用于将偏压的电信号转换为光信号输出。
可选地，光电二极管，用于接收光信号，并将光信号转换为串行数字电信号，发送给收发电路。
本发明实施例中，提供了基于FPGA的可见光以太网速率可调通信系统，通过结合可见光通信与以太网技术，基于FPGA终端与外围电路的集成，解决了可见光通信缺少高实用性通信系统的问题。同时FPGA内部逻辑通过速率转换以及流控机制，使得可见光信道能力不再需要达到以太网电接口速率的标准，实现了可以调整以太网线上速率的功能，可以适应不同的信道环境和带宽要求。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于FPGA的可见光以太网速率可调通信系统，其特征在于，所述系统包括片外PHY芯片、MAC核、FPGA速率转换流控模块、FPGA发送控制模块、FPGA接收控制模块、收发电路、LED灯以及光电二极管；
其中：
所述片外PHY芯片、MAC核以及FPGA速率转换流控模块依次连接，所述FPGA速率转换流控模块分别与所述FPGA发送控制模块以及FPGA接收控制模块连接，所述FPGA发送控制模块以及FPGA接收控制模块分别与所述收发电路连接，所述收发电路分别与所述LED灯以及光电二极管连接。
2.根据权利要求1所述的系统，其特征在于，所述片外PHY芯片，用于将以太网数据流通过RGMII接口传输至所述MAC核。
3.根据权利要求1所述的系统，其特征在于，所述MAC核，用于连接所述片外PHY芯片与用户侧逻辑，并通过MDIO读写寄存器对所述片外PHY芯片进行配置；
所述MAC核的片外PHY芯片侧支持10/100/1000BASE-T标准和RGMII接口设备；
所述MAC核的用户侧通过FIFO数据缓存器与用户逻辑进行互连。
4.根据权利要求1所述的系统，其特征在于，所述FPGA速率转换流控模块包括ON/OFF流控模块以及FIFO数据缓存器。
5.根据权利要求1所述的系统，其特征在于，所述FPGA发送控制模块包括发送状态机、4B/5B编码模块及第一并串转换模块。
6.根据权利要求1所述的系统，其特征在于，所述FPGA接收控制模块包括时钟数据恢复CDR、第二串并转换模块、4B/5B解码模块以及接收状态机。
7.根据权利要求1所述的系统，其特征在于，所述收发电路包括收发电路发端以及收发电路收端；
所述收发电路发端包括LED驱动电路；
所述收发电路收端包括跨阻放大器、低通滤波器、放大器以及判决器。
8.根据权利要求1所述的系统，其特征在于，所述LED灯，用于将偏压的电信号转换为光信号输出。
9.根据权利要求1所述的系统，其特征在于，所述光电二极管，用于接收光信号，并将所述光信号转换为串行数字电信号，发送给所述收发电路。
10.一种基于FPGA的可见光以太网速率可调通信方法，其特征在于，所述方法由基于FPGA的可见光以太网速率可调通信系统实现，所述系统包括片外PHY芯片、MAC核、FPGA速率转换流控模块、FPGA发送控制模块、FPGA接收控制模块、收发电路、LED灯以及光电二极管；
所述方法包括：
系统发送数据时，所述片外PHY芯片获取待传输的以太网数据流，并将所述以太网数据流传输至所述MAC核，经所述FPGA速率转换流控模块处理后发送给所述FPGA发送控制模块，所述FPGA发送控制模块将处理后的以太网数据流转换为串行数字电信号，传输至所述收发电路，所述收发电路将所述串行数字电信号处理后加载在所述LED灯上，生成光信号；
系统接收数据时，所述光电二极管接收光信号，并将所述光信号转换为串行数字电信号，经所述收发电路传输至所述FPGA接收控制模块，所述FPGA接收控制模块将所述串行数字电信号转换为以太网数据流，传输至所述FPGA速率转换流控模块进行处理，所述FPGA速率转换流控模块将处理后的以太网数据流传输至所述MAC核以及片外PHY芯片，所述片外PHY芯片将所述以太网数据流传输给用户设备。
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