CN116248046A - 晶振起振电路、集成芯片封装方法、集成芯片及电子设备 - Google Patents
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Abstract
本申请涉及芯片技术领域，公开了一种晶振起振电路、集成芯片封装方法、集成芯片及电子设备，晶振起振电路包括：稳压器、第一晶振模式电路、开关组件、第二晶振模式电路、电容组件、第一端口和第二端口，根据所述集成芯片的类型，所述晶振起振电路在所述集成芯片封装时将所述第一端口和/或所述第二端口与所述集成芯片的第一晶振引脚和/或第二晶振引脚连接，改善集成芯片在封装时仅能根据需求采用固定封装方式进行封装，导致集成芯片在应用时的灵活性较低的问题。
Description
技术领域
本申请涉及芯片技术领域，具体涉及一种晶振起振电路、集成芯片封装方法、集成芯片及电子设备。
背景技术
传统的双端口晶振电路包括输入端口IN和输出端口OUT两个连接端口，当将其与集成芯片进行封装时，需要占用集成芯片的两个引脚进行封装。
由于集成芯片的引脚个数受封装规范的严格限制，例如，8PIN、16PIN等，随着微电子和通讯技术的迅速发展，芯片功能越来越丰富，其集成规模也越来越大，相应地，芯片需要设置有更多用以连接具体的应用功能的引脚。因此，为了减少振荡电路占用的引脚数量，降低芯片的封装成本，在一些集成芯片中,采用单端晶振起振电路。然而，现有的单端晶振起振电路在性能和稳定性方面相较于双端晶振起振电路更低，对于一些性能要求较高的运用需求仍需要采用双端晶振起振电路。导致了现有的晶振起振电路采用双端晶振起振电路以满足晶振起振电路的性能要求，或者采用单端晶振起振电路以满足芯片的封装要求，从而导致了集成芯片在封装时仅能根据需求采用固定封装方式进行封装，导致了集成芯片在应用时的灵活性较低。
发明内容
本申请实施例的一个目的旨在提供一种晶振起振电路、集成芯片封装方法、集成芯片及电子设备，旨在改善现有集成芯片在封装时仅能根据需求采用固定封装方式进行封装，导致了集成芯片在应用时的灵活性较低的问题。
在第一方面，本申请实施例提供一种晶振起振电路，所述晶振起振电路应用于集成芯片，所述晶振起振电路包括：稳压器、第一晶振模式电路、开关组件、第二晶振模式电路、电容组件、第一端口和第二端口，其中，
所述第一晶振模式电路通过所述开关组件与所述稳压器的输出端连接，所述第一晶振模式电路的第一端通过所述开关组件与所述电容组件的第一端连接，所述第一晶振模式电路的第二端与所述电容组件的第二端连接；
所述第二晶振模式电路的第一端与所述稳压器的输出端连接，所述第二晶振模式电路的第二端通过所述开关组件与所述稳压器的输出端连接，所述第二晶振模式电路的第三端通过所述开关组件与所述电容组件的第一端连接，所述第二晶振模式电路的第四端与所述电容组件的第二端连接，所述电容组件的第一端与所述第一端口连接，所述电容组件的第二端与所述第二端口连接；
根据所述集成芯片的类型，所述晶振起振电路在所述集成芯片封装时将所述第一端口和/或所述第二端口与所述集成芯片的第一晶振引脚和/或第二晶振引脚连接。
在一个可能的实现方式中，所述第一晶振模式电路包括：第三电阻、第一MOS管、第二MOS管、第一电容，
所述第三电阻的第一端通过所述开关组件与所述稳压器的输出端连接，所述第三电阻的第二端与所述第一MOS管的源极、所述第一电容的第一端连接，所述第一电容的第一端通过所述开关组件与所述稳压器的输出端连接，所述第一电容的第二端接地，
所述第一MOS管的栅极通过所述开关组件分别与所述稳压器的输出端、所述电容组件的第一端、所述第二MOS管的栅极、所述第一MOS管的漏极连接；
所述第二MOS管的漏极与所述第一MOS管的漏接连接后与所述电容组件的第二端连接，所述第二MOS管的源极通过所述开关组件接地。
在一个可能的实现方式中，所述第二晶振模式电路包括：第四电阻、第三MOS管、第五电阻，其中，
所述第四电阻的第一端通过所述开关组件与所述稳压器的输出端连接，所述第四电阻的第二端与所述第三MOS管的栅极连接且通过所述开关组件接地；
所述第三MOS管的漏极与所述稳压器的输出端连接，所述第三MOS管的源极分别与所述第五电阻的第一端、所述电容组件的第二端连接，所述第三MOS管的栅极与所述第四电阻的第二端连接，且所述第三MOS管的栅极通过所述开关组件与所述电容组件的第一端连接；
所述第五电阻的第二端通过所述开关组件接地。
在一个可能的实现方式中，所述电容组件包括第二电容、第三电容、第十一开关和第十二开关，其中，
所述第二电容的第一端为所述电容组件的第一端，所述第二电容的第二端分别与所述第十一开关、所述第十二开关的第一端连接，所述第十一开关的第二端与所述第三电容的第一端连接后的连接端为所述电容组件的第二端，所述第三电容的第二端与所述第十二开关的第二端连接后接地。
在一个可能的实现方式中，所述开关组件包括第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第七开关、第八开关、第九开关、第十开关、第一电阻和第二电阻，其中，
所述第四开关的第一端、所述第五开关的第一端、所述第六开关的第一端、所述第七开关的第一端分别与所述稳压器的输出端连接；
所述第四开关的第二端分别与所述第一MOS管的栅极、所述第一电阻的第一端、所述第一开关的第一端、所述第二MOS管的栅极连接；
所述第一电阻的第二端通过所述第二开关与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第二MOS管的漏极连接；
所述第一开关的第二端分别与所述电容组件的第一端、所述第八开关的第二端连接；
所述第八开关的第一端分别与所述第九开关的第一端、所述第四电阻的第二端、所述第三MOS管的栅极连接，所述第九开关的第二端与所述第十开关的第二端连接后接地，所述第十开关的第一端与所述第五电阻的第二端连接后与所述第三MOS管的源极连接；
所述第五开关的第二端通过所述第三电阻与所述第一MOS管的源极连接；
所述第六开关的第二端分别与所述第一MOS管的源极和所述第一电容连接，且与所述第一电容连接后接地；
所述第七开关的第二端与所述第四电阻的第一端连接；所述第二MOS管的源极通过所述第三开关接地。
在一个可能的实现方式中，所述第三电阻、所述第五电阻包括可变电阻，所述第二电容、所述第三电容包括可变电容。
在一个可能的实现方式中，所述稳压器包括第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第四MOS管、第五MOS管、第六MOS管、第一三极管、第二三极管、第四电容和第五电容，其中，
所述第七电阻的第一端、所述第六电阻的第一端、所述第六MOS管的漏极分别与参考电压端连接，所述第七电阻的第二端与所述第四MOS管的源极连接；
所述第四MOS管的栅极与所述第五MOS管的栅极连接，所述第四MOS管的漏极与所述第四MOS管的栅极连接;
所述第一三极管的集电极与所述第四MOS管的漏极连接，所述第一三极管的基极与所述第二三极管的基极连接，所述第一三极管的发射极与所述第八电阻的第一端连接，所述第八电阻的第二端与所述第九电阻连接后接地;
所述第五MOS管的源极与所述第六电阻的第二端连接，所述第五MOS管的漏极分别与所述第二三极管的集电极和所述第六MOS管的栅极连接;
所述第二三极管的发射极与所述第九电阻连接后接地;
所述第六MOS管的源极与所述第十电阻连接后接地，且所述第六MOS管的源极为所述稳压器的输出端;
所述第四电容的第一端连接在所述第五MOS管漏极和所述第六MOS管栅极的连接端，所述第四电容的第二端接地;
所述第五电容的第一端分别连接在所述第一三极管基极与所述第二三极管基极的连接端和所述第六MOS管与所述第十电阻的连接端。
在一个可能的实现方式中，所述稳压器的温度系数通过所述第八电阻和所述第九电阻的阻值比例进行调节。
在一个可能的实现方式中，所述晶振起振电路还包括：第十一电阻，所述第十一电阻的第一端连接在所述第五MOS管漏极和所述第六MOS管栅极的连接端，所述第十一电阻的第二端与所述第四电容连接后接地。
在一个可能的实现方式中，所述晶振起振电路还包括：第一二极管和第十二电阻，其中，
所述第一二极管的负极与所述稳压器的输出端连接，所述第一二极管的正极与所述第十二电阻连接后接地。
在一个可能的实现方式中，所述晶振起振电路还包括：第六电容，所述第六电容的第一端与所述第四电阻的第二端连接，所述第六电容的第二端接地。
在一个可能的实现方式中，所述根据所述集成芯片的类型，所述晶振起振电路在所述集成芯片封装时将所述第一端口和/或所述第二端口与所述集成芯片的第一晶振引脚和/或第二晶振引脚连接，包括：
若所述集成芯片为第一晶振模式集成芯片，则所述集成芯片在封装时所述第一晶振模式电路通过所述第一端口与所述集成芯片的第一晶振引脚连接，所述第一晶振模式电路通过所述第二端口与所述集成芯片的第二晶振引脚连接；或者，
若所述集成芯片为第二晶振模式集成芯片，则所述集成芯片在封装时所述第二晶振模式电路通过所述第一端口或所述第二端口与所述集成芯片的第一晶振引脚连接或第二晶振引脚连接。
在第二方面，本申请实施例提供一种集成芯片的封装方法，所述集成芯片的封装方法应用于如第一方面中任一项所述的晶振起振电路，所述方法包括：
提供封装模具；
根据集成芯片的类型，该晶振起振电路在集成芯片封装时将该第一端口和/或该第二端口与该集成芯片的第一晶振引脚和/或第二晶振引脚连接；
通过封装模具进行封装，得到集成芯片。
在第三方面，本申请实施例提供一种集成芯片，所述集成芯片通过如第二方面所述的集成芯片的封装方法制得。
在第四方面，本申请实施例提供一种电子设备，所述电子设备包括壳体和如第三方面所述的集成芯片，所述集成芯片设置于所述壳体内。
在本申请实施例提供的晶振起振电路中，可以根据所述集成芯片的类型，晶振起振电路在集成芯片封装时将所述第一端口和/或第二端口与集成芯片的第一晶振引脚和/或第二晶振引脚连接，因此，在集成芯片进行封装时，可以根据不同集成芯片的类型采用不同的封装方式进行封装，从而提升了集成芯片在应用时的灵活性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本申请实施例提供的一种晶振起振电路的结构示意图；
图2为本申请实施例提供的另一种晶振起振电路的结构示意图；
图3为本申请实施例提供的另一种晶振起振电路的结构示意图；
图4为本申请实施例提供的另一种晶振起振电路的结构示意图；
图5为本申请实施例提供的一种第一晶振模式芯片的振起振电路等效结构示意图；
图6为本申请实施例提供的一种第二晶振模式芯片的晶振起振电路等效结构示意图;
图7为本申请实施例提供的一种稳压器的结构示意图;
图8为本申请实施例提供的另一种晶振起振电路的结构示意图;
图9为本申请实施例提供的另一种晶振起振电路的结构示意图;
图10为本申请实施例提供的另一种晶振起振电路的结构示意图；
图11为本申请实施例提供的一种集成芯片的封装方法的流程示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，如果不冲突，本申请实施例中的各个特征可以相互结合，均在本申请的保护范围之内。另外，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。再者，本申请所采用的“第一”、“第二”、“第三”等字样并不对数据和执行次序进行限定，仅是对功能和作用基本相同的相同项或相似项进行区分。
为了更好的理解本申请实施例提供的一种晶振起振电路，下面首先对现有的应用晶振起振电路的集成芯片进行简要介绍。
在集成芯片进行封装时，由于微电子和通讯技术的迅速发展，芯片功能越来越丰富，其集成规模也越来越大，从而导致了芯片需要设置有更多用以连接具体的应用功能的引脚。
在现有的集成芯片进行封装时，有提供单端晶振起振电路和双端晶振起振电路进行切换的方案，在该方案中通过控制器来控制集成芯片为外围电路提供单端晶振起振方案或者双端晶振起振方案，但其具体实现时，其无论是单端晶振起振方案还是双端晶振起振方案，其在封装时均进行了双引脚的封装，其仅在使用时进行起振电路的切换以满足当前的需求，其在单端晶振起振方案应用的场景时，其仍然是采用双引脚的封装，从而导致了例如若集成芯片需要8引脚进行封装时，而其他引脚已经占用了7个引脚，则其采用双引脚的封装，则会导致存在9个引脚，此时则只能使用16引脚的封装框体，极大的增加的集成芯片的封装成本。
本申请旨在解决上述问题，提供了一种晶振起振电路，能够在集成芯片为第一晶振模式集成芯片（双端晶振起振芯片），则可以根据集成芯片的类型，晶振起振电路在集成芯片封装时将第一端口和/或第二端口与集成芯片的第一晶振引脚和/或第二晶振引脚连接，因此，在集成芯片进行封装时，可以根据不同集成芯片的类型采用不同的封装方式进行封装，从而提升了集成芯片在应用时的灵活性，从而提升了集成芯片在应用时的灵活性，极大的降低了芯片封装成本。
作为本申请实施例的另一方面，本申请实施例提供一种晶振起振电路的结构示意图。如图1所示，该晶振起振电路应用于集成芯片，该晶振起振电路包括：稳压器10、第一晶振模式电路20、开关组件30、第二晶振模式电路40、电容组件50、第一端口60和第二端口70，其中：
该第一晶振模式电路20通过该开关组件30与该稳压器10的输出端连接，该第一晶振模式电路20的第一端通过该开关组件与该电容组件50的第一端连接，该第一晶振模式电路20的第二端与该电容组件50的第二端连接；
该第二晶振模式电路40的第一端与该稳压器10的输出端连接，该第二晶振模式电路40的第二端通过该开关组件30与该稳压器10的输出端连接，该第二晶振模式电路40的第三端通过该开关组件30与该电容组件50的第一端连接，该第二晶振模式电路40的第四端与该电容组件50的第二端连接，该电容组件50的第一端与第一端口60连接，该电容组件50的第二端与该第二端口70连接；
根据集成芯片的类型，该晶振起振电路在集成芯片封装时将该第一端口60和/或该第二端口70与该集成芯片的第一晶振引脚和/或第二晶振引脚连接。例如可以是若集成芯片为第一晶振模式集成芯片，则集成芯片在封装时该晶振起振电路将第一晶振模式电路20通过第一端口60与集成芯片的第一晶振引脚连接，第一晶振模式电路20通过第二端口70与集成芯片的第二晶振引脚连接；若集成芯片为第二晶振模式集成芯片，则集成芯片在封装时该晶振起振电路将第二晶振模式电路40通过第一端口60或第二端口70与集成芯片的第一晶振引脚或第二晶振引脚连接。
其中，集成芯片在封装之前确定其为第一晶振模式集成芯片或第二晶振模式集成芯片，在确定出集成芯片的类型之后，再对集成芯片进行封装，在封装之前可以通过开关组件30来进行芯片的类型切换，例如，可以是通过开关组件中的开关的关断等进行切换。在进行类型切换和封装之后，由于封装后封装引脚已经固定，则集成芯片便只能是对应类型的芯片，通常不再进行类型切换。第一晶振模式集成芯片可以为双端晶振起振芯片，第二晶振模式集成芯片可以为单端晶振起振芯片。第一端口60可以等价为电容组件50的第一端，第二端口70可以等价为电容组件50的第二端。
第一端口60和第二端口70均需要与集成芯片中的其他后续电路进行连接以及与晶振连接等（图1中未示出）。作为示例性，该稳压器10为稳压器（Low DropoutRegulator，低压差线性稳压器）。
同时，相对于现有的具有双端晶振起振电路与单端晶振起振电路切换功能的电路，又能减少在单端晶振起振电路时的封装引脚的数量，从而能够减少封装成本，进一步的提升集成芯片的性能。具体可以是，现有方案中具体实现时，其无论是单端晶振起振方案还是双端晶振起振方案，其在封装时均进行了双引脚的封装，其仅在使用时进行起振电路的切换以满足当前的需求，其在单端晶振起振方案应用的场景时，其仍然是采用双引脚的封装，从而导致了若集成芯片需要8引脚进行封装时，而其他引脚已经占用了7个引脚，则其采用双引脚的封装，则会导致存在9个引脚，此时则只能使用16引脚的封装框体，其增加了较高的封装框体的成本，而本申请的晶振起振电路中新增的电路的成本（包括有电阻、电容、MOS管等），其成本远远小于封装框体的成本，从而极大的降低了集成芯片在封装时的成本，提升集成芯片的性能。
在一个可能的实现方式中，如图2所示，第一晶振模式电路20包括：第三电阻R3、第一MOS管M1、第二MOS管M2、第一电容C1，其中，
第三电阻R3的第一端通过开关组件30与稳压器10的输出端连接，第三电阻R3的第二端与第一MOS管的源极、第一电容C1的第一端连接，第一电容C1的第一端通过开关组件30与稳压器10的输出端连接，第一电容C1的第二端接地，
第一MOS管M1的栅极通过开关组件30分别与稳压器10的输出端、电容组件50的第一端、第二MOS管M2的栅极、第一MOS管M1的漏极连接；
第二MOS管M2的漏极与第一MOS管M1的漏接连接后与电容组件50的第二端连接，第二MOS管M2的源极通过开关组件30接地。
作为示例性，该第一MOS管M1为NMOS管，该第二MOS管M2为PMOS管。
在一个可能的实现方式中，如图3所示，第二晶振模式电路40包括：第四电阻R4、第三MOS管M3、第五电阻R5，其中：
第四电阻R4的第一端通过开关组件30与稳压器10的输出端连接，第四电阻R4的第二端与第三MOS管M3的栅极连接且通过开关组件30接地；
第三MOS管M3的漏极与稳压器10的输出端连接，第三MOS管M3的源极分别与第五电阻R5的第一端、电容组件50的第二端连接，第三MOS管M3的栅极与第四电阻R4的第二端连接，且第三MOS管M3的栅极通过开关组件30与电容组件50的第一端连接；
第五电阻R5的第二端通过开关组件30接地。
作为示例性，该第三MOS管M3为PMOS管。
在一个可能的实现方式中，如图4所示，电容组件50包括第二电容C2、第三电容C3、第十一开关S11和第十二开关S12，其中，
第二电容C2的第一端为电容组件50的第一端连接，第二电容C2的第二端分别与第十一开关S11、第十二开关S12的第一端连接，第十一开关S11的第二端与第三电容C3的第一端连接后的连接端为电容组件50的第二端，第三电容C3的第二端与第十二开关S12的第二端连接后接地。
在集成芯片中，现有的晶振起振电路中，在第三电阻R3和第五电阻R5处设置有电流源，由于集成芯片内部的电路面积是极其有限的，电流源在集成芯片内部实现时，存在成本较高，且占用集成芯片的电路面积较大的问题。本申请实施例中的晶振起振电路中，通过稳压器10与第三电阻R3、第五电阻R5共同来替代对应的电流源，以降低集成芯片的成本，以及减少占用的电路面积，具体为：由于在晶振起振电路进行工作时存在流经第三电阻R3、第五电阻R5的电流，其电流大小与施加于第三电阻R3、第五电阻R5的电压与第三电阻R3、第五电阻R5的阻值相关，其中，施加在第三电阻R3、第五电阻R5的电压为稳压器10的输出电压，从而可形成晶振起振电路中的电流源，因此，由于现有方案中采用电流源的方式，能够降低集成芯片的成本，以及减少占用的电路面积，提升集成芯片的性能。
在一个可能的实现方式中，第三电阻R3和第五电阻R5包括可变电阻，第二电容C2和第三电容C3包括可变电容。
通过将第三电阻R3和第五电阻R5设置为可变电阻，则可以调节以稳压器10与第三电阻R3形成的近似电流源的电流大小，以及调节以稳压器10与第五电阻R5形成的近似电流源的电流大小，从而提升了晶振起振电路的灵活性和性能。
在一个可能的实现方式中，如图4所示，开关组件30包括第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8、第九开关S9、第十开关S10、第一电阻R1和第二电阻R2，其中，
第四开关S4的第一端、第五开关S5的第一端、第六开关S6的第一端、第七开关S7的第一端分别与稳压器10的输出端连接；
第四开关S4的第二端分别与第一MOS管M1的栅极、第一电阻R1的第一端、第一开关S1的第一端、第二MOS管M2的栅极连接；
第一电阻R1的第二端通过第二开关S2与第二电阻R2的第一端连接，第二电阻R2的第二端与第二MOS管M2的漏极连接；
第一开关S1的第二端分别与电容组件50的第一端、第八开关S8的第二端连接；
第八开关S8的第一端分别与第九开关S9的第一端、第四电阻R4的第二端、第三MOS管M3的栅极连接，第九开关S9的第二端与第十开关S10的第二端连接后接地，第十开关S10的第一端与第五电阻的第二端连接后与第三MOS管M3的源极连接；
第五开关S5的第二端通过第三电阻R3与第一MOS管M1的源极连接；
第六开关S6的第二端分别与第一MOS管M1的源极和第一电容C1连接，且与第一电容C1连接后接地；
第七开关S7的第二端与第四电阻R4的第一端连接；第二MOS管M2的源极通过第三开关S3后接地。
其中，集成芯片在封装之前确定其为第一晶振模式集成芯片或第二晶振模式集成芯片，在确定出集成芯片的具体类型之后，再对集成芯片进行封装。
例如，集成芯片在封装之前确定其为第一晶振模式集成芯片后，需要断开第四开关S4、第六开关S6、第七开关S7、第八开关S8、第十开关S10和第十一开关S11，闭合第一开关S1、第二开关S2、第三开关S3、第五开关S5、第九开关S9和第十二开关S12，具体可以如图5所示的等效电路，图中晶振未示出。
集成芯片在封装之前确定其为第二晶振模式集成芯片后，需要闭合第四开关S4、第六开关S6、第七开关S7、第八开关S8、第十开关S10和第十一开关S11，断开第一开关S1、第二开关S2、第三开关S3、第五开关S5、第九开关S9和第十二开关S12，具体可以如图6所示的等效电路，图中晶振未示出。
因此，可以在晶振起振电路中第一晶振模式电路20（双端晶振起振电路）上增加了第二晶振模式电路40（单端晶振起振电路），从而双端晶振起振电路与单端晶振起振电路进行了部分复用，无需再针对单端晶振起振电路和双端晶振起振电路分别设计与其对应的电路，且能实现双端晶振起振电路与单端晶振起振电路在集成芯片封装前的切换，提升了实用性。
在一个可能的实现方式中，如图7所示，该稳压器10包括第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第四MOS管M4、第五MOS管M5、第六MOS管M6、第一三极管Q1、第二三极管Q2、第四电容C4和第五电容C5，其中,
第七电阻R7的第一端、第六电阻R6的第一端、第六MOS管M6的漏极分别与参考电压端连接，第七电阻R7的第二端与第四MOS管M4的源极连接；
第四MOS管M4的栅极与第五MOS管M5的栅极连接，第四MOS管M4的漏极与第四MOS管M4的栅极连接;
第一三极管Q1的集电极与第四MOS管M4的漏极连接，第一三极管Q1的基极与第二三极管Q2的基极连接，第一三极管Q1的发射极与第八电阻R8的第一端连接，第八电阻R8的第二端与第九电阻R9连接后接地;
第五MOS管M5的源极与第六电阻R6的第二端连接，第五MOS管M5的漏极分别与第二三极管Q2的集电极和第六MOS管M6的栅极连接;
第二三极管Q2的发射极与第九电阻R9连接后接地;
第六MOS管M6的源极与第十电阻R10连接后接地，且第六MOS管M6的源极为该稳压器10的输出端;
第四电容C4的第一端连接在第五MOS管M5漏极和第六MOS管M6栅极的连接端，第四电容C4的第二端接地;
第五电容C5的第一端分别连接在第一三极管Q1基极与第二三极管Q2基极的连接端和第六MOS管M6与第十电阻R10的连接端。
作为示例性，该第一三极管Q1和第二三极管为NPN三极管，该第四MOS管M4和第五MOS管M5为NMOS管，第六MOS管为PMOS管。
上述稳压器10的温度系数通过第八电阻R8和第九电阻R9的阻值比例进行调节，具体调节时，可以是根据集成芯片的应用求进行调节，当应用需求中的需求的电压变化越小，则温度系数越小，从而集成芯片越稳定。同时，通过上述电路形成的低噪声的稳压器10，其仅需要对MOS管、三极管以及电容电阻进行电路布局，由于上述元器件所占用的电路面积较小，也能够降低低噪声稳压器10占用集成芯片的电路面积，进一步的提升了集成芯片的性能。
在一个可能的实现方式中，如图8所示，该稳压器10还包括：第十一电阻R11，第十一电阻的第一端连接在第五MOS管M5漏极和第六MOS管M6栅极的连接端，第十一电阻的第二端与第四电容C4连接后接地。通过在第四电容C4设置第十一电阻，从而能够调节第四电容C4两端的电压，从而提升稳压器10的稳定性。
在一个可能的实现方式中，如图9所示，晶振起振电路还包括：第一二极管D1和第十二电阻R12，其中，第一二极管D1的负极与稳压器10的输出端连接，第一二极管D1的正极与第十二电阻R12连接后接地。
其中，第一二极管D1可以是稳压二极管等，等集成芯片在所在的电子设备开机后，稳压器10为晶振起振电路进行供电时，其由于是突然上电，会产生浪涌电压，因此，可以通过第一二极管D1和第十二电阻R12形成的通路对浪涌电压进行泄放，具体可以为在产生浪涌电压后，第一二极管D1被击穿从而导通，使得电流快速的通过第十二电阻R12进行泄放，从而降低或避免高电压对后续元器件造成的损伤，提升了集成芯片的可靠性。
在一个可能的实现方式中，如图10所示，晶振起振电路还包括：第六电容C6，第六电容C6的第一端与第四电阻R4的第二端连接，第六电容C6的第二端接地。通过在第四电阻R4的第二端出设置第六电容，可以形成一滤波电路，从而进行滤波，进一步的提升了晶振起振电路的稳定性。
作为本申请实施例的另一方面，本申请实施例提供一种集成芯片的封装方法。如图11所示，封装方法应用于如前述实施例中的晶振起振电路，该封装方法包括：
601、提供封装模具；
602、根据集成芯片的类型，该晶振起振电路在集成芯片封装时将该第一端口和/或该第二端口与该集成芯片的第一晶振引脚和/或第二晶振引脚连接。具体包括：
6021、若根据集成芯片的类型确定集成芯片为第一晶振模式集成芯片，集成芯片在封装时将该晶振起振电路的第一晶振模式电路通过第一端口与集成芯片的第一晶振引脚连接，第一晶振模式电路通过第二端口与集成芯片的第二晶振引脚连接。
更具体的，断开该晶振起振电路的第四开关S4、第六开关S6、第七开关S7、第八开关S8、第十开关S10和第十一开关S11，闭合第一开关S1、第二开关S2、第三开关S3、第五开关S5、第九开关S9和第十二开关S12。
6022、若根据集成芯片的类型确定集成芯片为第二晶振模式集成芯片，集成芯片在封装时将该晶振起振电路的第二晶振模式电路通过第一端口或第二端口与集成芯片的第一晶振引脚或第二晶振引脚连接。
更具体的，闭合该晶振起振电路的第四开关S4、第六开关S6、第七开关S7、第八开关S8、第十开关S10和第十一开关S11，断开第一开关S1、第二开关S2、第三开关S3、第五开关S5、第九开关S9和第十二开关S12。
603、通过封装模具进行封装，得到集成芯片。具体包括：
6031、在将第一晶振模式电路通过第一端口与集成芯片的第一晶振引脚连接，以及将第一晶振模式电路通过第二端口与集成芯片的第二晶振引脚连接之后，通过封装模具进行封装，得到集成芯片；或者，
6032、在将第二晶振模式电路通过第一端口或第二端口与集成芯片的第一晶振引脚或第二晶振连接之后，通过封装模具进行封装，得到集成芯片。
其中，对开关进行闭合或断开时，可以是通过自动闭合或者手动闭合的方式等，此处不作具体限定。
本示例中，在晶振起振电路中，若集成芯片为第一晶振模式集成芯片，则集成芯片在封装时第一晶振模式电路通过第一端口与集成芯片的第一晶振引脚连接，第一晶振模式电路通过第二端口与集成芯片的第二晶振引脚连接，若集成芯片为第二晶振模式集成芯片，则集成芯片在封装时第二晶振模式电路通过第一端口或第二端口与集成芯片的第一晶振引脚连接，因此，在集成芯片进行封装时，可以根据需求采用不同的封装方式进行封装，从而提升了集成芯片在应用时的灵活性。
作为本申请实施例的另一方面，本申请实施例提供一种集成芯片，所述集成芯片通过如前述实施例中所述的集成芯片的封装方法制得。
作为本申请实施例的另一方面，本申请实施例提供一种电子设备，所述电子设备包括壳体和前述实施例中所述的集成芯片，集成芯片设置于壳体内部。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；在本申请的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本申请的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (15)
1.一种晶振起振电路，其特征在于，所述晶振起振电路应用于集成芯片，所述晶振起振电路包括：稳压器、第一晶振模式电路、开关组件、第二晶振模式电路、电容组件、第一端口和第二端口，其中，
所述第一晶振模式电路通过所述开关组件与所述稳压器的输出端连接，所述第一晶振模式电路的第一端通过所述开关组件与所述电容组件的第一端连接，所述第一晶振模式电路的第二端与所述电容组件的第二端连接；
所述第二晶振模式电路的第一端与所述稳压器的输出端连接，所述第二晶振模式电路的第二端通过所述开关组件与所述稳压器的输出端连接，所述第二晶振模式电路的第三端通过所述开关组件与所述电容组件的第一端连接，所述第二晶振模式电路的第四端与所述电容组件的第二端连接，所述电容组件的第一端与所述第一端口连接，所述电容组件的第二端与所述第二端口连接；
根据所述集成芯片的类型，所述晶振起振电路在所述集成芯片封装时将所述第一端口和/或所述第二端口与所述集成芯片的第一晶振引脚和/或第二晶振引脚连接。
2.根据权利要求1所述的晶振起振电路，其特征在于，所述第一晶振模式电路包括：第三电阻、第一MOS管、第二MOS管、第一电容，其中，
所述第三电阻的第一端通过所述开关组件与所述稳压器的输出端连接，所述第三电阻的第二端与所述第一MOS管的源极、所述第一电容的第一端连接，所述第一电容的第一端通过所述开关组件与所述稳压器的输出端连接，所述第一电容的第二端接地，
所述第一MOS管的栅极通过所述开关组件分别与所述稳压器的输出端、所述电容组件的第一端、所述第二MOS管的栅极、所述第一MOS管的漏极连接；
所述第二MOS管的漏极与所述第一MOS管的漏接连接后与所述电容组件的第二端连接，所述第二MOS管的源极通过所述开关组件接地。
3.根据权利要求2所述的晶振起振电路，其特征在于，所述第二晶振模式电路包括：第四电阻、第三MOS管、第五电阻，其中，
所述第四电阻的第一端通过所述开关组件与所述稳压器的输出端连接，所述第四电阻的第二端与所述第三MOS管的栅极连接且通过所述开关组件接地；
所述第三MOS管的漏极与所述稳压器的输出端连接，所述第三MOS管的源极分别与所述第五电阻的第一端、所述电容组件的第二端连接，所述第三MOS管的栅极与所述第四电阻的第二端连接，且所述第三MOS管的栅极通过所述开关组件与所述电容组件的第一端连接；
所述第五电阻的第二端通过所述开关组件接地。
4.根据权利要求3所述的晶振起振电路，其特征在于，所述电容组件包括第二电容、第三电容、第十一开关和第十二开关，其中，
所述第二电容的第一端为所述电容组件的第一端，所述第二电容的第二端分别与所述第十一开关、所述第十二开关的第一端连接，所述第十一开关的第二端与所述第三电容的第一端连接后的连接端为所述电容组件的第二端，所述第三电容的第二端与所述第十二开关的第二端连接后接地。
5.根据权利要求3所述的晶振起振电路，其特征在于，所述开关组件包括第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第七开关、第八开关、第九开关、第十开关、第一电阻和第二电阻，其中，
所述第四开关的第一端、所述第五开关的第一端、所述第六开关的第一端、所述第七开关的第一端分别与所述稳压器的输出端连接；
所述第四开关的第二端分别与所述第一MOS管的栅极、所述第一电阻的第一端、所述第一开关的第一端、所述第二MOS管的栅极连接；
所述第一电阻的第二端通过所述第二开关与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第二MOS管的漏极连接；
所述第一开关的第二端分别与所述电容组件的第一端、所述第八开关的第二端连接；
所述第八开关的第一端分别与所述第九开关的第一端、所述第四电阻的第二端、所述第三MOS管的栅极连接，所述第九开关的第二端与所述第十开关的第二端连接后接地，所述第十开关的第一端与所述第五电阻的第二端连接后与所述第三MOS管的源极连接；
所述第五开关的第二端通过所述第三电阻与所述第一MOS管的源极连接；
所述第六开关的第二端分别与所述第一MOS管的源极和所述第一电容连接，且与所述第一电容连接后接地；
所述第七开关的第二端与所述第四电阻的第一端连接；所述第二MOS管的源极通过所述第三开关接地。
6.根据权利要求4所述的晶振起振电路，其特征在于，所述第三电阻、所述第五电阻包括可变电阻，所述第二电容、所述第三电容包括可变电容。
7.根据权利要求6所述的晶振起振电路，其特征在于，所述稳压器包括第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第四MOS管、第五MOS管、第六MOS管、第一三极管、第二三极管、第四电容和第五电容，其中，
所述第七电阻的第一端、所述第六电阻的第一端、所述第六MOS管的漏极分别与参考电压端连接，所述第七电阻的第二端与所述第四MOS管的源极连接；
所述第四MOS管的栅极与所述第五MOS管的栅极连接，所述第四MOS管的漏极与所述第四MOS管的栅极连接;
所述第一三极管的集电极与所述第四MOS管的漏极连接，所述第一三极管的基极与所述第二三极管的基极连接，所述第一三极管的发射极与所述第八电阻的第一端连接，所述第八电阻的第二端与所述第九电阻连接后接地;
所述第五MOS管的源极与所述第六电阻的第二端连接，所述第五MOS管的栅极与所述第四MOS管的栅极连接，所述第五MOS管的漏极分别与所述第二三极管的集电极和所述第六MOS管的栅极连接;
所述第二三极管的发射极与所述第九电阻连接后接地;
所述第六MOS管的源极与所述第十电阻连接后接地，且所述第六MOS管的源极为所述稳压器的输出端;
所述第四电容的第一端连接在所述第五MOS管漏极和所述第六MOS管栅极的连接端，所述第四电容的第二端接地;
所述第五电容的第一端分别连接在所述第一三极管基极与所述第二三极管基极的连接端和所述第六MOS管与所述第十电阻的连接端。
8.根据权利要求7所述的晶振起振电路，其特征在于，所述稳压器的温度系数通过所述第八电阻和所述第九电阻的阻值比例进行调节。
9.根据权利要求7所述的晶振起振电路，其特征在于，所述晶振起振电路还包括：第十一电阻，所述第十一电阻的第一端连接在所述第五MOS管漏极和所述第六MOS管栅极的连接端，所述第十一电阻的第二端与所述第四电容连接后接地。
10.根据权利要求9所述晶振起振电路，其特征在于，所述晶振起振电路还包括：第一二极管和第十二电阻，其中，
所述第一二极管的负极与所述稳压器的输出端连接，所述第一二极管的正极与所述第十二电阻连接后接地。
11.根据权利要求10所述的晶振起振电路，其特征在于，所述晶振起振电路还包括：第六电容，所述第六电容的第一端与所述第四电阻的第二端连接，所述第六电容的第二端接地。
12.根据权利要求10所述的晶振起振电路，其特征在于，所述根据所述集成芯片的类型，所述晶振起振电路在所述集成芯片封装时将所述第一端口和/或所述第二端口与所述集成芯片的第一晶振引脚和/或第二晶振引脚连接，包括：
若所述集成芯片为第一晶振模式集成芯片，则所述集成芯片在封装时所述第一晶振模式电路通过所述第一端口与所述集成芯片的第一晶振引脚连接，所述第一晶振模式电路通过所述第二端口与所述集成芯片的第二晶振引脚连接；或者，
若所述集成芯片为第二晶振模式集成芯片，则所述集成芯片在封装时所述第二晶振模式电路通过所述第一端口或所述第二端口与所述集成芯片的第一晶振引脚或第二晶振引脚连接。
13.一种集成芯片的封装方法，其特征在于，所述集成芯片的封装方法应用于如权利要求1-12任一项所述的晶振起振电路，所述方法包括：
提供封装模具；
根据集成芯片的类型，该晶振起振电路在集成芯片封装时将该第一端口和/或该第二端口与该集成芯片的第一晶振引脚和/或第二晶振引脚连接；
通过封装模具进行封装，得到集成芯片。
14.一种集成芯片，其特征在于，所述集成芯片通过如权利要求13所述的集成芯片的封装方法制得。
15.一种电子设备，其特征在于，所述电子设备包括壳体和如权利要求14所述的集成芯片，所述集成芯片设置于所述壳体内。
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