CN116190341A - 一种芯片封装框架及其封装方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000008569 process Effects 0.000 claims abstract description 8
- 239000003292 glue Substances 0.000 claims description 18
- 238000005192 partition Methods 0.000 claims description 4
- 238000005507 spraying Methods 0.000 claims description 4
- 239000003351 stiffener Substances 0.000 claims description 3
- 238000006073 displacement reaction Methods 0.000 claims 1
- 230000006872 improvement Effects 0.000 description 7
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- 150000001412 amines Chemical class 0.000 description 2
- 125000003118 aryl group Chemical group 0.000 description 2
- 239000012752 auxiliary agent Substances 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 229920000515 polycarbonate Polymers 0.000 description 2
- 239000004417 polycarbonate Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 239000004408 titanium dioxide Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000742 single-metal deposition Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
- H01L2021/60277—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving the use of conductive adhesives
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Abstract
本发明揭示了一种芯片封装框架及其封装方法,所述芯片封装框架包括:框架本体以及设置在框架本体内侧的多个基岛;所述基岛一侧设置有多个第一针脚,所述基岛另一侧设置有第二针脚;所述第一针脚端部设置有封装头,所述封装头与所述芯片的引脚电性连接;至少一个所述第一针脚能够滑动,多个所述第一针脚滑动过程中实现第一针脚的组合导通,进而实现芯片不同引脚的配合导通;通过设置可滑动的针脚,调节针脚之间的间距,同时,相邻针脚之间设置卡槽与导针,当导针插入卡槽内部时,实现对应针脚的导通,实现针脚导通的方式灵活多样,灵活控制芯片不同引脚的信号连接,灵活性较高。
Description
技术领域
本发明属于芯片封装领域,具体涉及一种芯片封装框架及其封装方法。
背景技术
安装半导体集成电路芯片用的外壳,起着安放、固定、密封、保护芯片和增强电热性能的作用,而且还是沟通芯片内部世界与外部电路的桥梁——芯片上的接点用导线连接到封装外壳的引脚上,这些引脚又通过印制板上的导线与其他器件建立连接。因此,封装对CPU和其他LSI集成电路都起着重要的作用,封装的芯片引脚之间距离很小,管脚很细,一般大规模或超大型集成电路都采用这种封装形式,其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD(表面安装设备技术)将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔,一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点,即可实现与主板的焊接。
现有的芯片封装过程中,均是将芯片封装在芯片框架上,传统的芯片框架上的针脚均是固定设置,无法移动,难以实现针脚组合导通,芯片引脚无法实现针脚的灵活组合导通,芯片引脚连接方式单一。
发明内容
本发明的目的之一在于提供一种芯片封装框架,以解决现有技术中无法移动针脚实现芯片不同引脚组合导通的技术问题。
本发明的目的之一在于提供一种芯片封装方法。
为实现上述发明目的之一,本发明一实施方式提供一种芯片封装框架,包括:框架本体以及设置在框架本体内侧的多个基岛;
所述基岛一侧设置有多个第一针脚,所述基岛另一侧设置有第二针脚;
所述第一针脚端部设置有封装头,所述封装头与所述芯片的引脚电性连接;
至少一个所述第一针脚能够滑动,多个所述第一针脚滑动过程中实现第一针脚的组合导通,进而实现芯片不同引脚的配合导通。
作为本发明一实施方式的进一步改进,所述框架本体内侧设置有加强件,所述加强件将所述框架本体内侧分隔成两个封装区,所述基岛设置在封装区内。
作为本发明一实施方式的进一步改进,两个所述封装区尺寸相同,任一所述封装区内侧阵列设置有多个基岛,多个基岛分成多排,每一排设置有两个基岛;不同排的基岛之间设置有分割区。
作为本发明一实施方式的进一步改进,所述分割区一侧设置有凹槽,多个所述第一针脚配合设置在凹槽内,所述第一针脚能够沿所述凹槽滑动。
作为本发明一实施方式的进一步改进,所述第一针脚一侧设置有导通孔,所述第一针脚另一侧且与所述导通孔相对应的位置设置有导针,所述导针一端设置有导通头,当所述导通头插入所述导通孔内时,对应的所述第一针脚电性连接实现电信号导通。
作为本发明一实施方式的进一步改进,所述封装头上设置有封装孔,所述封装孔内侧设置有插针孔,所述插针孔与所述封装孔同轴心设置。
作为本发明一实施方式的进一步改进,所述封装孔内壁沿周向均布有多个出胶孔。
为实现上述发明目的之一,本发明一实施方式提供一种芯片封装方法,应用于上述任一种技术方案所述的芯片封装框架;所述芯片封装方法包括如下步骤:
S1,滑动第一针脚,使不同的第一针脚组合导通;
S2,将芯片贴合在基岛一侧,芯片引脚插入封装头;
S3,封装头与芯片引脚通过喷胶固定,实现芯片与基岛的电性连接。
作为本发明一实施方式的进一步改进,步骤S1中“滑动第一针脚,使不同的第一针脚组合导通”具体包括,通过微型控制器控制第一针脚滑动,从而调节不同的第一针脚实现电导通。
与现有技术相比,本发明提供的芯片封装框架,通过设置可滑动的针脚,调节针脚之间的间距,同时,相邻针脚之间设置卡槽与导针,当导针插入卡槽内部时,实现对应针脚的导通,实现针脚导通的方式灵活多样,灵活控制芯片不同引脚的信号连接,灵活性较高。
附图说明
图1是本发明一实施方式中芯片封装框架立体结构示意图;
图2是本发明一实施方式中芯片封装框架正面示意图;
图3是本发明一实施方式中A部放大示意图;
图中,1、框架本体,2、方向识别孔,3、定位孔,4、第一针脚,401、第二针脚,5、导针,501、导通头,6、封装头,601、封装孔,602、插针孔,7、基岛,8、分割区,9、加强件。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点,下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是,在不冲突的情况下,本申请的实施例及实施例中的特征可以相互组合。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其他方式来实施,因此,本发明的保护范围并不受下面公开的具体实施例的限制。
在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以通过具体情况理解上述术语在本发明中的具体含义。
实施例一
如图1-3所示,本发明公开了一种芯片封装框架,包括:框架本体1以及设置在框架本体1内侧的多个基岛7;
基岛7一侧设置有多个第一针脚4,基岛7另一侧设置有第二针脚401;
第一针脚4端部设置有封装头6,封装头6与芯片的引脚电性连接;
至少一个第一针脚4能够滑动,多个第一针脚4滑动过程中实现第一针脚4的组合导通,进而实现芯片不同引脚的配合导通。
在一种具体示例中,框架本体1内侧设置有加强件9,加强件9将框架本体1内侧分隔成两个封装区,基岛7设置在封装区内。
具体的,框架本体1的两端均设置有多个定位孔3与方向识别孔2,定位孔3与方向识别孔2间隔设置,定位孔3为圆形通孔结构,方向识别孔2为腰型通孔结构。
进一步的,框架本体1两端的定位孔3位置一一对应,框架本体1两端的方向识别孔2的位置一一对应。
在一种具体示例中,两个封装区尺寸相同,任一封装区内侧阵列设置有多个基岛7,多个基岛7分成多排,每一排设置有两个基岛7;不同排的基岛7之间设置有分割区8,分割区8一侧设置有凹槽,多个第一针脚4配合设置在凹槽内,第一针脚4能够沿凹槽滑动。
具体的,芯片框架的横向为排,长度方向为列,一列设置4个基岛7,同一列相邻的两个基岛7的间距相同,一排设置至少两个封装区,每一个封装区内部均横向并列设置两个基岛7。
在一种具体示例中,第一针脚4一侧设置有导通孔,第一针脚4另一侧且与导通孔相对应的位置设置有导针5,导针5一端设置有导通头501,当导通头501插入导通孔内时,对应的第一针脚4电性连接实现电信号导通。
进一步的,导通头501为球形结构,导通孔为球形孔,导通头501与导通孔尺寸相配合,可以使导通头501插入导通孔内,第一针脚4为4个,4个第一针脚4分别记为一号针脚,二号针脚,三号针脚与四号针脚,其中一号针脚一侧设置有导通孔,另一个没有导针5,二号针脚与三号针脚一侧设置有导通孔,另一侧设置有导针5,四号针脚只设置导针5,另一侧没有导通孔;一号针脚,二号针脚与三号针脚一侧的导通孔错位设置,可以理解的是,二号针脚、三号针脚与四号针脚的导针5位置分别与一号针脚、二号针脚、三号针脚导通孔位置一一对应。
二号针脚的导针5可以插入一号针脚的导通孔内,实现一号针脚与二号针脚组合导通;三号针脚的导针5可以插入二号针脚的导通孔,实现二号针脚与三号针脚组合导通;四号针脚的导针5可以插入三号针脚的导通孔内,实现三号针脚与四号针脚的组合导通。
在一种具体示例中,封装头6上设置有封装孔601,封装孔601内侧设置有插针孔602,插针孔602与封装孔601同轴心设置,封装孔601内壁沿周向均布有多个出胶孔。
具体的,出胶孔能够喷出键合胶,将芯片机械式固定在基材上,其次是把芯片工作中产生的热量进行散发,电子器件的工作寿命中,芯片周期性的放热和冷却,因此,芯片键合胶需要保持足够的键合强度,提高芯片封装的牢固性与电连接信号的持续性导通。
此外,多个出胶孔连通至一处,记为进胶口,进胶口可以设置在封装头6底部,在进行封装过程中,通过进胶口进行加入键合胶对芯片引脚进行固定。
可以理解的是,出胶孔可以是锥形结构,键合胶出胶过程中提高出胶压力,进而提升键合固定效果。
实施例二
为实现上述发明目的之一,本发明另一种实施方式提供一种芯片封装方法,应用于上述任一种技术方案的芯片封装框架;芯片封装方法包括如下步骤:
S1,滑动第一针脚4,使不同的第一针脚4组合导通;
S2,将芯片贴合在基岛7一侧,芯片引脚插入封装头6;
S3,封装头6与芯片引脚通过喷胶固定,实现芯片与基岛7的电性连接。在一种具体示例中,步骤S1中“滑动第一针脚4,使不同的第一针脚4组合导通”具体包括,通过微型控制器控制第一针脚4滑动,从而调节不同的第一针脚4实现电导通。
具体的,在第一针脚4组合导通过程中,包括如下情形:
1、一号针脚与四号针脚均单独与芯片的引脚电性连接,二号针脚与三号针脚组合导通;
第一针脚4单独与芯片的引脚电性连接,二号针脚、三号针脚与四号针脚组合导通,实现芯片三个引脚组合电性连接;
2、一号针脚与二号针脚组合导通,三号针脚与四号针脚单独导通。
3、一号针脚与二号针脚组合导通,三号针脚与四号针脚组合导通,实现针脚的两两导通。
4、一号针脚、二号针脚与三号针脚组合导通,四号针脚单独与芯片引脚连接导通,实现3个针脚的组合导通。
5、一号针脚、二号针脚、三号针脚与四号针脚全部通过导针5连接,实现四个针脚组合导通。
以上可以实现第一针脚4的多种方式组合导通,第一针脚4的导通方式灵活多样,实现灵活控制芯片不同引脚的信号连接,灵活性较高。
具体的,步骤S3在进行芯片封装过程中可以将喷胶机构插入进胶口,可以一次插入一个进胶口进行芯片封装,也可以一次同时插入多个进胶口实现多个芯片的同时封装,封装效率较高。
进一步的,芯片键合胶主要组成为40-50%的芳环族环氧树脂,25-40%的二氧化钛粉末,5-15%的胺类固化剂,3-8%的聚碳酸脂,1-3%的催化剂,5-10%的助剂。
优选的,芯片键合胶的成分为45%芳环族环氧树脂,35%的二氧化钛粉末,10%的胺类固化剂,6%的聚碳酸脂,2%的催化剂,7%的助剂。
综上所述,本发明提供的芯片封装框架,通过设置可滑动的针脚,调节针脚之间的间距,同时,相邻针脚之间设置卡槽与导针5,当导针5插入卡槽内部时,实现对应针脚的导通,实现针脚导通的方式灵活多样,灵活控制芯片不同引脚的信号连接,灵活性较高。
应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施方式中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明,它们并非用以限制本发明的保护范围,凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (9)
1.一种芯片封装框架,其特征在于,包括:框架本体以及设置在框架本体内侧的多个基岛;
所述基岛一侧设置有多个第一针脚,所述基岛另一侧设置有第二针脚;
所述第一针脚端部设置有封装头,所述封装头与所述芯片的引脚电性连接;
至少一个所述第一针脚能够滑动,多个所述第一针脚滑动过程中实现第一针脚的组合导通,进而实现芯片不同引脚的配合导通。
2.根据权利要求1所述的芯片封装框架,其特征在于,所述框架本体内侧设置有加强件,所述加强件将所述框架本体内侧分隔成两个封装区,所述基岛设置在封装区内。
3.根据权利要求2所述的芯片封装框架,其特征在于,两个所述封装区尺寸相同,任一所述封装区内侧阵列设置有多个基岛,多个基岛分成多排,每一排设置有两个基岛;不同排的基岛之间设置有分割区。
4.根据权利要求3所述的芯片封装框架,其特征在于,所述分割区一侧设置有凹槽,多个所述第一针脚配合设置在凹槽内,所述第一针脚能够沿所述凹槽滑动。
5.根据权利要求4所述的芯片封装框架,其特征在于,所述第一针脚一侧设置有导通孔,所述第一针脚另一侧且与所述导通孔相对应的位置设置有导针,所述导针一端设置有导通头,当所述导通头插入所述导通孔内时,对应的所述第一针脚电性连接实现电信号导通。
6.根据权利要求1所述的芯片封装框架,其特征在于,所述封装头上设置有封装孔,所述封装孔内侧设置有插针孔,所述插针孔与所述封装孔同轴心设置。
7.根据权利要求6所述的芯片封装框架,其特征在于,所述封装孔内壁沿周向均布有多个出胶孔。
8.一种芯片封装方法,其特征在于,所述芯片封装方法应用于权利要求1-7中任一项所述的芯片封装框架;所述芯片封装方法包括如下步骤:
S1,滑动第一针脚,使不同的第一针脚组合导通;
S2,将芯片贴合在基岛一侧,芯片引脚插入封装头;
S3,封装头与芯片引脚通过喷胶固定,实现芯片与基岛的电性连接。
9.根据权利要求8所述的芯片芯片封装框架,其特征在于,步骤S1中“滑动第一针脚,使不同的第一针脚组合导通”具体包括,通过微型控制器控制第一针脚滑动位移量,从而调节不同的第一针脚实现电导通。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310127257.2A CN116190341B (zh) | 2023-02-17 | 2023-02-17 | 一种芯片封装框架及其封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310127257.2A CN116190341B (zh) | 2023-02-17 | 2023-02-17 | 一种芯片封装框架及其封装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN116190341A true CN116190341A (zh) | 2023-05-30 |
CN116190341B CN116190341B (zh) | 2023-09-15 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
CN (1) | CN116190341B (zh) |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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