CN116187237B - 用于芯片设计的检查方法、设备及介质 - Google Patents

Abstract

本申请提供一种用于芯片设计的检查方法、设备及介质。方法包括：识别待测设计中的组合逻辑元件和时序逻辑元件；基于组合逻辑元件预定义第一验证规则以及基于时序逻辑元件预定义第二验证规则，第一验证规则包括组合逻辑元件的潜在短路电流路径的发生条件，第二验证规则包括时序逻辑元件的潜在短路电流路径的发生条件；按照输入数据的时序路径进行第一静态时序分析并且在其过程中基于第一验证规则和第二验证规则获得第一检查结果，以及按照时钟和复位信号的时序路径进行第二静态时序分析并且在其过程中基于第一验证规则和第二验证规则获得第二检查结果；和基于第一和第二检查结果确定待测设计的潜在短路电流路径。如此具有高覆盖率。

Description

用于芯片设计的检查方法、设备及介质

技术领域

本申请涉及计算机技术领域，尤其涉及一种用于芯片设计的检查方法、设备及介质。

背景技术

为了降低流片失败风险以及确保制造出来的芯片能符合预期目的和功能设计，有必要在芯片设计阶段通过例如验证检查方法尽量覆盖可能的电路设计缺陷及风险。其中，在高速电路设计中，采用如减少传输逻辑级数等技术，虽然有快速传输和简化逻辑的效果，但是同时也可能导致前后级门电路之间出现短路电流通路并导致直接从电源到地的直流通路。现有技术中的验证检查方法分成动态验证和静态验证。动态验证也叫动态仿真，是将外部激励信号输入到电路模型并观察电路模型在外部激励信号下的实时响应来判断电路是否实现了预期功能。静态验证是通过分析电路特性来判断是否满足设计要求。但是，现有技术中的验证检查方法，无论动态验证还是静态验证，都难以发现短路直流通路的电路设计缺陷及风险，例如在某些工作条件下出现常通态的短路电路，而这样的短路电流是难以在芯片设计阶段通过传统的验证检查方法实现覆盖的。

为此，本申请提供了一种用于芯片设计的检查方法、设备及介质，用于解决现有技术中的技术难题。

发明内容

第一方面，本申请提供了一种用于芯片设计的检查方法。所述检查方法包括：识别待测设计中的至少一个组合逻辑元件和至少一个时序逻辑元件；基于所述至少一个组合逻辑元件预定义第一验证规则以及基于所述至少一个时序逻辑元件预定义第二验证规则，其中所述第一验证规则包括所述至少一个组合逻辑元件的潜在短路电流路径的发生条件，所述第二验证规则包括所述至少一个时序逻辑元件的潜在短路电流路径的发生条件；按照所述待测设计的输入数据的时序路径进行第一静态时序分析并且在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果，以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析并且在进行所述第二静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第二检查结果；和基于所述第一检查结果和所述第二检查结果，确定所述待测设计的潜在短路电流路径。

通过本申请的第一方面，提供了一种静态检查门级短路电流路径的方法，有助于识别潜在的门级短路电流的发生路径，具有高覆盖率的特点，可以发现传统的验证检查方法难以发现的门级短路电流路径；针对如何在芯片设计阶段发现所述待测试设计的潜在短路电流路径这一问题做出优化，可以将本申请实施例提供的用于芯片设计的检查方法集成到既有的静态时序分析检查环境中，从而利用可视化分析工具等更好地检视电路结构和获得检查结果。

在本申请的第一方面的一种可能的实现方式中，所述待测设计是锁存器电路，触发器电路，或者寄存器电路。

在本申请的第一方面的一种可能的实现方式中，所述第一验证规则基于所述至少一个组合逻辑元件的功能定义和端口，所述第二验证规则基于所述至少一个时序逻辑元件的逻辑门电路设计和端口。

在本申请的第一方面的一种可能的实现方式中，所述待测设计是锁存器电路，所述第一验证规则所包括的所述至少一个组合逻辑元件的潜在短路电流路径的发生条件和所述第二验证规则所包括的所述至少一个时序逻辑元件的潜在短路电流路径的发生条件均包括所述锁存器电路的信号翻转率和传输逻辑级数。

在本申请的第一方面的一种可能的实现方式中，所述待测设计的输入数据的时序路径的始发点和终止点分别是所述至少一个组合逻辑元件的数据输入端口和所述至少一个组合逻辑元件的数据输出端口。

在本申请的第一方面的一种可能的实现方式中，所述待测设计的输入数据的时序路径的始发点和终止点分别是所述至少一个组合逻辑元件的数据输入端口和所述至少一个时序逻辑元件的数据输入端口。

在本申请的第一方面的一种可能的实现方式中，所述待测设计的时钟和复位信号的时序路径的始发点和终止点分别是所述至少一个时序逻辑元件的时钟输入端口和所述至少一个组合逻辑元件的数据输出端口。

在本申请的第一方面的一种可能的实现方式中，所述待测设计的时钟和复位信号的时序路径的始发点和终止点分别是所述至少一个时序逻辑元件的时钟输入端口和所述至少一个时序逻辑元件的数据输入端口。

在本申请的第一方面的一种可能的实现方式中，所述第一静态时序分析包括提取所述待测设计的输入数据的时序路径上的组合逻辑元件的时序参数以及检查所述待测设计的输入数据的时序路径上的时序逻辑元件的逻辑互联关系。

在本申请的第一方面的一种可能的实现方式中，所述第一静态时序分析所提取的所述待测设计的输入数据的时序路径上的组合逻辑元件的时序参数包括信号转换延时和逻辑门延时，所述第一静态时序分析还包括提取所述待测设计的输入数据的时序路径上的时序逻辑元件的时序约束属性。

在本申请的第一方面的一种可能的实现方式中，所述第二静态时序分析包括提取所述待测设计的时钟和复位信号的时序路径上的组合逻辑元件的时序参数以及检查所述待测设计的时钟和复位信号的时序路径上的时序逻辑元件的逻辑互联关系。

在本申请的第一方面的一种可能的实现方式中，所述第二静态时序分析所提取的所述待测设计的时钟和复位信号的时序路径上的组合逻辑元件的时序参数包括信号转换延时和逻辑门延时，所述第二静态时序分析还包括提取所述待测设计的时钟和复位信号的时序路径上的时序逻辑元件的时序约束属性。

在本申请的第一方面的一种可能的实现方式中，所述第一静态时序分析和/或所述第二静态时序分析包括分区域检查。

在本申请的第一方面的一种可能的实现方式中，所述待测设计是门级电路设计。

第二方面，本申请实施例还提供了一种计算机设备，所述计算机设备包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现根据上述任一方面的任一种实现方式的方法。

第三方面，本申请实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在计算机设备上运行时使得所述计算机设备执行根据上述任一方面的任一种实现方式的方法。

第四方面，本申请实施例还提供了一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的指令，当所述指令在计算机设备上运行时使得所述计算机设备执行根据上述任一方面的任一种实现方式的方法。

附图说明

为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种用于芯片设计的检查方法的流程示意图；

图2为本申请实施例提供的验证规则指示潜在短路电流路径的发生条件的示意图；

图3为本申请实施例提供的确定待测设计的潜在短路电流路径的示意图；

图4为本申请实施例提供的一种计算设备的结构示意图。

具体实施方式

下面将结合附图对本申请实施例作进一步地详细描述。

应当理解的是，在本申请的描述中，“至少一个”指一个或一个以上，“多个”指两个或两个以上。另外，“第一”、“第二”等词汇，除非另有说明，否则仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。

本申请实施例所提及的芯片的内涵及定义，应理解为涵盖通常意义上的集成电路（integrated circuit，IC）或者芯片以及相关的各种子类、子领域等。一般来说，集成电路，有时也称作芯片，是将数量巨大的晶体管、二极管、电阻、电容和电感等各种元件以及布线通过半导体工艺集成在晶圆片上成为具有特定功能的电路。例如超大规模集成电路（verylarge scale integration，VLSI）可以在微米尺寸的硅片上集成数百万个晶体管以及这些晶体管之间复杂的布线。

图1为本申请实施例提供的一种用于芯片设计的检查方法的流程示意图。如图1所示，检查方法包括以下步骤。

步骤S102：识别待测设计中的至少一个组合逻辑元件和至少一个时序逻辑元件。

步骤S104：基于所述至少一个组合逻辑元件预定义第一验证规则以及基于所述至少一个时序逻辑元件预定义第二验证规则，其中所述第一验证规则包括所述至少一个组合逻辑元件的潜在短路电流路径的发生条件，所述第二验证规则包括所述至少一个时序逻辑元件的潜在短路电流路径的发生条件。

步骤S106：按照所述待测设计的输入数据的时序路径进行第一静态时序分析并且在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果，以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析并且在进行所述第二静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第二检查结果。

步骤S108：基于所述第一检查结果和所述第二检查结果，确定所述待测设计的潜在短路电流路径。

参阅上述各个步骤，图1所示的用于芯片设计的检查方法，可以有效地在芯片设计阶段覆盖所述待测设计（design under test，DUT）的潜在短路电流路径。在芯片设计中特别是在互补型金属氧化物半导体（Complementary Metal-Oxide-Semiconductor，CMOS）电路的设计中，电路功耗主要由三部分组成。第一部分是泄露电流，例如寄生PN结的反偏电流、栅极泄露电流和亚阈值电流等，泄露电流是静态泄露电流并且主要与半导体工艺制造相关联。第二部分是短路电流，一般是在CMOS逻辑电路的输入级发生翻转等变化时形成从电源流到地的直流通路。第三部分是负载端的充放电电流，是在输出电位变化时对负载充放电时的电路。组成电路功耗的这些部分中，与第二部分短路电流相关的电路设计缺陷及风险是用传统的验证检查方法难以发现的。CMOS逻辑电路一般在前后门级之间利用后级门电路的栅极提供天然阻隔，使得CMOS逻辑电路的短路电流一般局限于本级逻辑电路。在高速电路设计中，例如设计用于高速数字通信的芯片，为了加快信号翻转率可能对逻辑门电路设计做出改动，例如在锁存器（latch）的逻辑设计中通过减少输入级的门电路来直接通过传输门逻辑传送到下一级的锁存逻辑，类似这样的逻辑门电路设计上的改动，在减少传输逻辑级数并达到快速传输且逻辑简单的同时，也使得容易形成新的前后级门电路的短路电流通路，也就是使得原本应局限于本级逻辑电路的短路电流发生在前后级逻辑电路。特别是在一定工作条件下可能出现常通态的短路电流。对芯片设计进行验证检查的方法分成动态验证和静态验证。动态验证也叫动态仿真（dynamic simulation），是将激励信号输入到电路模型并观察电路模型在激励信号下随着时间的输出，以此来判断电路是否符合预期。动态验证一般是通过比较结果和比对仿真波形来做出判断，例如与参考模型的输出进行比较的参考模型检查（reference model check）。静态验证也叫静态仿真，是通过分析电路特性来判断是否满足设计要求，不进行电路仿真和输入激励，而是结合辅助工具来验证预定义的规则如语法检查、语义检查等。静态验证中一般不对时序进行检查。因此，传统的动态验证和静态验证均难以在芯片设计阶段发现与第二部分短路电流相关的电路设计缺陷及风险，特别是难以发现在一定工作条件下出现的常通态的短路电流。因此有必要在传统的验证检查方法的基础上做出改进，从而针对如何在芯片设计阶段发现所述待测试设计的潜在短路电流路径这一问题做出优化，进而提供能用于如高速电路设计、CMOS逻辑电路设计等业务场景下的检查方法，不仅可以实现识别潜在短路电流路径的高覆盖率而且可以灵活地适配各种可能的芯片设计方案、芯片架构以及适配各种可能的验证工具、验证环境和验证方法学。下面进一步详细说明。

继续参阅上述各个步骤，在步骤S102，识别待测设计中的至少一个组合逻辑元件和至少一个时序逻辑元件。这里，所述待测设计一般是指数字电路芯片设计，例如高速数字通信电路设计、CMOS逻辑电路设计。数字电路根据逻辑功能的不同特点可以分成两大类，一类叫组合逻辑电路，另一类叫做时序逻辑电路。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。因此，可以按照组合逻辑电路和时序逻辑电路之间的分类，将待测设计的组成部分也拆分成组合逻辑元件和时序逻辑元件。换句话说，在步骤S102中识别的待测设计的组合逻辑元件对应待测设计中的组合逻辑电路，而在步骤S102中识别的待测设计的时序逻辑元件对应待测设计中的时序逻辑电路，并且一般地，组合逻辑元件仅和当前输入有关，时序逻辑元件和过去输入有关。如此，在步骤S102中，识别出待测设计中的至少一个组合逻辑元件和至少一个时序逻辑元件。在一些实施例中，待测设计中的至少一个时序逻辑元件可以包括锁存器。锁存器是数字电路中的一种具有记忆功能的逻辑元件。锁存器的“锁存”意味着将信号暂存以维持某种电平状态，例如记录二进制数字信号“0”和“1”。锁存器的输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态才被保存到输出，直到下一个锁存信号到来时才改变。锁存器一般在数字电路中作为时序逻辑电路的存储元件，或者作为数据暂存器。

继续参阅上述各个步骤，在步骤S104，基于所述至少一个组合逻辑元件预定义第一验证规则以及基于所述至少一个时序逻辑元件预定义第二验证规则，其中所述第一验证规则包括所述至少一个组合逻辑元件的潜在短路电流路径的发生条件，所述第二验证规则包括所述至少一个时序逻辑元件的潜在短路电流路径的发生条件。这里，针对在步骤S102中识别的待测设计中的所述至少一个组合逻辑元件，基于所述至少一个组合逻辑元件预定义第一验证规则，并且所述第一验证规则包括所述至少一个组合逻辑元件的潜在短路电流路径的发生条件。因此，第一验证规则针对的是组合逻辑元件因此主要考虑组合逻辑电路的特性，例如组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。这样有助于后续流程中实现更高覆盖率的对待测设计的潜在短路电流路径的识别。相对的，针对在步骤S102中识别的待测设计中的所述至少一个时序逻辑元件，基于所述至少一个时序逻辑元件预定义第二验证规则，并且所述第二验证规则包括所述至少一个时序逻辑元件的潜在短路电流路径的发生条件。因此，第二验证规则针对的是时序逻辑元件因此主要考虑时序逻辑元件的特性，例如时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号而且还取决于电路原来的状态。这样有助于后续流程中实现更高覆盖率的对待测设计的潜在短路电流路径的识别。应当理解的是，在步骤S102和步骤S104，首先识别出待测设计中的组合逻辑元件和时序逻辑元件，然后分别针对性地预定义了第一验证规则用于指示组合逻辑元件的潜在短路电流路径的发生条件以及预定义了第二验证规则用于指示时序逻辑元件的潜在短路电流路径的发生条件，这样有助于根据组合逻辑元件和时序逻辑元件之间的区别来更好地进行检测。上面提到，芯片设计中的短路电流路径的存在，可能是由于逻辑门电路设计上的改动如通过减少输入级的门电路来直接通过传输门逻辑传送到下一级的锁存逻辑，从而导致的前后级门电路的短路电流通路。因此，通过分别预定义第一验证规则和第二验证规则，可以更好地结合组合逻辑元件和时序逻辑元件之间的区别来进行逻辑门电路级别的细致分析，例如可以结合组合逻辑元件的功能定义来预定义第一验证规则和结合时序逻辑元件的时序特性来预定义第二验证规则，有助于建立起用于识别门级短路电流路径的有效检查方法且具有高覆盖率的优点。

继续参阅上述各个步骤，在步骤S106，按照所述待测设计的输入数据的时序路径进行第一静态时序分析并且在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果，以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析并且在进行所述第二静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第二检查结果。上面提到，在步骤S102和步骤S104，首先识别出待测设计中的组合逻辑元件和时序逻辑元件，然后分别针对性地预定义了第一验证规则用于指示组合逻辑元件的潜在短路电流路径的发生条件以及预定义了第二验证规则用于指示时序逻辑元件的潜在短路电流路径的发生条件。这里，在步骤S106，按照所述待测设计的输入数据的时序路径进行第一静态时序分析以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析。第一静态时序分析和第二静态时序分析都属于静态时序分析（static timing analysis，STA）。STA用于分析、调试及确认门级系统设计、门级电路设计的时序性能。静态时序分析也即STA可能包括检验门级电路的最大延时从而确定电路在指定频率下满足建立时间的要求，还可能包括检验门级电路的最小延时从而确定电路满足保持时间需求。静态时序分析中延时计算参考逻辑门延时和信号线延时组成的阶段延时。其中，逻辑门延时定义为逻辑门单元自身逻辑求值的时间。信号线延时定义为逻辑信号从逻辑门单元的输出端口开始在互连线上传播到下一级逻辑输入端口的延时。静态时序分析中还提取逻辑门单元相关的时序参数来进行验证。逻辑门单元是实现基本逻辑运算和复合逻辑运算的单元电路，例如在CMOS逻辑电路中数字电路逻辑门单元由PMOS晶体管和NMOS晶体管构成。逻辑门单元分为两种：组合逻辑门单元和时序逻辑门单元。组合逻辑门单元相关的时序参数包括逻辑门延时和信号转换延时。组合逻辑门单元相关的逻辑门延时定义为逻辑门单元自身逻辑求值的时间，具体地，通过由晶体管组成的逻辑门可以使高、低电平输入信号进行逻辑求值并产生对应的高电平或者低电平信号输出，从输入信号改变到对应的正确输出信号的时间间隔为逻辑门延时。信号转换延时指的是，输入端口或者输出端口的信号电平由高电平转换成低电平，或者由低电平转换成高电平，这样转换所需要的时间。相比组合逻辑门单元，时序逻辑门单元除了具有组合逻辑门单元的时序参数也即逻辑门延时和信号转换延时，还包括时序约束参数属性作为时序逻辑门单元的相关时序约束特性。例如确保时序逻辑门单元可以实现正确的逻辑功能包括满足所规定的输入或者输出信号数据需要保持稳定的最小时间间隔值，时序逻辑门单元的时序约束参数属性包括如建立时间（输入信号数据在时钟信号有效前到达并保持的最小时间）、保持时间（数据信号在时钟信号有效后保持的最小时间）等。

如上所述，在步骤S106，按照所述待测设计的输入数据的时序路径进行第一静态时序分析以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析。因此，借鉴静态时序分析也即STA的对门级系统设计、门级电路设计的时序性能进行分析确认的方式，可以将大规模集成电路例如所述待测设计，其中的元件进行拆分和定位，然后针对特定时序路径进行静态时序分析，有利于按照特定规则和特定方式检测出潜在短路电流路径。这里，时序路径（timing path）是指芯片设计中数据信号传播过程中所经过的逻辑路径。每一条时序路径都存在与之对应的一个始发点和一个终止点。一般来说，静态时序分析也即STA中定义的始发点可以分为两种：组合逻辑门单元的数据输入端口和时序逻辑门单元的时钟输入端口。并且，静态时序分析中定义的终止点也可以分为两种：组合逻辑门单元的数据输出端口和时序逻辑门单元的数据输入端口。在进行静态时序分析时，一般按照时序路径（例如按照数据信号从某个始发点传播到某个终止点的数据信号传播过程中所经过的逻辑路径），将芯片设计切割成多个检查区域，在每个检查区域上进行如阶段延时计算、提取组合逻辑门单元的时序参数、提取时序逻辑门单元的时序约束参数属性等。这里，本申请提供的一种用于芯片设计的检查方法，借鉴了静态时序分析的静态检查方法并且为此提出了特定的步骤和有关细节，包括：在步骤S102中识别待测设计中的组合逻辑元件和时序逻辑元件，接着在步骤S104中针对组合逻辑元件预定义第一验证规则和针对时序逻辑元件预定义第二验证规则，然后在步骤S106中按照所述待测设计的输入数据的时序路径进行第一静态时序分析。这样使得可以在进行所述第一静态时序分析过程中应用特定规则和特定方式，也就是在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果。上面提到，所述第一静态时序分析是属于静态时序分析也即STA，而STA的检查方法包括区分组合逻辑门单元和时序逻辑门单元并且按照特定时序路径切割多个检查区域并在每个检查区域上进行延时计算和参数提取。因此，为了借鉴静态时序分析的静态检查方法，在步骤S102中识别待测设计中的组合逻辑元件和时序逻辑元件的基础之上，在步骤S104中针对组合逻辑元件预定义第一验证规则和针对时序逻辑元件预定义第二验证规则，这样对应了STA的检查方法中对组合逻辑门单元和时序逻辑门单元的区分，并且预定义了逻辑元件的潜在短路电流路径以及发生条件。进一步地，在步骤S106中按照所述待测设计的输入数据的时序路径进行第一静态时序分析，这样就意味着，借鉴了STA的静态检查方法，检查出门级电路中的潜在短路电流路径，而且检查的始发点和终止点也分别对应了所述待测设计的输入数据的时序路径的始发点和终止点，可以采用类似STA的切割检查区域的方式，按照所述待测设计的输入数据的时序路径将所述待测设计切割成多个检查区域，这样在逐个的检查区域上通过判断时序路径上的逻辑及连接关系，可以自动分析并定位出潜在的短路电流风险点，从而可以给出相关检查报告和风险提示。并且，因为是借鉴了静态时序分析的静态检查方法，而且针对组合逻辑元件预定义第一验证规则和针对时序逻辑元件预定义第二验证规则从而对应了STA的检查方法中对组合逻辑门单元和时序逻辑门单元的区分，这样就意味着可以借鉴STA中对门级电路进行细致检查的特点。换句话说，可以利用STA中结合组合逻辑元件和时序逻辑元件之间的区别来进行逻辑门电路级别的细致分析，如此，可以结合组合逻辑元件的功能定义来预定义第一验证规则和结合时序逻辑元件的时序特性来预定义第二验证规则，因此在STA所进行的静态时序检查基础上通过额外预定义逻辑元件的短路电流路径及发生条件，可以保持STA静态时序检查时采用的有关配置，例如检查的开始点及停止点、路径追踪方法、组合逻辑元件的功能定义还有时序逻辑元件的时钟复位信号等，有助于建立起用于识别门级短路电流路径的有效检查方法。

进一步地，在步骤S106，按照所述待测设计的输入数据的时序路径进行第一静态时序分析以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析。上面提到，在步骤S106中按照所述待测设计的输入数据的时序路径进行第一静态时序分析，因此可以在进行所述第一静态时序分析过程中应用特定规则和特定方式，也就是在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果。在步骤S106中按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析，因此可以在进行所述第二静态时序分析过程中应用特定规则和特定方式，也就是在进行所述第二静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第二检查结果。如此，借鉴了STA的静态检查方法，检查出门级电路中的潜在短路电流路径，而且检查的始发点和终止点也分别对应了所述待测设计的时钟和复位信号的时序路径的始发点和终止点，可以采用类似STA的切割检查区域的方式，按照所述待测设计的时钟和复位信号的时序路径将所述待测设计切割成多个检查区域，这样在逐个的检查区域上通过判断时序路径上的逻辑及连接关系，可以自动分析并定位出潜在的短路电流风险点，从而可以给出相关检查报告和风险提示。并且，因为是借鉴了静态时序分析的静态检查方法，而且针对组合逻辑元件预定义第一验证规则和针对时序逻辑元件预定义第二验证规则从而对应了STA的检查方法中对组合逻辑门单元和时序逻辑门单元的区分，这样就意味着可以借鉴STA中对门级电路进行细致检查的特点。换句话说，可以利用STA中结合组合逻辑元件和时序逻辑元件之间的区别来进行逻辑门电路级别的细致分析，如此，可以结合组合逻辑元件的功能定义来预定义第一验证规则和结合时序逻辑元件的时序特性来预定义第二验证规则，有助于建立起用于识别门级短路电流路径的有效检查方法。另外，在步骤S106，分别进行两种时序路径的静态时序分析和基于验证规则获得各自的检查结果，也就是，按照所述待测设计的输入数据的时序路径进行第一静态时序分析并且在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果，以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析并且在进行所述第二静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第二检查结果。这样分别按照所述待测设计的输入数据的时序路径和按照所述待测设计的时钟和复位信号的时序路径进行静态时序分析和基于验证规则获得各自的检查结果，有助于提高检查覆盖率，而且可以便利地确定用于潜在短路电流路径检查的时序路径的始发点，也可以借鉴STA的静态检查方法。

继续参阅上述各个步骤，在步骤S108，基于所述第一检查结果和所述第二检查结果，确定所述待测设计的潜在短路电流路径。上面提到，分别按照所述待测设计的输入数据的时序路径和按照所述待测设计的时钟和复位信号的时序路径进行静态时序分析和基于验证规则获得各自的检查结果也就是第一检查结果和第二检查结果，通过在步骤S108汇总第一检查结果和第二检查结果，从而确定所述待测设计的潜在短路电流路径，有助于建立起用于识别门级短路电流路径的有效检查方法且具有高覆盖率的优点。总之，图1所示的用于芯片设计的检查方法，提供了一种静态检查门级短路电流路径的方法，因为借鉴了静态时序分析方法的静态检查方法，所以不需要复杂的仿真验证用例，而是可以直接通过逻辑定义及电路自身的连接关系来识别潜在的门级短路电流的发生路径；通过自动识别时序元件逻辑进而通过检查时序元件之间的逻辑互联正确性以及潜在的短路电流路径，具有高覆盖率的特点，可以发现传统的验证检查方法难以发现的门级短路电流路径；采用的检查方法借鉴了STA的静态时序检查方法，但是针对如何在芯片设计阶段发现所述待测试设计的潜在短路电流路径这一问题做出优化，可以将本申请实施例提供的用于芯片设计的检查方法集成到既有的STA检查环境中，从而利用可视化分析工具等更好地检视电路结构和获得检查结果。

应当理解的是，本申请实施例所提及的待测设计，可以对应任意合适的验证环境、验证方法学、验证工具等，只要能应用本申请实施例所提供的一种用于芯片设计的检查方法，从而在芯片设计阶段覆盖所述待测设计的潜在短路电流路径等电路设计缺陷及风险。例如，所述待测设计可以对应通用验证方法学（universal verification methodology，UVM）、验证方法学手册（verification methodology manual，VMM）、开放验证方法学（openverification methodology，OVM），或者其它任意合适的验证方法学。因此，图1所示的用于芯片设计的检查方法，不仅可以实现识别潜在短路电流路径的高覆盖率而且可以灵活地适配各种可能的芯片设计方案、芯片架构以及适配各种可能的验证工具、验证环境和验证方法学。

下面结合图2和图3的实施例来详细说明如何运用图1所示的用于芯片设计的检查方法来确定所述待测设计的潜在短路电流路径。

图2为本申请实施例提供的验证规则指示潜在短路电流路径的发生条件的示意图。如图2所示，芯片设计的一部分包括图2中所示的两个锁存器，分别为锁存器A 220和锁存器B 230。芯片设计还包括第一逻辑元件240、第二逻辑元件242和第三逻辑元件250。其中，锁存器A 220和锁存器B 230都是锁存器，锁存器是数字电路中的一种具有记忆功能的逻辑元件。锁存器的“锁存”意味着将信号暂存以维持某种电平状态，例如记录二进制数字信号“0”和“1”。锁存器的输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态才被保存到输出，直到下一个锁存信号到来时才改变。锁存器一般在数字电路中作为时序逻辑电路的存储元件，或者作为数据暂存器。其中，锁存器A 220和锁存器B230各自具有两个输入端口、两个输出端口还有时钟信号端口和复位信号端口。应当理解的是，图2所示的锁存器A 220和锁存器B 230仅为示例性，可以具有任意合适的锁存器设计和逻辑电路设计，包括额外的逻辑功能。例如，锁存器A 220和锁存器B 230可以是门控SR锁存器，具有两个输入信号和两个输出信号，并且通过使用额外的输入的使能信号例如时钟信号来提供置位功能，还可以通过复位信号来提供复位功能。锁存器A 220具有两个输入端口分别为第一输入端口A 221和第二输入端口A 222，具有两个输出端口分别为第一输出端口A 225和第二输出端口A 226，还具有时钟信号端口A 223和复位信号端口A 224。锁存器A220内部具有P型半导体A 227和N型半导体A 228组成的PN结，该PN结位于从第二输入端口A222到第一输出端口A 225之间。锁存器B 230具有两个输入端口分别为第一输入端口B 231和第二输入端口B 232，具有两个输出端口分别为第一输出端口B 235和第二输出端口B236，还具有时钟信号端口B 233和复位信号端口B 234。锁存器B 230内部具有P型半导体B237和N型半导体B 238组成的PN结，该PN结位于从第二输入端口B 232到第一输出端口B235之间。图2中还示出了多条数据信号线，包括输入信号208、时钟信号202、复位信号204和输出信号206。其中，时钟信号202被传输到锁存器A 220的时钟信号端口A 223用于提供时钟信号的输入，时钟信号202经过第二逻辑元件242的处理后被传输到锁存器B 230的时钟信号端口B 233用于提供时钟信号的输入。复位信号204被传输到锁存器A 220的复位信号端口A 224用于提供复位信号的输入，复位信号204经过第一逻辑元件240的处理后被传输到锁存器B 230的复位信号端口B 234用于提供复位信号的输入。输入信号208被传输到锁存器A 220的第二输入端口A 222和锁存器B 230的第二输入端口B 232。锁存器A 220通过其第一输入端口A 221接收输入（出于简洁，在附图2中没有标识该输入），通过其第二输入端口A 222接收输入信号208，通过第二输出端口A 226提供输出给输出信号206，以及通过第一输出端口A 225提供输出给第三逻辑元件250。第三逻辑元件250包括第一逻辑元件端口252接收输入信号208，第二逻辑元件端口254接收来自锁存器A 220的第一输出端口A225的输出，以及第三逻辑元件端口256用于提供输出给锁存器B 230的第一输入端口B231。锁存器B 230通过其第一输入端口B 231接收来自第三逻辑元件250的第三逻辑元件端口256的输出，通过其第二输入端口B 232接收输入信号208，通过第二输出端口B 236提供输出给输出信号206，以及通过第一输出端口B 235提供输出给下一级逻辑元件。

继续参阅图2，基于上述的各个逻辑元件的端口及连接关系，锁存器A 220、锁存器B 230、第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250构成了芯片设计中的一部分，并且包括了如锁存器A 220和锁存器B 230这样的时序逻辑元件。第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250可以理解为组合逻辑元件。下面结合图1所示的用于芯片设计的检查方法来确定图2所示的芯片设计的一部分的潜在短路电流路径。首先，在步骤S102中，识别待测设计中的至少一个组合逻辑元件和至少一个时序逻辑元件。这里，将图2中的锁存器A 220和锁存器B 230识别为时序逻辑元件。应当理解的是，取决于具体的电路设计，可以识别任意类型的时序逻辑元件，例如触发器等。另外，将图2中的第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250识别为组合逻辑元件。接着，在步骤S104，基于所述至少一个组合逻辑元件预定义第一验证规则以及基于所述至少一个时序逻辑元件预定义第二验证规则。这里，可以基于第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250预定义第一验证规则，例如可以结合第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250各自的功能定义。第一验证规则包括所述至少一个组合逻辑元件的潜在短路电流路径的发生条件。因此，第一验证规则可以结合图2中所示的第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250各自的功能定义、端口等，也就是通过逻辑定义及电路自身连接关系来检查门级短路电流的潜在发生路径。其中，针对第三逻辑元件250，其潜在短路电流路径的发生条件指示了从第一逻辑元件端口252到第三逻辑元件端口256的潜在短路电流路径B 282。进一步地，可以基于锁存器A 220和锁存器B 230来预定义第二验证规则，例如可以结合锁存器A 220和锁存器B 230各自的时序元件逻辑和时序元件之间的逻辑互联正确性来检查门级短路电流的潜在发生路径。其中，针对锁存器A 220，其潜在的短路电流路径的发生条件指示了从第二输入端口A 222到P型半导体A 227的潜在短路电流路径A280。针对锁存器B 230，其潜在的短路电流路径的发生条件指示了从第一输入端口B 231到第二输出端口B 236的潜在短路电流路径C 284。如此，图2示意性示出了如何根据验证规则指示潜在短路电流路径的发生条件。这样，上述的针对第三逻辑元件250的潜在短路电流路径B 282，针对锁存器A 220的潜在短路电流路径A 280，还有针对锁存器B 230的潜在短路电流路径C 284，也就是基于验证规则指示的潜在短路电流路径的发生条件，可以用于获得相应的检查结果。如此，可以结合组合逻辑元件的功能定义来预定义第一验证规则和结合时序逻辑元件的时序特性来预定义第二验证规则，有助于建立起用于识别门级短路电流路径的有效检查方法。下面结合图3的实施例进一步详细说明。

图3为本申请实施例提供的确定待测设计的潜在短路电流路径的示意图。如图3所示，锁存器A 220、锁存器B 230、第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250构成了芯片设计中的一部分，并且包括了如锁存器A 220和锁存器B 230这样的时序逻辑元件。图3所示的芯片设计的一部分与图2所示的芯片设计的一部分是一致的，并且具有相同名称和标号的元素内容也是一致，除非另有说明，在此不再赘述（为了更好的展示潜在短路电流路径对部分框图的大小做了调整）。图3中的锁存器B 230与图2中的锁存器B 230的细节是一致的，但是出于便于描述的目的，在图3中的锁存器B 230没有包括图2中的锁存器B230所包括的P型半导体B 237和N型半导体B 238。结合图2所示的针对第三逻辑元件250的潜在短路电流路径B 282，针对锁存器A 220的潜在短路电流路径A 280，还有针对锁存器B230的潜在短路电流路径C 284，也就是验证规则指示潜在短路电流路径的发生条件。接着，在步骤S106，按照所述待测设计的输入数据的时序路径进行第一静态时序分析并且在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果，以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析并且在进行所述第二静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第二检查结果。这里，图3示意性示出了按照输入信号208的时序路径（也就是一种输入数据的时序路径）进行第一静态时序分析并且在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果。图2中示意性示出了，基于第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250预定义第一验证规则，并且第一验证规则指示了针对第三逻辑元件250的潜在短路电流路径B 282。图2中还示意性示出了，基于锁存器A220和锁存器B 230来预定义第二验证规则，并且，第二验证规则指示了，针对锁存器A 220的潜在短路电流路径A 280还有针对锁存器B 230的潜在短路电流路径C 284。

继续参阅图3，按照输入信号208的时序路径，输入信号208被传输到锁存器A 220的第二输入端口A 222，然后因为图2所示的从第二输入端口A 222到P型半导体A 227的潜在短路电流路径A 280，从而存在从输入信号208到P型半导体A 227的潜在的短路电流路径。接着，因为P型半导体A 227和N型半导体A 228组成的PN结位于从第二输入端口A 222到第一输出端口A 225之间，因此从第二输入端口A 222到P型半导体A 227的潜在短路电流路径A 280（参见图2）可能影响到第一输出端口A 225。然后，出于上述在图2中所描述的各个逻辑元件的端口及连接关系，从第一输出端口A 225的输出被第三逻辑元件250的第二逻辑元件端口254接收，被第三逻辑元件250进行逻辑处理后，通过第三逻辑元件端口256输出给锁存器B 230的第一输入端口B 231。因此，在图2中示出的，第二验证规则指示的针对锁存器A 220的潜在短路电流路径A 280，按照输入信号208的时序路径进行静态分析的过程中，可以看出，从第二输入端口A 222到P型半导体A 227的潜在短路电流路径A 280（参见图2）影响到第一输出端口A 225、第二逻辑元件端口254、第三逻辑元件端口256直到锁存器B230的第一输入端口B 231。在逻辑门电路设计中，前后级的逻辑门电路之间往往存在一定的阻隔作用，例如CMOS逻辑电路一般在前后门级之间利用后级门电路的栅极提供天然阻隔从而使得CMOS逻辑电路的短路电流一般局限于本级逻辑电路。因此，在锁存器A 220内部存在的潜在短路电流路径A 280有可能受到阻隔作用而不会影响到锁存器B 230。但是，在特定的条件下，例如锁存器B 230内部也存在潜在短路电路路径，例如图2中所示出的，第二验证规则还指示了，针对锁存器B 230的从第一输入端口B 231到第二输出端口B 236的潜在短路电流路径C 284。如此，针对锁存器A 220的潜在短路电流路径A 280还有针对锁存器B230的潜在短路电流路径C 284，这两者的结合，可能使得前后级的逻辑门电路之间的阻隔作用难以发挥预期效果，也就有可能使得从第二输入端口A 222到P型半导体A 227的潜在短路电流路径A 280（参见图2），影响到第一输出端口A 225、第二逻辑元件端口254、第三逻辑元件端口256直到锁存器B 230的第一输入端口B 231，然后因为从第一输入端口B 231到第二输出端口B 236的潜在短路电流路径C 284（参见图2），进而影响到锁存器B 230的第二输出端口B 236，这样就构成了从输入信号208直到输出信号206的待测设计的第一潜在短路电流路径310，而且在满足特定工作条件下是常通态的短路电路。并且，在实际应用中，输入信号208可能用于提供电源，而输出信号206可能是接地，这样就意味着待测设计的第一潜在短路电流路径310是直接从电源到地的直流通路。其中，图3中用虚线示意性示出了待测设计的第一潜在短路电流路径310，其从输入信号208开始，依次经过第二输入端口A222、P型半导体A 227、第一输出端口A 225、第二逻辑元件端口254、第三逻辑元件端口256、第一输入端口B 231直到第二输出端口B 236。

继续参阅图3，按照输入信号208的时序路径，输入信号208被第三逻辑元件250的第一逻辑元件端口252接收，然后因为图2所示的第一验证规则指示的针对第三逻辑元件250的从第一逻辑元件端口252到第三逻辑元件端口256的潜在短路电流路径B 282，存在从输入信号208到第三逻辑元件250的第三逻辑元件端口256的潜在的短路电流路径。然后，出于上述在图2中所描述的各个逻辑元件的端口及连接关系，第三逻辑元件端口256输出给锁存器B 230的第一输入端口B 231，因为针对锁存器B 230的从第一输入端口B 231到第二输出端口B 236的潜在短路电流路径C 284，所以，针对第三逻辑元件250的潜在短路电流路径B 282与针对锁存器B 230的潜在短路电流路径C 284，这两者的结合，使得从第一逻辑元件端口252到第三逻辑元件端口256的潜在短路电流路径B 282，影响到第一输入端口B 231，进而影响到锁存器B 230的第二输出端口B 236，这样就构成了从输入信号208直到输出信号206的待测设计的第二潜在短路电流路径320。图3中用虚线示意性示出了待测设计的第二潜在短路电流路径320，其从输入信号208开始，依次经过第一逻辑元件端口252、第三逻辑元件端口256、第一输入端口B 231直到第二输出端口B 236。

继续参阅图3，图2所示的第一验证规则所指示的针对第三逻辑元件250的从第一逻辑元件端口252到第三逻辑元件端口256的潜在短路电流路径B 282，还有图2所示的第二验证规则所指示的针对锁存器A 220的从第二输入端口A 222到P型半导体A 227的潜在短路电流路径A 280以及针对锁存器B 230的从第一输入端口B 231到第二输出端口B 236的潜在短路电流路径C 284，在基于验证规则指示的潜在短路电流路径的发生条件的基础上，图3示出了按照输入信号208的时序路径进行静态时序分析的过程中获得的检查结果，该检查结果包括待测设计的第一潜在短路电流路径310和待测设计的第二潜在短路电流路径320。应当理解的是，图3中仅示出了按照输入信号208的时序路径进行静态时序分析的过程中获得的检查结果，在步骤S106，按照所述待测设计的输入数据的时序路径进行第一静态时序分析并且在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果，以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析并且在进行所述第二静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第二检查结果。因此，还应该按照所述待测设计的时钟和复位信号的时序路径进行静态分析，例如按照图3中示出的时钟信号202和复位信号204的时序路径进行静态分析并且在进行静态分析过程中基于验证规则获得检查结果。出于表述简洁的目的，图3中仅示意性示出了按照输入信号208的时序路径进行静态时序分析的过程中获得的检查结果。

参阅图2和图3，针对组合逻辑元件预定义第一验证规则和针对时序逻辑元件预定义第二验证规则从而对应了STA的检查方法中对组合逻辑门单元和时序逻辑门单元的区分，这样有助于后续实现高覆盖率的检查验证。图2中示意性示出了，基于第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250（设第一逻辑元件240、第二逻辑元件242以及第三逻辑元件250识别为组合逻辑元件）预定义第一验证规则，第一验证规则所指示的针对第三逻辑元件250的从第一逻辑元件端口252到第三逻辑元件端口256的潜在短路电流路径B 282。基于锁存器A 220和锁存器B 230（锁存器A 220和锁存器B 230均是锁存器且属于时序逻辑元件）预定义第二验证规则，第二验证规则所指示的针对锁存器A 220的从第二输入端口A 222到P型半导体A 227的潜在短路电流路径A 280以及针对锁存器B 230的从第一输入端口B 231到第二输出端口B 236的潜在短路电流路径C 284。结合图2和图3，可以看出，按照输入信号208的时序路径，针对锁存器A 220的潜在短路电流路径A 280还有针对锁存器B 230的潜在短路电流路径C 284，这两者的结合，使得存在待测设计的第一潜在短路电流路径310。因此，待测设计的第一潜在短路电流路径310是通过在静态时序分析的过程中基于第二验证规则所指示的潜在短路电流路径A 280和潜在短路电流路径C 284而识别的。而按照输入信号208的时序路径，针对第三逻辑元件250的潜在短路电流路径B 282与针对锁存器B 230的潜在短路电流路径C 284，这两者的结合，使得存在待测设计的第二潜在短路电流路径320。因此，待测设计的第二潜在短路电流路径320是通过在静态时序分析的过程中基于第一验证规则所指示的潜在短路电流路径B 282和第二验证规则所指示的潜在短路电流路径C 284而识别的。这样意味着，通过分别预定义第一验证规则和第二验证规则，可以更好地结合组合逻辑元件和时序逻辑元件之间的区别来进行逻辑门电路级别的细致分析，例如可以结合组合逻辑元件的功能定义来预定义第一验证规则和结合时序逻辑元件的时序特性来预定义第二验证规则，有助于建立起用于识别门级短路电流路径的有效检查方法且具有高覆盖率的优点。

进一步地，图2和图3所示出的为芯片设计的一部分。如上所述，图1所示的检查方法，可以采用类似STA的切割检查区域的方式，按照所述待测设计的输入数据的时序路径将所述待测设计切割成多个检查区域，这样在逐个的检查区域上通过判断时序路径上的逻辑及连接关系，可以自动分析并定位出潜在的短路电流风险点，从而可以给出相关检查报告和风险提示。并且，在一些实施例中，考虑到可以分割完整的芯片设计为多个检查区域，例如分割为图2和图3中所示的芯片设计的一部分，可以对每个检查区域或者每个分割部分单独进行检查并确定潜在短路电流路径。

进一步地，图2和图3所示出的按照输入信号208的时序路径进行静态时序分析。如上所述，图1所示的检查方法，分别按照所述待测设计的输入数据的时序路径和按照所述待测设计的时钟和复位信号的时序路径进行静态时序分析和基于验证规则获得各自的检查结果，有助于提高检查覆盖率，而且可以便利地确定用于潜在短路电流路径检查的时序路径的始发点，也可以借鉴STA的静态检查方法。

参阅上述图1、图2和图3，提供了一种用于芯片设计的检查方法、设备及介质，其中包括静态检查门级短路电流路径的方法，因为借鉴了静态时序分析方法的静态检查方法，所以不需要复杂的仿真验证用例，而是可以直接通过逻辑定义及电路自身的连接关系来识别潜在的门级短路电流的发生路径；通过自动识别时序元件逻辑进而通过检查时序元件之间的逻辑互联正确性以及潜在的短路电流路径，具有高覆盖率的特点，可以发现传统的验证检查方法难以发现的门级短路电流路径；采用的检查方法借鉴了STA的静态时序检查方法，但是针对如何在芯片设计阶段发现所述待测试设计的潜在短路电流路径这一问题做出优化，可以将本申请实施例提供的用于芯片设计的检查方法集成到既有的STA检查环境中，从而利用可视化分析工具等更好地检视电路结构和获得检查结果。

在一种可能的实施方式中，所述待测设计是锁存器电路，触发器电路，或者寄存器电路。应当理解的是，所述待测设计可以包括任意可能的电路类型、电路结构，以及可能包括任意可能的时序逻辑元件。

在一种可能的实施方式中，所述第一验证规则基于所述至少一个组合逻辑元件的功能定义和端口，所述第二验证规则基于所述至少一个时序逻辑元件的逻辑门电路设计和端口。在一些实施例中，所述待测设计是锁存器电路，所述第一验证规则所包括的所述至少一个组合逻辑元件的潜在短路电流路径的发生条件和所述第二验证规则所包括的所述至少一个时序逻辑元件的潜在短路电流路径的发生条件均包括所述锁存器电路的信号翻转率和传输逻辑级数。如此，通过分别预定义第一验证规则和第二验证规则，可以更好地结合组合逻辑元件和时序逻辑元件之间的区别来进行逻辑门电路级别的细致分析，例如可以结合组合逻辑元件的功能定义来预定义第一验证规则和结合时序逻辑元件的时序特性来预定义第二验证规则，有助于建立起用于识别门级短路电流路径的有效检查方法且具有高覆盖率的优点。并且，针对锁存器电路的特点，也就是所述锁存器电路的信号翻转率和传输逻辑级数，能更好地识别潜在的短路电流路径。

在一种可能的实施方式中，所述待测设计的输入数据的时序路径的始发点和终止点分别是所述至少一个组合逻辑元件的数据输入端口和所述至少一个组合逻辑元件的数据输出端口。如此，通过按照不同的时序路径的始发点和终止点的组合，可以提高对潜在的短路电流路径进行验证检查的覆盖率。

在一种可能的实施方式中，所述待测设计的输入数据的时序路径的始发点和终止点分别是所述至少一个组合逻辑元件的数据输入端口和所述至少一个时序逻辑元件的数据输入端口。如此，通过按照不同的时序路径的始发点和终止点的组合，可以提高对潜在的短路电流路径进行验证检查的覆盖率。

在一种可能的实施方式中，所述待测设计的时钟和复位信号的时序路径的始发点和终止点分别是所述至少一个时序逻辑元件的时钟输入端口和所述至少一个组合逻辑元件的数据输出端口。如此，通过按照不同的时序路径的始发点和终止点的组合，可以提高对潜在的短路电流路径进行验证检查的覆盖率。

在一种可能的实施方式中，所述待测设计的时钟和复位信号的时序路径的始发点和终止点分别是所述至少一个时序逻辑元件的时钟输入端口和所述至少一个时序逻辑元件的数据输入端口。如此，通过按照不同的时序路径的始发点和终止点的组合，可以提高对潜在的短路电流路径进行验证检查的覆盖率。

参阅上述图1、图2和图3，在一些实施例中，为了尽可能地提高覆盖率，可以采用多种不同的时序路径的始发点和终止点的组合。其中，在步骤S106中，至少按照所述待测设计的输入数据的时序路径进行第一静态时序分析以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析。并且，所述待测设计的输入数据的时序路径的始发点和终止点可以包括任意合适的组合，并且利用这些可能的组合来获得各自相应的检查结果，从而提高验证检查的覆盖率。类似地，所述待测设计的时钟和复位信号的时序路径的始发点和终止点以包括任意合适的组合，并且利用这些可能的组合来获得各自相应的检查结果，从而提高验证检查的覆盖率。

在一种可能的实施方式中，所述第一静态时序分析包括提取所述待测设计的输入数据的时序路径上的组合逻辑元件的时序参数以及检查所述待测设计的输入数据的时序路径上的时序逻辑元件的逻辑互联关系。在一些实施例中，所述第一静态时序分析所提取的所述待测设计的输入数据的时序路径上的组合逻辑元件的时序参数包括信号转换延时和逻辑门延时，所述第一静态时序分析还包括提取所述待测设计的输入数据的时序路径上的时序逻辑元件的时序约束属性。如此，可以结合组合逻辑元件的功能定义来预定义第一验证规则和结合时序逻辑元件的时序特性来预定义第二验证规则，有助于建立起用于识别门级短路电流路径的有效检查方法。

在一种可能的实施方式中，所述第二静态时序分析包括提取所述待测设计的时钟和复位信号的时序路径上的组合逻辑元件的时序参数以及检查所述待测设计的时钟和复位信号的时序路径上的时序逻辑元件的逻辑互联关系。在一些实施例中，所述第二静态时序分析所提取的所述待测设计的时钟和复位信号的时序路径上的组合逻辑元件的时序参数包括信号转换延时和逻辑门延时，所述第二静态时序分析还包括提取所述待测设计的时钟和复位信号的时序路径上的时序逻辑元件的时序约束属性。可以结合组合逻辑元件的功能定义来预定义第一验证规则和结合时序逻辑元件的时序特性来预定义第二验证规则，有助于建立起用于识别门级短路电流路径的有效检查方法。

在一种可能的实施方式中，所述第一静态时序分析和/或所述第二静态时序分析包括分区域检查。如此，通过分区域检查有助于提高效率和覆盖率。

在一种可能的实施方式中，所述待测设计是门级电路设计。如此，有助于建立起用于识别门级短路电流路径的有效检查方法。

图4是本申请实施例提供的一种计算设备的结构示意图，该计算设备400包括：一个或者多个处理器410、通信接口420以及存储器430。所述处理器410、通信接口420以及存储器430通过总线440相互连接。可选地，该计算设备400还可以包括输入/输出接口450，输入/输出接口450连接有输入/输出设备，用于接收用户设置的参数等。该计算设备400能够用于实现上述的本申请实施例中设备实施例或者系统实施例的部分或者全部功能；处理器410还能够用于实现上述的本申请实施例中方法实施例的部分或者全部操作步骤。例如，该计算设备400执行各种操作的具体实现可参照上述实施例中的具体细节，如处理器410用于执行上述方法实施例中部分或者全部步骤或者上述方法实施例中的部分或者全部操作。再例如，本申请实施例中，计算设备400可用于实现上述装置实施例中一个或者多个部件的部分或者全部功能，此外通信接口420具体可用于为了实现这些装置、部件的功能所必须的通讯功能等，以及处理器410具体可用于为了实现这些装置、部件的功能所必须的处理功能等。

应当理解的是，图4的计算设备400可以包括一个或者多个处理器410，并且多个处理器410可以按照并行化连接方式、串行化连接方式、串并行连接方式或者任意连接方式来协同提供处理能力，或者多个处理器410可以构成处理器序列或者处理器阵列，或者多个处理器410之间可以分成主处理器和辅助处理器，或者多个处理器410之间可以具有不同的架构如采用异构计算架构。另外，图4所示的计算设备400，相关的结构性描述及功能性描述是示例性且非限制性的。在一些示例性实施例中，计算设备400可以包括比图4所示的更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者具有不同的部件布置。

处理器410可以有多种具体实现形式，例如处理器410可以包括中央处理器（central processing unit，CPU）、图形处理器（graphic processing unit，GPU）、神经网络处理器（neural-network processing unit，NPU）、张量处理器（tensor processingunit，TPU）或数据处理器（data processing unit，DPU）等一种或多种的组合，本申请实施例不做具体限定。处理器410还可以是单核处理器或多核处理器。处理器410可以由CPU和硬件芯片的组合。上述硬件芯片可以是专用集成电路（application-specific integratedcircuit，ASIC），可编程逻辑器件（programmable logic device，PLD）或其组合。上述PLD可以是复杂可编程逻辑器件（complex programmable logic device，CPLD），现场可编程逻辑门阵列（field-programmable gate array，FPGA），通用阵列逻辑（generic array logic，GAL）或其任意组合。处理器410也可以单独采用内置处理逻辑的逻辑器件来实现，例如FPGA或数字信号处理器（digital signal processor，DSP）等。通信接口420可以为有线接口或无线接口，用于与其他模块或设备进行通信，有线接口可以是以太接口、局域互联网络（local interconnect network，LIN）等，无线接口可以是蜂窝网络接口或使用无线局域网接口等。

存储器430可以是非易失性存储器，例如，只读存储器（read-only memory，ROM）、可编程只读存储器（programmable ROM，PROM）、可擦除可编程只读存储器（erasable PROM，EPROM）、电可擦除可编程只读存储器（electrically EPROM，EEPROM）或闪存。存储器430也可以是易失性存储器，易失性存储器可以是随机存取存储器（random access memory，RAM），其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器（static RAM，SRAM）、动态随机存取存储器（dynamic RAM，DRAM）、同步动态随机存取存储器（synchronous DRAM，SDRAM）、双倍数据速率同步动态随机存取存储器（double data rate SDRAM，DDR SDRAM）、增强型同步动态随机存取存储器（enhancedSDRAM，ESDRAM）、同步连接动态随机存取存储器（synchlink DRAM，SLDRAM）和直接内存总线随机存取存储器（direct rambus RAM，DR RAM）。存储器430也可用于存储程序代码和数据，以便于处理器410调用存储器430中存储的程序代码执行上述方法实施例中的部分或者全部操作步骤，或者执行上述设备实施例中的相应功能。此外，计算设备400可能包含相比于图4展示的更多或者更少的组件，或者有不同的组件配置方式。

总线440可以是快捷外围部件互连标准（peripheral component interconnectexpress，PCIe）总线，或扩展工业标准结构（extended industry standard architecture，EISA）总线、统一总线（unified bus，Ubus或UB）、计算机快速链接（compute express link，CXL）、缓存一致互联协议（cache coherent interconnect for accelerators，CCIX）等。总线440可以分为地址总线、数据总线、控制总线等。总线440除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，图4中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

本申请实施例提供的方法和设备是基于同一发明构思的，由于方法及设备解决问题的原理相似，因此方法与设备的实施例、实施方式、示例或实现方式可以相互参见，其中重复之处不再赘述。本申请实施例还提供一种系统，该系统包括多个计算设备，每个计算设备的结构可以参照上述所描述的计算设备的结构。该系统可实现的功能或者操作可以参照上述方法实施例中的具体实现步骤和/或上述装置实施例中所描述的具体功能，在此不再赘述。

本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机指令，当所述计算机指令在计算机设备（如一个或者多个处理器）上运行时可以实现上述方法实施例中的方法步骤。所述计算机可读存储介质的处理器在执行上述方法步骤的具体实现可参照上述方法实施例中所描述的具体操作和/或上述装置实施例中所描述的具体功能，在此不再赘述。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。本申请实施例可以全部或部分地通过软件、硬件、固件或其他任意组合来实现。当使用软件实现时，上述实施例可以全部或部分地以计算机程序产品的形式实现。本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质上实施的计算机程序产品的形式。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载或执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以为通用计算机、专用计算机、计算机网络、或者其他可编程装置。计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线（例如同轴电缆、光纤、数字用户线）或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集合的服务器、数据中心等数据存储设备。可用介质可以是磁性介质（如软盘、硬盘、磁带）、光介质、或者半导体介质。半导体介质可以是固态硬盘，也可以是随机存取存储器，闪存，只读存储器，可擦可编程只读存储器，电可擦可编程只读存储器，寄存器或任何其他形式的合适存储介质。

本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和/或方框图来描述。可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并或删减；本申请实施例系统中的模块可以根据实际需要进行划分、合并或删减。如果本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (14)

1.一种用于芯片设计的检查方法，其特征在于，所述检查方法包括：

识别待测设计中的至少一个组合逻辑元件和至少一个时序逻辑元件；

基于所述至少一个组合逻辑元件预定义第一验证规则以及基于所述至少一个时序逻辑元件预定义第二验证规则，其中所述第一验证规则包括所述至少一个组合逻辑元件的潜在短路电流路径的发生条件，所述第二验证规则包括所述至少一个时序逻辑元件的潜在短路电流路径的发生条件；

按照所述待测设计的输入数据的时序路径进行第一静态时序分析并且在进行所述第一静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第一检查结果，以及按照所述待测设计的时钟和复位信号的时序路径进行第二静态时序分析并且在进行所述第二静态时序分析过程中基于所述第一验证规则和所述第二验证规则获得第二检查结果；和

基于所述第一检查结果和所述第二检查结果，确定所述待测设计的潜在短路电流路径，

所述第一静态时序分析包括提取所述待测设计的输入数据的时序路径上的组合逻辑元件的时序参数以及检查所述待测设计的输入数据的时序路径上的时序逻辑元件的逻辑互联关系，

所述第二静态时序分析包括提取所述待测设计的时钟和复位信号的时序路径上的组合逻辑元件的时序参数以及检查所述待测设计的时钟和复位信号的时序路径上的时序逻辑元件的逻辑互联关系。

2.根据权利要求1所述的检查方法，其特征在于，所述待测设计是锁存器电路，触发器电路，或者寄存器电路。

3.根据权利要求1所述的检查方法，其特征在于，所述第一验证规则基于所述至少一个组合逻辑元件的功能定义和端口，所述第二验证规则基于所述至少一个时序逻辑元件的逻辑门电路设计和端口。

4.根据权利要求3所述的检查方法，其特征在于，所述待测设计是锁存器电路，所述第一验证规则所包括的所述至少一个组合逻辑元件的潜在短路电流路径的发生条件和所述第二验证规则所包括的所述至少一个时序逻辑元件的潜在短路电流路径的发生条件均包括所述锁存器电路的信号翻转率和传输逻辑级数。

5.根据权利要求1所述的检查方法，其特征在于，所述待测设计的输入数据的时序路径的始发点和终止点分别是所述至少一个组合逻辑元件的数据输入端口和所述至少一个组合逻辑元件的数据输出端口。

6.根据权利要求1所述的检查方法，其特征在于，所述待测设计的输入数据的时序路径的始发点和终止点分别是所述至少一个组合逻辑元件的数据输入端口和所述至少一个时序逻辑元件的数据输入端口。

7.根据权利要求1所述的检查方法，其特征在于，所述待测设计的时钟和复位信号的时序路径的始发点和终止点分别是所述至少一个时序逻辑元件的时钟输入端口和所述至少一个组合逻辑元件的数据输出端口。

8.根据权利要求1所述的检查方法，其特征在于，所述待测设计的时钟和复位信号的时序路径的始发点和终止点分别是所述至少一个时序逻辑元件的时钟输入端口和所述至少一个时序逻辑元件的数据输入端口。

9.根据权利要求1所述的检查方法，其特征在于，所述第一静态时序分析所提取的所述待测设计的输入数据的时序路径上的组合逻辑元件的时序参数包括信号转换延时和逻辑门延时，所述第一静态时序分析还包括提取所述待测设计的输入数据的时序路径上的时序逻辑元件的时序约束属性。

10.根据权利要求1所述的检查方法，其特征在于，所述第二静态时序分析所提取的所述待测设计的时钟和复位信号的时序路径上的组合逻辑元件的时序参数包括信号转换延时和逻辑门延时，所述第二静态时序分析还包括提取所述待测设计的时钟和复位信号的时序路径上的时序逻辑元件的时序约束属性。

11.根据权利要求1所述的检查方法，其特征在于，所述第一静态时序分析和/或所述第二静态时序分析包括分区域检查。

12.根据权利要求1至9中任一项所述的检查方法，其特征在于，所述待测设计是门级电路设计。

13.一种计算机设备，其特征在于，所述计算机设备包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现根据权利要求1至12中任一项所述的方法。

14.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在计算机设备上运行时使得所述计算机设备执行根据权利要求1至12中任一项所述的方法。