CN116185133B - 芯片时钟校准方法、装置、芯片、电子设备及存储介质 - Google Patents

Abstract

本申请公开了一种芯片时钟校准方法、装置、芯片、电子设备及存储介质，该方法包括：将芯片的外部晶体提供的外部时钟确定为所述芯片的主时钟；在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准；切换所述主时钟的时钟源，将所述内部时钟确定为所述主时钟，并向所述上位机反馈校准结果；在所述上位机确定所述校准结果符合第一校准要求的情况下，确定完成了对所述内部时钟的校准。该方法能够准确而高效的对芯片的内部时钟的校准。

Description

芯片时钟校准方法、装置、芯片、电子设备及存储介质

技术领域

本申请涉及芯片设计、测试以及生产领域，特别涉及一种芯片时钟校准方法、装置、芯片、电子设备及存储介质。

背景技术

芯片中具有内部时钟，在芯片工作的过程中经常需要调用到该内部时钟。但是，由于内部时钟本身具有缺陷，会出现提供时钟不准确的现象。这就需要对其进行校准。但是目前对内部时钟进行校准时经常会通过使用程控示波器等外部设备，与芯片连接并交互后才能实现对芯片的内部时钟的校准。该校准方式需额外设备支持，而且校准效率低下。

发明内容

本申请实施例的目的在于提供一种芯片的检测方法、装置、芯片、电子设备及存储介质，该方法能够在不需要外部设备参与的情况下，准确而高效的实现对芯片的内部时钟的校准。

为了实现该目的本申请提供了一种芯片时钟校准方法，应用于芯片上，该方法包括：

将芯片的外部晶体提供的外部时钟确定为所述芯片的主时钟；

在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准；

切换所述主时钟的时钟源，将所述内部时钟确定为所述主时钟，并向所述上位机反馈校准结果；

在所述上位机确定所述校准结果符合第一校准要求的情况下，确定完成了对所述内部时钟的校准。

作为可选，所述芯片与所述上位机通过串口连接，所述在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准，包括：

在接收到所述上位机发送的基于串口通信的所述校准指令的情况下，从所述校准指令中获取所述校准值对应的数据帧；

基于所述数据帧确定所述校准值；

将所述校准值写入所述芯片中的第一寄存器，以覆盖所述第一寄存器中存储的原始校准值。

作为可选，在向所述上位机反馈校准结果后，所述方法还包括：

切换所述主时钟的时钟源，将所述外部时钟确定为所述主时钟，以准备再次接收所述上位机发送的校准指令。

作为可选，所述方法还包括：

在所述上位机确定所述校准结果不符合所述第一校准要求的情况下，重新接收所述上位机发送的更新后的所述校准指令，其中更新后的所述校准指令中具有更新后的所述校准值。

作为可选，其中，所述上位机通过所述校准结果中数据帧的格式确定所述校准结果是否符合第一校准要求 ，所述数据帧至少具有帧头和帧尾。

作为可选，其中，所述第一校准要求包括：所述数据帧的帧头与预存帧头信息的内容相同，且所述数据帧的帧尾与预存帧尾信息的内容相同。

作为可选，其中，所述内部时钟的功耗小于所述外部时钟的功耗，所述方法还包括：

在所述上位机确定所述校准结果符合第一校准要求的情况下，调用校准后的所述内部时钟。

作为可选，在调用校准后的所述内部时钟后，所述方法还包括：

基于预设时间间隔获取所述内部时钟；

在确定所述内部时钟与标准时钟的差别大于第一范围的情况下，再次启动对所述内部时钟的校准操作。

本申请实施例还提供了一种芯片时钟校准装置，包括：

第一确定模块，其配置为将芯片的外部晶体提供的外部时钟确定为所述芯片的主时钟；

校准模块，其配置为在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准；

反馈模块，其配置为切换所述主时钟的时钟源，将所述内部时钟确定为所述主时钟，并向所述上位机反馈校准结果；

第二确定模块，其配置为在所述上位机确定所述校准结果符合第一校准要求的情况下，确定完成了对所述内部时钟的校准。

本申请实施例还提供了一种芯片，所述芯片上集成有如上所述的芯片时钟校准装置。

本申请实施例还提供了一种电子设备，包括处理器和存储器，所述存储器中存储有可执行程序，所述存储器执行所述可执行程序以进行如上所述的方法的步骤。

本申请实施例还提供了一种存储介质，所述存储介质承载有一个或者多个计算机程序，所述一个或者多个计算机程序被处理器执行时实现如上所述方法的步骤。

本申请实施例的有益效果在于：本申请实施例的该芯片时钟校准方法，能够通过对芯片的主时钟的灵活切换的方式，准确的接收上位机发送的校准指令，从而在不需要外部设备参与的情况下，准确而高效的对芯片的内部时钟的校准。

附图说明

图1为本申请实施例的芯片时钟校准方法的流程图；

图2为本申请实施例的上位机与芯片连接关系示意图；

图3为本申请实施例的图1中步骤S200的一个实施例的流程图；

图4为本申请实施例的芯片时钟校准方法的一个实施例的流程图；

图5为本申请实施例的芯片时钟校准方法的另一个具体实施例的流程图；

图6为本申请实施例的芯片时钟校准装置的结构框图；

图7为本申请实施例的电子设备的结构框图。

具体实施方式

此处参考附图描述本申请的各种方案以及特征。

应理解的是，可以对此处申请的实施例做出各种修改。因此，上述说明书不应该视为限制，而仅是作为实施例的范例。本领域的技术人员将想到在本申请的范围和精神内的其他修改。

包含在说明书中并构成说明书的一部分的附图示出了本申请的实施例，并且与上面给出的对本申请的大致描述以及下面给出的对实施例的详细描述一起用于解释本申请的原理。

通过下面参照附图对给定为非限制性实例的实施例的优选形式的描述，本申请的这些和其它特性将会变得显而易见。

还应当理解，尽管已经参照一些具体实例对本申请进行了描述，但本领域技术人员能够确定地实现本申请的很多其它等效形式。

当结合附图时，鉴于以下详细说明，本申请的上述和其他方面、特征和优势将变得更为显而易见。

此后参照附图描述本申请的具体实施例；然而，应当理解，所申请的实施例仅仅是本申请的实例，其可采用多种方式实施。熟知和/或重复的功能和结构并未详细描述以避免不必要或多余的细节使得本申请模糊不清。因此，本文所申请的具体的结构性和功能性细节并非意在限定，而是仅仅作为权利要求的基础和代表性基础用于教导本领域技术人员以实质上任意合适的详细结构多样地使用本申请。

本说明书可使用词组“在一种实施例中”、“在另一个实施例中”、“在又一实施例中”或“在其他实施例中”，其均可指代根据本申请的相同或不同实施例中的一个或多个。

本申请实施例的一种芯片时钟校准方法，该方法应用于芯片上，该时钟校准方法通过对外部时钟和内部时钟之间的切换，准确的接收到上位机发送的校准值，从而基于校准值对内部时钟进行校准。具体的，该方法包括：将芯片的外部晶体提供的外部时钟确定为芯片的主时钟，由于外部晶体提供的外部时钟准确，因此基于主时钟接收上位机发送的校准指令时，不会触发数据传输错误。从而确保通过校准指令能够接收到准确的校准值。进而可以基于获取到的校准值对芯片的内部时钟进行校准。此外，芯片对内部时钟校准后还可以在将内部时钟确定为主时钟的情况下，将校准结果反馈给上位机，以使上位机基于校准结果确定校准操作是否符合第一校准要求。如果上位机确定校准操作符合第一校准要求，则芯片可以确定完成了时钟校准操作。

下面结合附图，对该芯片时钟校准方法进行详细说明，图1为本申请实施例的芯片时钟校准方法的流程图，如图1所示并结合图2，该方法包括以下步骤：

S100，将芯片的外部晶体提供的外部时钟确定为所述芯片的主时钟。

示例性的，芯片的主时钟为芯片工作时使用的时钟，如芯片与其他关联部件交互过程中需要使用到的时钟。本实施的芯片上设置有外部晶体，外部晶体利用晶体震荡的原理提供时钟，该外部晶体提供的外部时钟相对于芯片的内部时钟准确。

在启动对芯片进行时钟校准操作后可以将外部晶体提供的外部时钟确定为芯片的主时钟，使得芯片在与上位机交互时能够基于正确的主时钟进行数据交互。其中，在接收上位机发送的校准指令时，能够基于芯片与上位机的串口连接关系来获取到准确的校准指令，不会因为串口连接中的异步通信而造成数据的损坏。

S200，在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准。

示例性的，芯片与上位机通信连接，如通过串口连接、总线连接等方式。基于通信连接关系接收到上位机发送的校准指令。该校准指令用于对芯片中的内部时钟进行校准。芯片中的内部时钟可以通过芯片内部振荡电路实现提供时钟的功能。该内部时钟具有功耗低、调用效率高等便于使用的特点。因此芯片在接收到校准指令后，可以从校准指令中获取其中的校准值，也为TRIM值。基于校准值对内部时钟进行校准。具体在校准操作中可以将校准指令中新的校准值覆盖掉内部时钟的原始校准值。

在一个实施例中，一方面，芯片可以请求上位机对其内部时钟进行校准；另一方面，上位机也可以主动对芯片的内部时钟进行校准，如基于预设时间间隔对芯片的内部时钟进行校准。

上位机发送校准指令可以是基于标准时钟生成对应的校准指令。如可以基于上位机与芯片之间的通信协议而生成该校准指令。从而上位机可以准确的将校准指令发送给芯片。

S300，切换所述主时钟的时钟源，将所述内部时钟确定为所述主时钟，并向所述上位机反馈校准结果。

示例性的，芯片对内部时钟进行校准后需要对校准结果进行验证。而该验证操作可以通过上位机来实现。具体的结合图2，芯片可以向上位机发送校准结果，上位机接收校准结果并对校准结果进行验证。本实施例中，芯片的内部时钟被校准后，在向上位机反馈校准结果之前，可以确定主时钟为内部时钟从而无需再进行时钟源的切换。再基于通信协议向上位机反馈校准结果。从而芯片在低功耗的情况下基于准确的主时钟向上位机发送校准结果。

在一个实施例中，校准结果中包含了被校准后的内部时钟的相关内容。从而使得上位机在接收到校准结果后能够获取校准后的内部时钟的相关内容。

S400，在所述上位机确定所述校准结果符合第一校准要求的情况下，确定完成了对所述内部时钟的校准。

示例性的，上位机在向芯片发送校准指令时可以针对校准指令进行相应的记录，留存有发送给芯片的校准指令中的校准值以及其他与校准指令相关数据。如校准值对应的数据帧格式、校准值的各部分内容、校准时间、校准对象标识等。从而上位机可以基于针对校准指令的相应记录来对校准结果进行验证。

进一步来说，本实施例中上位机可以对校准结果是否符合第一校准要求来进行验证。第一校准要求包括以下至少一种：校准值对应的数据帧格式的要求、校准对象标识的要求、校准值的各部分内容的要求以及校准时间的要求。从而可以将校准结果与上述内容进行对比，以确定校准结果是否符合上述第一校准要求。如符合，则上位机可以将该符合第一校准要求的结果反馈给芯片，芯片则确定完成了本次对内部时钟的校准操作。

本申请实施例的该芯片时钟校准方法能够通过对芯片的主时钟的灵活切换的方式，准确的接收上位机发送的校准指令，从而在不需要外部设备参与的情况下，准确而高效的对芯片的内部时钟的校准。

在本申请的一个实施例中，所述芯片与所述上位机通过串口连接，所述在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准，如图3所示，包括：

S210，在接收到所述上位机发送的基于串口通信的所述校准指令的情况下，从所述校准指令中获取所述校准值对应的数据帧。

示例性的，芯片与上位机通过串口的通信方式连接，串口通信是异步通信，上位机能够在连接线路中的同一根线上发送数据同时在另一根线上接收数据。

芯片将外部时钟确定为主时钟，从而能够在异步通信下准确的接收到上位机发送的基于串口通信的校准指令。进一步的，芯片从校准指令中获取其中的数据帧，该数据帧与校准值对应。数据帧具有一定的数据结构，包含了与校准值对应的数据内容。

S220，基于所述数据帧确定所述校准值。

示例性的，对数据帧进行分析，提取其中的具体数据内容，基于数据内容可以确定校准值。例如，可以根据数据帧的主体内容确定。

在一个实施例中，在获取到数据帧后可以先对数据帧的完整性进行验证，验证通过后再基于数据帧确定校准值，从而进一步确定校准值的准确性。

S230，将所述校准值写入所述芯片中的第一寄存器，以覆盖所述第一寄存器中存储的原始校准值。

示例性的，芯片中的第一寄存器可以用于存储内部时钟的具体内容，在没有实现本次校准操作时，第一寄存器中存储有原始校准值。该原始校准值可以是前一次对内部时钟进行校准后对应的校准值。本次校准后，基于数据帧得到当前的校准值，芯片可以将该校准值写入第一寄存器，从而覆盖第一寄存器中原始校准值，从而芯片使用主时钟时可以从第一寄存器中调用新的校准值来使用。

在本申请的一个实施例中，在向所述上位机反馈校准结果后，如图5所示，所述方法还包括以下步骤：

切换所述主时钟的时钟源，将所述外部时钟确定为所述主时钟，以准备再次接收所述上位机发送的校准指令。

示例性的，芯片基于校准指令对内部时钟进行校准后，可能该校准操作并不符合要求，需要上位机再次对芯片的内部时钟进行校准。芯片为了准备再次接收上位机发送的校准指令，可以切换主时钟的时钟源，由内部时钟切换为外部时钟，并将外部时钟确定为主时钟，由于外部时钟是由外部晶体提供从而保证了主时钟的准确性。

在主时钟保持准确的前提下，上位机可以再次发送校准指令。而芯片则再次准确的接收上位机发送的校准指令，从而再次对芯片的内部时钟进行校准。直至校准结果符合第一校准要求。当然，芯片再次基于上位机发送的校准指令对内部时钟进行校准的操作可以多次进行，直到校准结果符合第一校准要求。

关于芯片多次校准内部时钟的操作，在本申请的一个实施例中，所述方法还包括以下步骤：

在所述上位机确定所述校准结果不符合所述第一校准要求的情况下，重新接收所述上位机发送的更新后的所述校准指令，其中更新后的所述校准指令中具有更新后的所述校准值。

示例性的，继续结合图5，芯片向上位机反馈校准结果后，上位机对该校准结果进行验证，如可以通过对校准值对应的数据帧进行验证，从而确定校准结果是否符合第一校准要求。如果确定不符合第一校准要求，则表明芯片没有对内部时钟校准成功。上位机需要重新更新校准指令，以更新校准值。再将更新后的校准指令发送给芯片。芯片接收更新后的校准指令之前可以将外部时钟切换为主时钟，从而保证在使用准确主时钟的前提下，准确的接收到更新后的校准值。进而芯片可以基于更新后的校准值重新对内部时钟进行校准操作。

在本申请的一个实施例中，其中，所述上位机通过所述校准结果中数据帧的格式确定所述校准结果是否符合第一校准要求，所述数据帧至少具有帧头和帧尾。

示例性的，第一校准要求是针对校准结果的验证而构建的条件。该第一校准要求可以预先设置，从而上位机可以使用其对校准结果进行验证。

具体的，上位机在接收到芯片发送的校准结果后，可以先对校准结果进行解析，获取其中的校准值对应的数据帧。该数据帧具有其数据帧格式，而数据帧格式表明数据帧至少具有帧头和帧尾，当然还可以包括其他信息单元，分别表示各自对应的内容。在确定校准结果是否符合第一校准要求时可以对数据帧的格式进行验证，如对数据帧至少具有帧头和帧尾的各自内容进行验证，从而对校准结果是否符合第一校准要求作出准确的判断。

作为优选，所述第一校准要求包括：所述数据帧的帧头与预存帧头信息的内容相同，且所述数据帧的帧尾与预存帧尾信息的内容相同。

示例性的，上位机在向芯片发送校准指令时可以针对校准指令进行相应的记录，留存有发送给芯片的校准指令中的校准值以及其他与校准指令相关数据。如上位机中存储有与数据帧的帧头对应的预存帧头信息，以及与数据帧的帧尾对应的预存帧尾信息。在对校准结果进行是否符合第一校准要求进行判断时，可以将校准值对应的数据帧的帧头与预存帧头信息进行比较，并将数据帧的帧尾与预存帧尾信息进行比较。当数据帧的帧头与预存帧头信息的内容相同，且所述数据帧的帧尾与预存帧尾信息的内容相同，则可以确定校准结果符合第一校准要求。进而确定芯片已经正确校准了内部时钟。

在另一个实施例中，在对校准结果进行是否符合第一校准要求进行判断时，还可以根据校准结果中多个其他信息单元的具体内容进行判断。如对校准值对应数据帧的其他各部分内容、校准时间、校准对象标识分别与原始数据进行对比，如果均与对应的原始数据相同则可以确定校准结果符合第一校准要求。

在本申请的一个实施例中，所述内部时钟的功耗小于所述外部时钟的功耗，所述方法还包括：

在所述上位机确定所述校准结果符合第一校准要求的情况下，调用校准后的所述内部时钟。

示例性的，内部时钟构在芯片内部易于被调用，使用效率高于外部时钟。此外，内部时钟功耗小于外部时钟的功耗。因此，芯片在工作时可以使用内部时钟，从而节省功耗并提高调用效率。本实施例中，在上位机确定校准结果符合第一校准要求的情况下，表明内部时钟已经被准确校准，可以调用校准后的内部时钟为主时钟，被芯片所使用，进而节省芯片的功耗。

在本申请的一个实施例中，如图4所示，在调用校准后的所述内部时钟后，所述方法还包括以下步骤：

S500，基于预设时间间隔获取所述内部时钟；

S600，在确定所述内部时钟与标准时钟的差别大于第一范围的情况下，再次启动对所述内部时钟的校准操作。

示例性的，由于内部时钟是由芯片内部振荡电路实现提供时钟的功能。芯片在长时间的使用过程中，内部时钟可能仍旧会发生时钟偏移现象，造成主时钟不准确的现象。因此本实施例中，芯片基于预设时间间隔获取内部时钟，并对内部时钟的准确性进行判断。该预设时间间隔可以基于经验数据预先设置。而具体的对内部时钟的准确性判断方式可以是将内部时钟与标准时钟进行对比，如，将获取到的内部时钟发送给上位机，由上位机对比该内部时钟与标准时钟，以确定内部时钟与标准时钟的差别是否大于第一范围。如果确定内部时钟与标准时钟的差别大于第一范围，则表明内部时钟不准确，从而需要再次对内部时钟进行校准操作。而如果确定内部时钟与标准时钟的差别小于第一范围，则表明内部时钟没有偏差，或者偏差程度较小，则无需再对内部时钟进行校准。

基于同样的构思，本申请实施例还提供了一种芯片时钟校准装置，如图6所示，包括：

第一确定模块，其配置为将芯片的外部晶体提供的外部时钟确定为所述芯片的主时钟。

示例性的，芯片的主时钟为芯片工作时使用的时钟，如芯片与其他关联部件交互过程中需要使用到的时钟。本实施的芯片上设置有外部晶体，外部晶体利用晶体震荡的原理提供时钟，该外部晶体提供的外部时钟相对于芯片的内部时钟准确。

在启动对芯片进行时钟校准操作后，第一确定模块可以将外部晶体提供的外部时钟确定为芯片的主时钟，使得芯片在与上位机交互时能够基于正确的主时钟进行数据交互。其中，芯片在接收上位机发送的校准指令时，能够基于芯片与上位机的串口连接关系来获取到准确的校准指令，不会因为串口连接中的异步通信而造成数据的损坏。

校准模块，其配置为在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准。

示例性的，芯片与上位机通信连接，如通过串口连接、总线连接等方式。基于通信连接关系接收到上位机发送的校准指令。该校准指令用于对芯片中的内部时钟进行校准。芯片中的内部时钟可以通过芯片内部振荡电路实现提供时钟的功能。该内部时钟具有功耗低、调用效率高等便于使用的特点。因此芯片在接收到校准指令后，校准模块可以从校准指令中获取其中的校准值，也为TRIM值。基于校准值对内部时钟进行校准。具体在校准操作中可以将校准指令中新的校准值覆盖掉内部时钟的原始校准值。

在一个实施例中，一方面，芯片可以请求上位机对其内部时钟进行校准；另一方面，上位机也可以主动对芯片的内部时钟进行校准，如基于预设时间间隔对芯片的内部时钟进行校准。

上位机发送校准指令可以是基于标准时钟生成对应的校准指令。如可以基于上位机与芯片之间的通信协议而生成该校准指令。从而上位机可以准确的将校准指令发送给芯片。

反馈模块，其配置为切换所述主时钟的时钟源，将所述内部时钟确定为所述主时钟，并向所述上位机反馈校准结果。

示例性的，芯片对内部时钟进行校准后需要对校准结果进行验证。而该验证操作可以通过上位机来实现。具体的，反馈模块可以向上位机发送校准结果，上位机接收校准结果并对校准结果进行验证。本实施例中，芯片的内部时钟被校准后，在向上位机反馈校准结果之前，可以确定主时钟为内部时钟从而无需再进行时钟源的切换。反馈模块再基于通信协议向上位机反馈校准结果。从而芯片在低功耗的情况下基于准确的主时钟向上位机发送校准结果。

在一个实施例中，校准结果中包含了被校准后的内部时钟的相关内容。从而使得上位机在接收到校准结果后能够获取校准后的内部时钟的相关内容。

第二确定模块，其配置为在所述上位机确定所述校准结果符合第一校准要求的情况下，确定完成了对所述内部时钟的校准。

示例性的，上位机在向芯片发送校准指令时可以针对校准指令进行相应的记录，留存有发送给芯片的校准指令中的校准值以及其他与校准指令相关数据。如校准值对应的数据帧格式、校准值的各部分内容、校准时间、校准对象标识等。从而上位机可以基于针对校准指令的相应记录来对校准结果进行验证。

进一步来说，本实施例中上位机可以对校准结果是否符合第一校准要求来进行验证。第一校准要求包括以下至少一种：校准值对应的数据帧格式的要求、校准对象标识的要求、校准值的各部分内容的要求以及校准时间的要求。从而可以将校准结果与上述内容进行对比，以确定校准结果是否符合上述第一校准要求。如符合，则上位机可以将该符合第一校准要求的结果反馈给芯片，第二确定模块则确定完成了本次对内部时钟的校准操作。

在本申请的一个实施例中，所述芯片与所述上位机通过串口连接，校准模块进一步配置为：

在接收到所述上位机发送的基于串口通信的所述校准指令的情况下，从所述校准指令中获取所述校准值对应的数据帧；

基于所述数据帧确定所述校准值；

将所述校准值写入所述芯片中的第一寄存器，以覆盖所述第一寄存器中存储的原始校准值。

在本申请的一个实施例中，在向所述上位机反馈校准结果后，第一确定模块进一步配置为：

切换所述主时钟的时钟源，将所述外部时钟确定为所述主时钟，以准备再次接收所述上位机发送的校准指令。

在本申请的一个实施例中，校准模块进一步配置为：

在所述上位机确定所述校准结果不符合所述第一校准要求的情况下，重新接收所述上位机发送的更新后的所述校准指令，其中更新后的所述校准指令中具有更新后的所述校准值。

在本申请的一个实施例中，其中，所述上位机通过所述校准结果中数据帧的格式确定所述校准结果是否符合第一校准要求 ，所述数据帧至少具有帧头和帧尾。

在本申请的一个实施例中，其中，所述第一校准要求包括：所述数据帧的帧头与预存帧头信息的内容相同，且所述数据帧的帧尾与预存帧尾信息的内容相同。

在本申请的一个实施例中，芯片时钟校准装置还包括调用模块，其中，所述内部时钟的功耗小于所述外部时钟的功耗，所述调用模块配置为：

在所述上位机确定所述校准结果符合第一校准要求的情况下，调用校准后的所述内部时钟。

在本申请的一个实施例中，在调用校准后的所述内部时钟后，第一确定模块进一步配置为：

基于预设时间间隔获取所述内部时钟；

在确定所述内部时钟与标准时钟的差别大于第一范围的情况下，再次启动对所述内部时钟的校准操作。

本申请实施例还提供了一种芯片，所述芯片上集成有如上所述的芯片时钟校准装置。

本申请实施例还提供了一种电子设备，如图7所示，包括处理器和存储器，所述存储器中存储有可执行程序，所述存储器执行所述可执行程序以进行如上所述的方法的步骤。

本申请实施例还提供了一种存储介质，所述存储介质承载有一个或者多个计算机程序，所述一个或者多个计算机程序被处理器执行时实现如上所述方法的步骤。

应理解，在本申请实施例中，处理器可以是中央处理单元(Central ProcessingUnit，简称CPU)，该处理器还可以是其他通用处理器、数字信号处理器(Digital SignalProcessing，简称DSP)、专用集成电路(Application Specific Integrated Circuit，简称ASIC)、现成可编程门阵列(Field－Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。

还应理解，本申请实施例中提及的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(Read Only Memory，简称ROM)、可编程只读存储器(Programmable ROM，简称PROM)、可擦除可编程只读存储器(Erasable PROM，简称EPROM)、电可擦除可编程只读存储器(Electrically EPROM，简称EEPROM)或闪存。易失性存储器可以是随机存取存储器(RandomAccess Memory，简称RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(Static RAM，简称SRAM)、动态随机存取存储器(Dynamic RAM，简称DRAM)、同步动态随机存取存储器(Synchronous DRAM，简称SDRAM)、双倍数据速率同步动态随机存取存储器(Double Data Rate SDRAM，简称DDR SDRAM)、增强型同步动态随机存取存储器(Enhanced SDRAM，简称ESDRAM)、同步连接动态随机存取存储器(Synchlink DRAM，简称SLDRAM)和直接内存总线随机存取存储器(Direct Rambus RAM，简称DR RAM)。

需要说明的是，当处理器为通用处理器、DSP、ASIC、FPGA或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件时，存储器(存储模块)集成在处理器中。

应注意，本文描述的存储器旨在包括但不限于这些和任意其它适合类型的存储器。

还应理解，本文中涉及的第一、第二、第三、第四以及各种数字编号仅为描述方便进行的区分，并不用来限制本申请的范围。

应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。结合本申请实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。为避免重复，这里不再详细描述。

在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各种说明性逻辑块(illustrative logical block，简称ILB)和步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的几个实施例中，应该理解到，所揭露的方法、装置、芯片、电子设备及存储介质，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘)等。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种芯片时钟校准方法，其特征在于，应用于芯片上，该方法包括：

将芯片的外部晶体提供的外部时钟确定为所述芯片的主时钟；

在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准；

切换所述主时钟的时钟源，将所述内部时钟确定为所述主时钟，并向所述上位机反馈校准结果；

在所述上位机确定所述校准结果符合第一校准要求的情况下，确定完成了对所述内部时钟的校准，其中所述第一校准要求包括：所述校准值对应的数据帧的帧头与预存帧头信息的内容相同，且所述数据帧的帧尾与预存帧尾信息的内容相同；

其中，所述内部时钟的功耗小于所述外部时钟的功耗，所述方法还包括：在所述上位机确定所述校准结果符合第一校准要求的情况下，调用校准后的所述内部时钟；

在所述上位机确定所述校准结果不符合第一校准要求的情况下，切换所述主时钟的时钟源，将所述外部时钟确定为所述主时钟，以准备再次接收所述上位机发送的校准指令。

2.根据权利要求1所述的方法，其特征在于，所述芯片与所述上位机通过串口连接，所述在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准，包括：

在接收到所述上位机发送的基于串口通信的所述校准指令的情况下，从所述校准指令中获取所述校准值对应的数据帧；

基于所述数据帧确定所述校准值；

将所述校准值写入所述芯片中的第一寄存器，以覆盖所述第一寄存器中存储的原始校准值。

3.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在所述上位机确定所述校准结果不符合所述第一校准要求的情况下，重新接收所述上位机发送的更新后的所述校准指令，其中更新后的所述校准指令中具有更新后的所述校准值。

4.根据权利要求3所述的方法，其特征在于，其中，所述上位机通过所述校准结果中数据帧的格式确定所述校准结果是否符合第一校准要求，所述数据帧至少具有帧头和帧尾。

5.根据权利要求1所述的方法，其特征在于，在调用校准后的所述内部时钟后，所述方法还包括：

基于预设时间间隔获取所述内部时钟；

在确定所述内部时钟与标准时钟的差别大于第一范围的情况下，再次启动对所述内部时钟的校准操作。

6.一种芯片时钟校准装置，其特征在于，包括：

第一确定模块，其配置为将芯片的外部晶体提供的外部时钟确定为所述芯片的主时钟；

校准模块，其配置为在接收到上位机发送的校准指令的情况下，基于所述校准指令中的校准值，对所述芯片的内部时钟进行校准；

反馈模块，其配置为切换所述主时钟的时钟源，将所述内部时钟确定为所述主时钟，并向所述上位机反馈校准结果；

第二确定模块，其配置为在所述上位机确定所述校准结果符合第一校准要求的情况下，确定完成了对所述内部时钟的校准，其中所述第一校准要求包括：所述校准值对应的数据帧的帧头与预存帧头信息的内容相同，且所述数据帧的帧尾与预存帧尾信息的内容相同；

调用模块，其中，所述内部时钟的功耗小于所述外部时钟的功耗，所述调用模块配置为：在所述上位机确定所述校准结果符合第一校准要求的情况下，调用校准后的所述内部时钟；

所述第一确定模块进一步配置为：在所述上位机确定所述校准结果不符合第一校准要求的情况下，切换所述主时钟的时钟源，将所述外部时钟确定为所述主时钟，以准备再次接收所述上位机发送的校准指令。

7.一种芯片，其特征在于，所述芯片上集成有如权利要求6所述的芯片时钟校准装置。

8.一种电子设备，其特征在于，包括处理器和存储器，所述存储器中存储有可执行程序，所述存储器执行所述可执行程序以进行如权利要求1至5任意一项所述的方法的步骤。

9.一种存储介质，其特征在于，所述存储介质承载有一个或者多个计算机程序，所述一个或者多个计算机程序被处理器执行时实现权利要求1至5中任一项所述方法的步骤。