CN116152040A - 缓解高带宽存储器接口上的设备老化导致的占空比失真降级 - Google Patents

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Abstract

本公开涉及缓解高带宽存储器接口上的设备老化导致的占空比失真降级。本实施例包括具有改进的电路的存储器设备，以减轻存储器设备由于老化而引起的劣化。存储器设备输入/输出引脚包括延迟元件，用于调整每个存储器输入/输出信号路径中的延迟，以使输入/输出信号路径彼此同步。某些数据模式，包括一长串的逻辑零值或一长串逻辑一值，会导致延迟元件中包含的晶体管的不对称降级。这种不对称降级会降低存储器设备的工作频率，从而导致性能下降。所公开的实施例改变了通过延迟元件的信号的极性，以减轻由这些数据模式导致的不对称降级的影响。因此，存储器设备的性能相对于现有方法得到了改进。

Description

缓解高带宽存储器接口上的设备老化导致的占空比失真降级
相关申请的交叉引用
本申请要求于2021年11月22日提交且序列号为63/281,938的题为“缓解高带宽存储器接口上的设备老化导致的占空比失真降级(MITIGATING DUTY CYCLE DISTORTIONDEGRADATION DUE TO DEVICE AGING ON HIGH-BANDWIDTH MEMORY INTERFACE)”的美国临时专利申请的优先权。该相关申请的主题在此通过引用并入本文。
技术领域
各种实施例通常涉及计算机存储器系统，并且更具体地涉及缓解高带宽存储器接口上的老化导致的占空比失真降级。
背景技术
除其他事项之外，计算机系统通常包括一个或更多个处理单元，例如中央处理单元(CPU)和/或图形处理单元(GPU)，以及一个或更多个存储器系统。一种类型的存储器系统称为系统存储器，它可供一个或更多个CPU和一个或更多个GPU访问。另一种类型的存储器系统是图形存储器，通常只能由一个或更多个GPU访问。这些存储器系统包括多个存储器设备。高性能计算机系统的存储器系统通常包括高带宽存储器(HBM)系统，用于一个或更多个处理器可访问的存储器的至少一部分，例如一个或更多个CPU、一个或更多个GPU等。在HBM系统中使用的存储器设备在本文中被称为HBM动态随机存取存储器(DRAM)设备。连续几代的HBM存储器系统通常会提高速度和性能。举个例说，HBM3接口的工作频率大约是前几代HBM系统的工作频率的两倍。相应地，在更高的工作频率下，时序裕量和公差变得更小并且更难以满足。
用于满足这些更困难的时序裕度的一种技术是调整每个数据输入/输出(I/O)引脚相互之间和/或与参考时钟信号的时序。对于HBM系统，每个HBM DRAM设备都有大量的数据I/O引脚，例如1024个数据I/O引脚，并且每个数据I/O引脚和/或时钟信号引脚都有一个单独的、独立可控的延迟元件。这些延迟元件经过校准以调整工艺、电压和温度(PVT)变化。调整延迟元件，以使每个数据I/O引脚能够满足相对于彼此和/或相对于参考时钟信号的时序裕度。
用于满足HBM存储器系统中的时序裕度的这种方法的一个问题是，存在于HBM接口中并传输到数据I/O引脚的某些数据模式会导致存储器设备的工作频率降低。存储器设备的工作频率降低会导致HBM存储系统的性能降低。工作频率的降低是由存储器设备中某些晶体管的不对称老化引起的。一般来说，存储器设备的每个延迟元件包括相对大量的负沟道金属氧化物半导体(NMOS)晶体管和正沟道金属氧化物半导体(PMOS)晶体管。由于热载流子注入(HCI)，NMOS晶体管上的高活性会导致降级。由于负偏置温度不稳定性(NBTI)，PMOS晶体管上的低活性会导致降级。由于这些现象，不同的数据活动，例如一长串零值或一长串一值，可能导致NMOS晶体管和/或PMOS晶体管的不对称老化。
如果PMOS晶体管相对于NMOS晶体管老化更多，则从零值转变到一值比从一值转变到零值花费更多时间。相反，如果NMOS晶体管相对于PMOS晶体管老化得更多，则从一值到零值的转变比从零值到一值的转变花费更多时间。这种转变时间的差异在本文中被称为占空比降级(DCD)。当占空比降级发生时，HBM接口被定时以适应最坏情况的转变时间，以确保HBM接口是可靠的。然而，对HBM接口进行定时以适应最坏情况的转变时间会导致较低的工作频率，并相应地导致较低的性能。
如上所述，本领域需要更有效的技术来补偿存储器设备中的占空比失真。
发明内容
本公开的各种实施例阐述了一种用于生成存储器设备的控制信号的计算机实现的方法。该方法包括检测指向存储器设备的第一刷新命令。该方法还包括，响应于检测到第一刷新命令，为存储器设备的延迟元件选择第一极性。该方法还包括检测指向存储器设备的第二刷新命令。该方法还包括，响应于检测到第二刷新命令，为存储器设备的延迟元件选择第二极性。
其他实施例包括但不限于实现所公开技术的一个或更多个方面的系统，以及包括用于执行所公开技术的一个或更多个方面的指令的一个或更多个计算机可读介质，以及用于执行所公开的技术的一个或更多个方面的方法。
所公开的技术相对于现有技术的至少一个技术优势在于，通过所公开的技术，包括在存储器设备的延迟线中的晶体管不会在长时间段内暴露于零值或一值的长序列。因此，相对于现有的方法，包括在存储器设备的延迟线中的NMOS晶体管和PMOS晶体管的不对称老化的影响被降低了。通过降低不对称老化的影响，所公开的技术使所有存储器设备能够以相对于现有技术更高的频率可靠地操作，从而提高存储器性能。这些优点代表了相对于现有技术方法的一种或更多种技术改进。
附图说明
为了能够详细理解上述各种实施例的特征的方式，可以通过参考各种实施例对以上简要概括的本发明构思进行更具体的描述，其中一些实施例被示出在附图中。然而，应当注意，附图仅图示了本发明构思的典型实施例并且因此不应被视为以任何方式限制范围，并且存在其他同样有效的实施例。
图1是被配置为实现各种实施例的一个或更多个方面的计算机系统的框图；
图2A-2C阐述了根据各种实施例的用于包括在图1的计算机系统的系统存储器和/或并行处理存储器中的存储器设备的动态多路复用电路的框图；
图3是根据各种实施例的图2A-2C的动态多路复用电路的时序图；以及
图4示出根据各种实施例的用于为包括在图1的计算机系统的系统存储器和/或并行处理存储器中的存储器设备生成控制信号的方法步骤的流程图；
具体实施方式
在以下描述中，阐述了许多具体细节以提供对各种实施例的更透彻的理解。然而，对于本领域技术人员显而易见的是，可以在没有这些特定细节中的一个或更多个的情况下实践本发明构思。
系统概述
图1是被配置为实现各种实施例的一个或更多个方面的计算机系统100的框图。如图所示，计算机系统100包括但不限于通过存储器桥105和通信路径113耦合到加速器处理子系统112的中央处理单元(CPU)102和系统存储器104。存储器桥105经由系统存储器控制器130耦合到系统存储器104。存储器桥105进一步经由通信路径106耦合到I/O(输入/输出)桥107，并且I/O桥107进而耦合到交换机116。加速器处理子系统112经由加速器处理子系统(APS)存储器控制器132耦合到加速器处理存储器134。
在操作中，I/O桥107被配置为从输入设备108(例如键盘或鼠标)接收用户输入信息，并将输入信息转发到CPU 102以通过通信路径106和存储器桥105进行处理。交换机116被配置为在I/O桥107和计算机系统100的其他组件之间提供连接，例如网络适配器118和各种附加卡120和121。
还如图所示，I/O桥107耦合到系统盘114，系统盘114可以被配置为存储内容和应用程序以及供CPU 102和加速器处理子系统112使用的数据。一般而言，系统盘114提供用于应用程序和数据的非易失性存储，可能包括固定或可移除硬盘驱动器、闪存设备和CD-ROM(光盘只读存储器)、DVD-ROM(数字通用光盘-ROM)、蓝光、HD-DVD(高清DVD)或其他磁性、光学或固态存储器设备。最后，虽然没有明确示出，但其他组件，例如通用串行总线或其他端口连接、光盘驱动器、数字多功能磁盘驱动器、胶片记录设备等，也可以连接到I/O桥107。
在各种实施例中，存储器桥105可以是北桥芯片，并且I/O桥107可以是南桥芯片。此外，可以使用任何技术上合适的协议来实现通信路径106和113以及计算机系统100内的其他通信路径，包括但不限于外围组件互连高速(PCIe)、AGP(加速图形端口)、超传输(Hyper Transport)或本领域已知的任何其他总线或点对点通信协议。
在一些实施例中，加速器处理子系统112包括将像素传输到显示设备110的图形子系统，该显示设备110可以是任何传统的阴极射线管、液晶显示器、发光二极管显示器等。在这样的实施例中，加速器处理子系统112结合了针对图形和视频处理优化的电路，包括例如视频输出电路。此类电路可以跨加速器处理子系统112内包括的一个或更多个加速器并入。加速器包括可以执行指令的任何一个或更多个处理单元，例如中央处理单元(CPU)、包括在加速器处理子系统112中的并行处理单元(加速器)、图形处理单元(GPU)、智能处理单元(IPU)、神经处理单元(NAU)、张量处理单元(TPU)、神经网络处理器(NNP)、数据处理单元(DPU)、视觉处理单元(VPU)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等。
在一些实施例中，加速器处理子系统112结合了针对通用目的和/或计算处理而优化的电路。再次，此类电路可跨包括在加速器处理子系统112内的一个或更多个加速器并入，其被配置为执行此类通用和/或计算操作。在又一个实施例中，加速器处理子系统112内包括的一个或更多个加速器可以被配置为执行图形处理、通用处理和计算处理操作。系统存储器104包括至少一个设备驱动器103，其被配置为管理加速器处理子系统112内的一个或更多个加速器的处理操作。
在各种实施例中，加速器处理子系统112可以与图1的一个或更多个其他元件集成以形成单个系统。例如，加速器处理子系统112可以与CPU102和其他连接电路集成在单个芯片上以形成片上系统(SoC)。
在操作中，CPU 102是计算机系统100的主处理器，控制和协调其他系统组件的操作。特别地，CPU 102发出控制加速器处理子系统112内加速器操作的命令。在一些实施例中，CPU 102将加速器处理子系统112内加速器的命令流写入数据结构(图1中未明确示出)，其可以位于系统存储器104、PP存储器134或CPU 102和加速器均可访问的另一存储位置中。指向数据结构的指针被写入推送缓冲区以启动对数据结构中的命令流的处理。加速器从推送缓冲区读取命令流，然后相对于CPU 102的操作异步执行命令。在生成多个推送缓冲区的实施例中，应用程序可以通过设备驱动程序103为每个推送缓冲区指定执行优先级，以控制对不同推送缓冲区的调度。
每个加速器包括I/O(输入/输出)单元，其通过通信路径113和存储桥105与计算机系统100的其余部分进行通信。该I/O单元生成用于在通信路径113传输的分组(或其他信号)，并且还接收来自通信路径113的所有传入分组(或其他信号)，将传入分组引导至加速器的适当组件。可以改变加速器与计算机系统100的其余部分的连接。在一些实施例中，包括至少一个加速器的加速器处理子系统112被实现为可以插入计算机系统100的扩展槽中的附加卡。在其他实施例中，加速器可以与总线桥，例如存储器桥105或I/O桥107，集成在单个芯片上。再次，在其他实施例中，加速器的一些或所有元件可以与CPU 102一起被包括在单个集成电路或芯片系统(SoC)中。
加速器处理子系统112内的CPU 102和加速器经由系统存储器控制器130访问系统存储器。系统存储器控制器130向包括在系统存储器104中的存储器设备传输信号以启动存储器设备、向存储器设备传输命令、将数据写入存储器设备、从存储器设备读取数据等。系统存储器104中采用的一种示例存储器设备是双倍数据速率SDRAM(DDR SDRAM或更简洁地DDR)。DDR存储器设备以两倍于上一代单数据速率(SDR)存储器设备的数据速率执行存储器写入和读取操作。在一些示例中，HBM DDR存储器设备可用于系统存储器和/或CPU 102可访问的其他存储器系统中。
此外，加速器处理子系统112内的加速器和/或其他组件经由加速器处理子系统(APS)存储器控制器132访问PP存储器134。APS存储器控制器132向包括在PP存储器134中的存储器设备传输信号以启动存储器设备、向存储器设备传输命令、向存储器设备写入数据、从存储器设备读取数据，等等。PP存储器134中采用的一个示例存储器设备是HBM DRAM。与DDR存储器设备相比，HBM DRAM存储器设备配置了更高速度的I/O接口和更宽的数据总线，以便在每次存储器写入和读取操作时传输更多的数据位。通过采用更高速度的接口和更宽的数据总线，HBM DRAM存储器设备能够实现加速器通常所需的高数据传输速率。
应当理解，本文所示的系统是说明性的并且变化和修改是可能的。可以根据需要修改连接拓扑，包括桥的数量和布置、CPU 102的数量以及加速器处理子系统112的数量。例如，在一些实施例中，系统存储器104可以直接连接到CPU 102而不是通过存储器桥105，并且其他设备将经由存储器桥105和CPU 102与系统存储器104通信。在其他替代拓扑中，加速器处理子系统112可以连接到I/O桥107或直接连接到CPU 102，而不是连接到存储器桥105。在其他实施例中，I/O桥107和存储器桥105可以集成到单个芯片中而不是作为一个或更多个分立设备存在。最后，在某些实施例中，可能不存在图1中所示的一个或更多个组件。例如，可以取消交换机116，并且网络适配器118和附加卡120、121将直接连接到I/O桥107。
应当理解，本文描述的核心架构是说明性的，并且变化和修改是可能的。除其他事项之外，图1的计算机系统100在所公开的实施例的范围内可以包括任意数量的CPU 102、加速器处理子系统112或存储器系统(诸如系统存储器104和加速器处理存储器134)。此外，如本文所用，对共享存储器的引用可包括任何一个或更多个技术上可行的存储器，包括但不限于由加速器处理子系统112内的一个或更多个加速器共享的本地存储器、在多个加速器处理子系统112之间共享的存储器、高速缓存存储器、加速器处理存储器134和/或系统存储器104。还请注意，如本文所用，对高速缓存存储器的引用可包括任何一个或更多个技术上可行的存储器，包括但不限于L1高速缓存、L1.5高速缓存和L2高速缓存。综上所述，本领域普通技术人员将理解，图1中描述的架构决不限制本公开的各种实施例的范围。
用于存储器设备的多路复用控制信号
各种实施例包括用于缓解由于高带宽存储器接口上的不对称老化引起的占空比失真降级的影响的改进技术。动态多路复用电路在反向数据路径和非反向数据路径之间切换，其中第一多路复用器放置在数据路径中包括的延迟元件之前，第二多路复用器放置在延迟元件之后。动态多路复用电路切换这些多路复用器的选择输入，使得数据路径的整体极性不变，但多路复用器改变了通过延迟元件的数据路径中间部分的极性。此外，在向存储器设备传输刷新命令之后，多路复用器被切换以改变数据路径的中间部分的极性。
动态多路复用电路通过在刷新命令和交换脉冲之间产生具有可控延迟值的交换脉冲来改变极性。交换脉冲还具有可控的脉冲宽度值。可控延迟值和脉冲宽度值可通过动态多路复用电路内的寄存器进行软件编程。动态多路复用电路使用存储在寄存器中的值来控制相对于刷新命令的交换脉冲的时序和频率。可控的延迟值和脉冲宽度值允许动态多路复用电路在处理管线中不存在现有存储器事务时改变极性。因此，多路复用器在切换极性时产生的任何瞬态信号或噪声都不会在存储器设备或存储器控制器中引起任何数据完整性问题。此外，动态多路复用电路在多路复用器切换时使用交换脉冲来禁用存储器设备的读取数据选通信号和写入数据选通信号。在切换期间禁用读取数据选通信号和写入数据选通信号可防止在切换极性时由多路复用器产生的任何瞬态信号或噪声触发的虚假读取操作和/或写入操作。
图2A-2C阐述了根据各种实施例的用于包括在图1的计算机系统100的系统存储器104和/或并行处理存储器134中的存储器设备的动态多路复用电路200的框图。如图所示，动态多路复用电路200包括但不限于脉冲产生子电路200A、数据延迟子电路200B和选通延迟子电路200C。
脉冲产生子电路200A包括软件接口202，本文公开的任何一个或更多个加速器都可以访问该软件接口202。通过软件接口202，加速器将各种值存储到包括在软件接口202中的寄存器中。存储在寄存器中的值可以由存储器控制器204和可编程延迟计数器206读取。存储在寄存器中的值控制脉冲产生子电路200A的各个方面，例如刷新命令280和对应的交换脉冲282信号之间的延迟、交换脉冲282信号的脉冲宽度等。
存储器控制器204可以是包括在计算机系统100中的任何存储器控制器，例如系统存储器控制器130、APS存储器控制器132等。存储器控制器204向包括在相应存储器系统中的存储器设备发送信号以启动存储器设备、向存储器设备发送命令、向存储器设备写入数据、从存储器设备读取数据等。例如，存储器控制器204产生读取使能207信号、写入使能209信号和识别是否正在进行读取操作或写入操作的读取/写入288信号。此外，存储器控制器204在一段时间内向存储器设备发送多个刷新命令280。响应于接收到刷新命令280，存储器设备从存储器设备中的存储器单元的一部分读取数据，并将相同的数据存储回存储器单元的一部分中。刷新命令280使DRAM存储器设备能够保存存储在存储器单元中的信息。因为存储器控制器204在一段时间内产生多个刷新命令280，所以脉冲产生子电路200A可以检测这些刷新命令280，并且采用刷新命令280作为触发器来交换数据延迟子电路200B和选通延迟子电路200C的极性。此外，或者可替代地，脉冲产生子电路200A可以采用任何合适的信号作为触发器来交换数据延迟子电路200B和选通延迟子电路200C的极性。在一些示例中，合适的信号是在一段时间内作为多个事件或脉冲生成的任何信号。
可编程延迟计数器206检测由存储器控制器204产生的刷新命令280。当可编程延迟计数器206检测到刷新命令280时，可编程延迟计数器206产生相应的交换脉冲282信号。可编程延迟计数器206以从软件接口202接收的可控延迟值从刷新命令280的前沿延迟交换脉冲282信号的前沿。可编程延迟计数器206以从软件接口202接收的可控脉冲宽度值产生交换脉冲282信号。可控延迟值和可控脉冲宽度值被设置为确保在在存储器读操作和写操作期间，在极性交换期间由多路复用器产生的瞬态信号和噪声不会改变进出存储器设备的数据。设置可控延迟值和可控脉冲宽度值以确保在极性交换期间由多路复用器产生的瞬态信号和噪声不会产生虚假的读取数据选通信号和/或写入数据选通信号。可编程延迟计数器206将交换脉冲282信号发送到D触发器208和反相器212。
D触发器208从可编程延迟计数器206接收交换脉冲282信号作为时钟信号。在交换脉冲282信号的前沿，D触发器208对D输入的逻辑状态进行采样，并且在Q输出处呈现采样的逻辑状态。反相器210将D触发器208的Q输出反相并将反相的Q输出传输到D触发器208的D输入。结果，D触发器208的D输入具有与D触发器208的输出Q相反的逻辑状态。因此，交换脉冲282信号的每个前沿使D触发器208交换逻辑状态。如果D触发器208的当前Q输出是逻辑0状态，则D输入是逻辑1状态，并且交换脉冲282信号的前沿导致D触发器208的Q输出交换到逻辑1状态。同样，如果D触发器208的当前Q输出为逻辑1状态，则D输入为逻辑0状态，并且交换脉冲282信号的前沿导致D触发器208的Q输出交换到逻辑0状态。反相器210将D触发器208的反相的Q输出作为交换极性286信号传输。
反相器212从可编程延迟计数器206接收交换脉冲282信号并将交换脉冲282信号反相以产生反相的交换脉冲284信号。当多路复用器切换时，反相的交换脉冲284被选通延迟子电路200C用来在对应交换脉冲282的持续时间内禁用虚假读数据选通信号和写数据选通信号。
数据延迟子电路200B延迟存储器设备的对应数据I/O(DQi)234引脚的读取数据和写入数据。数据延迟子电路200B包括延迟元件220。延迟元件220可以包括延迟线、相位插值器等。
在写入操作期间，存储器控制器204设置读/写288信号的逻辑状态以指示写入操作正在进行中。读/写288信号选择多路复用器218的上输入，其是多路复用器214的输出。多路复用器214基于交换极性286信号的逻辑状态选择传输数据(DQ TX数据)290信号或传输数据290信号的反相版本(经由反相器216)。多路复用器218将多路复用器214的输出传输到延迟元件220。延迟元件220延迟多路复用器214的输出以产生延迟信号。延迟元件220将延迟信号传输到多路复用器228。多路复用器228基于交换极性286信号的逻辑状态来选择延迟信号或延迟信号的反相版本(经由反相器230)。多路复用器228将延迟元件220的输出传输到驱动器232。如果写入使能209信号是有效的，则驱动器232将延迟元件220的输出传输到数据I/O 234引脚。
在一种逻辑状态中，交换极性286信号选择多路复用器214和多路复用器228的上输入。延迟元件220接收传输数据290信号的非反相版本，并且延迟元件220的输出的非反相版本被传输到驱动器232。在另一个逻辑状态中，交换极性286信号选择多路复用器214和多路复用器228的下输入。延迟元件220接收传输数据290信号的反相版本，并且延迟元件220的输出的反相版本被传输到驱动器232。因此，通过延迟元件220的信号的极性随着交换极性286信号的改变而改变。然而，驱动器232接收到的信号的极性与非反相传输数据290信号的极性相同，而与交换极性286信号的逻辑状态无关。
在读取操作期间，存储器控制器204设置读/写288信号的逻辑状态以指示读取操作正在进行中。读/写288信号选择多路复用器218的下输入，其是多路复用器238的输出。多路复用器238基于交换极性286信号的逻辑状态来选择来自接收器236的数据或来自接收器236的数据的反相版本(经由反相器240)。接收器236从数据I/O 234引脚接收数据。如果读取使能207信号是有效的，则接收器236将接收数据传输到多路复用器238。多路复用器218将多路复用器238的输出传输到延迟元件220。延迟元件220延迟多路复用器238的输出以产生延迟信号。延迟元件220将延迟信号传输到多路复用器222。多路复用器222基于交换极性286信号的逻辑状态来选择延迟信号或延迟信号的反相版本(经由反相器224)。多路复用器222将延迟元件220的输出传输到接收器采样器226。接收器采样器226对接收数据进行采样并将接收数据存储在存储器设备中。
在一种逻辑状态中，交换极性286信号选择多路复用器238和多路复用器222的上输入。延迟元件220接收接收数据信号的非反相版本，并且延迟元件220的输出的非反相版本被传输到接收器采样器226。在另一个逻辑状态中，交换极性286信号选择多路复用器238和多路复用器222的下输入。延迟元件220接收接收数据信号的反相版本，并且延迟元件220的输出的反相版本被传输到接收器采样器226。因此，通过延迟元件220的信号的极性随着交换极性286信号的改变而改变。然而，接收器采样器226接收到的信号的极性与非反相接收数据信号的极性相同，而与交换极性286信号的逻辑状态无关。
选通延迟子电路200C延迟写入数据选通输入(WDQS输入)292信号，该信号被传输到存储器设备的写入数据选通(WDQS)256引脚。此外，选通延迟子电路200C延迟从存储器设备的读取数据选通(RDQS)258引脚接收的读取数据选通信号。选通延迟子电路200C包括用于延迟写入数据选通输入292信号的第一延迟元件246和用于延迟从读取数据选通258引脚接收的读取数据选通信号的第二延迟元件266。延迟元件246和延迟元件266中的每一个可以包括延迟线、相位插值器等。
在写入操作期间，多路复用器242基于交换极性286信号的逻辑状态选择写入数据选通输入292信号或写入数据选通输入292信号的反相版本(经由反相器244)。多路复用器242将选择的输入传输到延迟元件246。延迟元件246延迟多路复用器242的输出以产生延迟信号。延迟元件246将延迟信号传输到多路复用器248。多路复用器248基于交换极性286信号的逻辑状态来选择延迟信号或延迟信号的反相版本(经由反相器250)。多路复用器248将延迟元件246的输出传输到驱动器252。
驱动器252将延迟元件246的输出传输到双输入与(AND)门254的第一输入。双输入AND门254的第二输入是由脉冲产生子电路200A生成的反相交换脉冲284信号。当没有发生极性交换时，交换脉冲282信号处于低逻辑电平，因此，反相交换脉冲284信号处于高逻辑电平。反相交换脉冲284信号的高逻辑电平使双输入AND门254能够将驱动器252的输出传输到存储器设备的写入数据选通256引脚。当发生极性交换时，交换脉冲282信号处于高逻辑电平，因此，反相交换脉冲284信号处于低逻辑电平。反相交换脉冲284信号的低逻辑电平使双输入AND门254无法将驱动器252的输出传输到存储器设备的写入数据选通256引脚。因此，在多路复用器切换时，写入数据选通信号被禁用。在切换过程中禁用写入数据选通信号可防止在切换极性时由多路复用器产生的任何瞬态信号或噪声触发的虚假写操作。
在一种逻辑状态中，交换极性286信号选择多路复用器242和多路复用器248的上输入。延迟元件246接收写入数据选通输入292信号的非反相版本，并且延迟元件246的输出的非反相版本被传输到驱动器252。在另一种逻辑状态中，交换极性286信号选择多路复用器242和多路复用器248的下输入。延迟元件246接收写入数据选通输入292信号的反相版本，并且延迟元件246的输出的反相版本被传输到驱动器252。因此，通过延迟元件246的信号的极性随着交换极性286信号的改变而改变。然而，驱动器252接收到的信号的极性与非反相写入数据选通输入292信号的极性相同，而与交换极性286信号的逻辑状态无关。
在读取操作期间，接收器260从存储器设备的读取数据选通258引脚接收读取数据选通信号并将读取数据选通信号传输到多路复用器262。多路复用器262基于交换极性286信号的逻辑状态来选择读取数据选通信号或读取数据选通信号的反相版本(经由反相器264)。多路复用器262将选择的输入传输到延迟元件266。延迟元件266延迟多路复用器262的输出以产生延迟信号。延迟元件266将延迟信号传输到多路复用器268。多路复用器268基于交换极性286信号的逻辑状态来选择延迟信号或延迟信号的反相版本(经由反相器270)。
多路复用器268将延迟元件266的输出传输到双输入AND门272的第一输入。双输入AND门272的第二输入是由脉冲产生子电路200A生成的反相交换脉冲284信号。当没有发生极性交换时，交换脉冲282信号处于低逻辑电平，因此，反相交换脉冲284信号处于高逻辑电平。反相交换脉冲284信号的高逻辑电平使双输入AND门272能够将多路复用器268的输出传输到读取数据选通脉冲294输出。当发生极性交换时，交换脉冲282信号处于高逻辑电平，因此，反相交换脉冲284信号处于低逻辑电平。反相交换脉冲284信号的低逻辑电平使双输入AND门272无法将多路复用器268的输出传输到读取数据选通294输出。因此，在多路复用器切换时，读取数据选通信号被禁用。在切换期间禁用读取数据选通信号可防止在切换极性时由多路复用器产生的任何瞬态信号或噪声触发的虚假读取操作。
在一种逻辑状态中，交换极性286信号选择多路复用器262和多路复用器268的上输入。延迟元件266接收从存储器设备的读取数据选通258引脚接收的信号的非反相版本，并且延迟元件266的输出的非反相版本作为读取数据选通输出294信号被传输。在另一种逻辑状态中，交换极性286信号选择多路复用器262和多路复用器268的下输入。延迟元件266接收从存储器设备的读取数据选通258引脚接收的信号的反相版本，并且延迟元件266的输出的反相版本作为读取数据选通输出294信号被传输。因此，通过延迟元件266的信号的极性随着交换极性286信号的改变而改变。然而，读取数据选通输出294信号的极性与从读取数据选通258接收的非反相信号的极性相同，而与交换极性286信号的逻辑状态无关。
图3是根据各种实施例的图2A-2C的动态多路复用电路200的时序图300。如图所示，存储器控制器204在一段时间内生成多个刷新命令280。存储器控制器204产生第一刷新命令280，其具有在时点302的前沿以及在时点304的后沿。响应于检测到第一刷新命令280，可编程延迟计数器206产生对应的交换脉冲282信号，其具有在时点306的前沿和在时点308的后沿。可编程延迟计数器206以从软件接口202接收的可控延迟值从时点302的刷新命令280的前沿延迟时点306的交换脉冲282信号的前沿。可编程延迟计数器206在时点306和时点308之间产生具有可控脉冲宽度值的交换脉冲282信号，其中脉冲宽度值是从软件接口202接收的。可控延迟值和可控脉冲宽度值的值被设置为确保在读取操作和写入操作期间，由多路复用器在极性交换期间产生的瞬态信号和噪声不会改变进出存储器设备的数据。反相交换脉冲284信号以与交换脉冲282信号相同的时序生成，具有在时点306的前沿以及在时点308的后沿。反相交换脉冲284信号的可控延迟值和可控脉冲宽度值被设置为确保在极性交换期间由多路复用器产生的瞬态信号和噪声不会产生虚假的读取数据选通信号和/或写入数据选通信号。
在具有在时点302的前沿和在时点304的后沿的第一刷新命令280的时间处，交换极性286信号处于低逻辑电平。交换脉冲282信号在时点306处的前沿将交换极性286信号的极性从低逻辑电平改变为高逻辑电平。随后，存储器控制器204产生第二刷新命令280，其在时点312具有前沿，并且在时点314具有后沿。响应于检测到第二刷新命令280，可编程延迟计数器206产生对应的交换脉冲282信号，其在时点316具有前沿，并且在时点318具有后沿。以与交换脉冲282信号相同的时序生成反相交换脉冲284信号，在时点316具有前沿，在时点318具有后沿。交换脉冲282信号和反相交换脉冲284信号的可控延迟值和可控脉冲宽度值设置如上所述。在具有在时点312的前沿和在时点314的后沿的第二刷新命令280的时间处，交换极性286信号处于高逻辑电平。交换脉冲282信号在时点316处的前沿将交换极性286信号的极性从高逻辑电平改变为低逻辑电平。
图4是根据各种实施例的用于为包括在图1的计算机系统100的系统存储器104和/或并行处理存储器134中的存储器设备生成控制信号的方法步骤的流程图。尽管结合图1-3的系统描述了该方法步骤，但是本领域普通技术人员将理解被配置为以任何顺序执行方法步骤的任何系统都在本公开的范围内。
如图所示，方法400开始于步骤402，其中动态多路复用电路200检测由存储器控制器204生成的刷新命令280。存储器控制器204可以是包括在计算机系统100中的任何存储器控制器，例如系统存储器控制器130、APS存储器控制器132等。存储器控制器204在一段时间内向存储器设备传输多个刷新命令280。响应于接收到刷新命令280，存储器设备从存储器设备中的存储器单元的一部分读取数据并将相同的数据存储回存储器单元的一部分中。刷新命令280使DRAM存储器设备能够保存存储在存储器单元中的信息。因为存储器控制器204在一段时间内产生多个刷新命令280，动态多路复用电路200可以检测这些刷新命令280并且采用刷新命令280作为触发器来交换数据I/O信号路径、读取数据选通信号路径、和/或写入数据选通信号路径的极性。此外，或者可替代地，动态多路复用电路200可以采用任何合适的信号作为触发器来交换数据I/O信号路径、读取数据选通信号路径和/或写入数据选通信号路径的极性。在一些示例中，合适的信号是在一段时间内作为多个事件或脉冲生成的任何信号。
在步骤404，动态多路复用电路200响应于检测到由存储器控制器204生成的刷新命令280而生成交换脉冲282。动态多路复用电路200基于从包含在软件接口202中的寄存器接收到的值来生成具有前沿和后沿的交换脉冲282信号。动态多路复用电路200以从软件接口202接收到的可控延迟值从刷新命令280的前沿延迟交换脉冲282信号的前沿。可编程延迟计数器206生成具有从软件接口202接收到的可控脉冲宽度值的交换脉冲282信号。设置可控延迟值和可控脉冲宽度值的值以确保在存储器读取操作和写入操作期间，由多路复用器在极性交换期间产生的瞬态信号和噪声不会改变进出存储器设备的数据。
在步骤406，动态多路复用电路200生成选通禁用信号。在一些示例中，选通禁用信号是反相交换脉冲284。动态多路复用电路200以与交换脉冲282信号相同的时序生成反相交换脉冲284信号。设置反相交换脉冲284信号的可控延迟值和可控脉冲宽度值以确保在极性交换期间由多路复用器产生的瞬态信号和噪声不会产生虚假的读取数据选通信号和/或写入数据选通信号。
在步骤408，动态多路复用电路200产生交换极性286信号以改变传输到存储器设备的延迟元件和从存储器设备的延迟元件接收的信号的极性。更具体地，交换极性286信号改变传输到延迟元件220和从延迟元件220接收的信号的极性，该延迟元件220与存储器设备的数据I/O 234引脚相关联。此外，交换极性286信号改变传输到延迟元件246和从延迟元件246接收的信号的极性，该延迟元件246与存储器设备的写入数据选通256引脚相关联。另外，交换极性286信号改变传输到延迟元件266和从延迟元件266接收的信号的极性，该延迟元件266与存储器设备的读取数据选通258引脚相关联。尽管交换极性286信号改变了传输到延迟元件和从延迟元件接收的信号的极性，但是整个数据信号路径、写入选通信号路径和/或读取选通信号路径的极性保持不变。然后方法400进行到步骤402以检测后续刷新命令280。
总之，各种实施例包括用于减轻由于不对称老化对高带宽存储器接口造成的占空比失真降级的影响的改进技术。动态多路复用电路在反相数据路径和非反相数据路径之间切换，其中第一多路复用器放置在数据路径中包括的延迟元件之前，第二多路复用器放置在延迟元件之后。动态多路复用电路切换这些多路复用器的选择输入，使得数据路径的整体极性不变，但多路复用器改变了通过延迟元件的数据路径中间部分的极性。此外，在向存储器设备传输刷新命令之后，切换多路复用器以改变数据路径的中间部分的极性。
动态多路复用电路通过在刷新命令和交换脉冲之间产生具有可控延迟值的交换脉冲来改变极性。交换脉冲还具有可控的脉冲宽度值。可控的延迟值和脉冲宽度值可通过动态多路复用电路内的寄存器进行软件编程。动态多路复用电路使用存储在寄存器中的值来控制与刷新命令相关的交换脉冲的时序和频率。可控的延迟值和脉冲宽度值允许动态多路复用电路在处理管线中不存在现有存储器事务时改变极性。因此，多路复用器在切换极性时产生的任何瞬态信号或噪声都不会在存储器设备或存储器控制器中引起任何数据完整性问题。此外，动态多路复用电路在多路复用器切换时使用交换脉冲来禁用存储器设备的读取数据选通信号和写入数据选通信号。在切换期间禁用读取数据选通信号和写入数据选通信号可防止在切换极性时由多路复用器产生的任何瞬态信号或噪声触发的虚假的读操作和/或写操作。
所公开的技术相对于现有技术的至少一个技术优势在于，利用所公开的技术，包括在存储器设备的延迟线中的晶体管不会长期暴露于零值或一个值的长序列。因此，包括在存储器设备的延迟线中的NMOS晶体管和PMOS晶体管的不对称老化的影响相对于现有方法被降低了。通过减少不对称老化的影响，所公开的技术使所有存储器设备能够以相对于现有技术更高的频率可靠地操作，从而提高存储器性能。这些优点代表了对现有技术方法的一项或多项技术改进。
任何权利要求中记载的任何权利要求要素和/或本申请中描述的任何要素的任何和所有组合，以任何方式均落入本公开和保护的预期范围内。
已经出于说明的目的呈现了各种实施例的描述，但并非旨在穷举或限制于所公开的实施例。在不脱离所描述实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员来说将是显而易见的。
本实施例的方面可以体现为系统、方法或计算机程序产品。因此，本公开的方面可以采用完全硬件实施例、完全软件实施例(包括固件、常驻软件、微代码等)或组合软件和硬件方面的实施例的形式，其通常都可以在本文称为“模块”或“系统”。此外，本公开的方面可以采用包含在一个或更多个计算机可读介质中实例化的计算机程序产品的形式，其具有包含在其上的计算机可读程序代码。
可以利用一种或更多种计算机可读介质的任何组合。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读存储介质可以是，例如，但不限于，电子、磁、光、电磁、红外或半导体系统、装置或设备，或前述的任何合适的组合。计算机可读存储介质的更具体示例(非穷举列表)将包括以下内容：具有一个或更多个电线的电连接、便携式计算机软盘、硬盘、随机存取存储器(RAM)、读取-只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、光纤、便携式光盘只读存储器(CD-ROM)、光存储器设备、磁存储器设备或任何前述的适当组合。在本文档的上下文中，计算机可读存储介质可以是可以包含或存储由指令执行系统、装置或设备使用或与其结合使用的程序的任何有形介质。
以上参照根据本公开的实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本公开的方面。应当理解，流程图和/或框图的每个块，以及流程图和/或框图中的块的组合，可以由计算机程序指令来实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器以生产机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令启用流程图和/或框图块或块中指定的功能/动作的实现。这种处理器可以是但不限于通用处理器、专用处理器、应用程序专用处理器或现场可编程门阵列。
图中的流程图和框图示出了根据本公开的各种实施例的系统、方法和计算机程序产品的可能实现的架构、功能和操作。就这一点而言，流程图或框图中的每个块可表示模块、段或代码的一部分，其包括用于实现一个或更多个指定逻辑功能的一个或更多个可执行指令。还应当注意的是，在一些替代实施方式中，方框中标注的功能可以不按照图中标注的顺序出现。例如，根据所涉及的功能，连续显示的两个块实际上可以基本同时执行，或者有时可以以相反的顺序执行这些块。还将注意到，框图和/或流程图说明的每个块，以及框图和/或流程图说明中的块的组合，可以由执行指定功能或动作的基于专用硬件的系统，或专用硬件和计算机指令的组合来实现。
虽然前文针对本公开的实施例，但是在不脱离其基本范围的情况下可以设计本公开的其他和进一步的实施例，并且其范围由以下权利要求确定。

Claims (20)

1.一种用于为存储器设备生成控制信号的方法，所述方法包括：
检测指向所述存储器设备的第一刷新命令；
响应于检测到所述第一刷新命令，为所述存储器设备的延迟元件选择第一极性；
检测指向所述存储器设备的第二刷新命令；以及
响应于检测到所述第二刷新命令，为所述存储器设备的所述延迟元件选择第二极性。
2.如权利要求1所述的方法，其中为所述延迟元件选择所述第一极性包括将交换极性信号的逻辑电平从第一逻辑电平改变为第二逻辑电平。
3.如权利要求2所述的方法，还包括：
当所述交换极性信号的所述逻辑电平为所述第一逻辑电平时，选择多路复用器的第一输入；以及
当所述交换极性信号的所述逻辑电平为所述第二逻辑电平时，选择所述多路复用器的第二输入，
其中出现在所述多路复用器的所述第一输入上的第一信号是出现在所述多路复用器的所述第二输入上的第二信号的反相版本。
4.如权利要求1所述的方法，其中所述延迟元件被包括在与所述存储器设备的数据输入/输出引脚相关联的数据路径中。
5.如权利要求1所述的方法，其中所述延迟元件被包括在与所述存储器设备的读取数据选通引脚或写入数据选通引脚中的至少一个相关联的数据路径中。
6.如权利要求1所述的方法，还包括：生成交换脉冲信号，其中所述交换脉冲信号的前沿从所述第一刷新命令的前沿延迟可控延迟值。
7.如权利要求6所述的方法，其中所述交换脉冲信号具有基于可控脉冲宽度值的脉冲宽度。
8.如权利要求7所述的方法，其中所述可控延迟值或所述可控脉冲宽度值中的至少一个是从软件接口接收的。
9.如权利要求1所述的方法，还包括：在为所述延迟元件选择所述第一极性时，禁用所述存储器设备的读取数据选通或所述存储器设备的写入数据选通中的至少一个。
10.如权利要求1所述的方法，其中所述延迟元件包括延迟线或相位插值器中的至少一个。
11.一种系统，包括：
存储器控制器；以及
存储器设备，包括：
延迟元件，以及
多路复用电路，所述多路复用电路：
检测从所述存储器控制器接收并指向所述存储器设备的第一刷新命令；
响应于检测到所述第一刷新命令，为所述存储器设备的延迟元件选择第一极性；
检测指向所述存储器设备的第二刷新命令；以及
响应于检测到所述第二刷新命令，为所述存储器设备的所述延迟元件选择第二极性。
12.如权利要求11所述的系统，其中为了选择所述延迟元件的所述第一极性，所述多路复用电路进一步将交换极性信号的逻辑电平从第一逻辑电平改变为第二逻辑电平。
13.如权利要求12所述的系统，其中所述多路复用电路进一步：
当所述交换极性信号的所述逻辑电平为所述第一逻辑电平时，选择多路复用器的第一输入；以及
当所述交换极性信号的所述逻辑电平为所述第二逻辑电平时，选择所述多路复用器的第二输入，
其中出现在所述多路复用器的所述第一输入上的第一信号是出现在所述多路复用器的所述第二输入上的第二信号的反相版本。
14.如权利要求11所述的系统，其中所述延迟元件包括在与所述存储器设备的数据输入/输出引脚相关联的数据路径中。
15.如权利要求11所述的系统，其中所述延迟元件包括在与所述存储器设备的读取数据选通引脚或写入数据选通引脚中的至少一个相关联的数据路径中。
16.如权利要求11所述的系统，其中所述多路复用电路进一步生成交换脉冲信号，其中所述交换脉冲信号的前沿从所述第一刷新命令的前沿延迟可控延迟值。
17.如权利要求16所述的系统，其中所述交换脉冲信号具有基于可控脉冲宽度值的脉冲宽度。
18.如权利要求17所述的系统，其中所述可控延迟值或所述可控脉冲宽度值中的至少一个是从软件接口接收的。
19.如权利要求11所述的系统，其中所述多路复用电路进一步在选择所述延迟元件的所述第一极性时禁用所述存储器设备的读取数据选通或所述存储器设备的写入数据选通中的至少一个。
20.如权利要求11所述的系统，其中所述延迟元件包括延迟线或相位插值器中的至少一个。
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