CN116150066B - 一种集成电路测试的总线数据处理方法及系统 - Google Patents

一种集成电路测试的总线数据处理方法及系统 Download PDF

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Abstract

本发明公开了一种集成电路测试的总线数据处理方法及系统，包括测试项目输入模块、驱动调度模块、系统总线驱动模块、测试硬件模块，本发明利用测试硬件资源的驱动函数存在建立、等待时间的特点，采用增加驱动调度单元模块，实现了各种硬件驱动函数的优化调度，充分利用了系统的有效总线效率，提高了集成电路测试系统的整体测试效率。

Description

一种集成电路测试的总线数据处理方法及系统
技术领域
本发明涉及一种提高集成电路测试效率的总线数据处理方法及系统，属于集成电路自动测试技术领域。
背景技术
随着大规模集成电路的广泛应用，集成电路对应的测试资源需求越来越多，使得集成电路的测试成本占比也逐步提升，芯片设计公司与芯片测试工厂对测试效率的要求也越来越高。
目前，由于集成电路测试所需的设备资源非常多，往往一个测试站的资源需求就达到了几十甚至上百个，每种资源都需要配置各种输出状态或者进行测量，如图1所示，输入测试项目，每个测试项目包括多个测试条件，系统总线驱动模块向测试硬件模块发送每个项目对应的测试条件测试驱动信号，测试硬件模块根据发送每个项目对应的测试条件测试驱动信号对被测试器件执行测试条件所对应的硬件电路。其总的处理时间T=t0+t1+t2+…。为了提高各种资源的控制效率与协调，设备厂商一般使用提高总线的传输速度的方法或者在局部资源上使用子控制器的方法实现资源的独立控制。第一种方法仅在连续批量数据传送的情况下会带来比较好的效果，但是往往批量数据传输的情况非常少，带来的测试效率提升不理想。第二种方式需要在各种资源上实现子系统，成本高，设计复杂，并且由于资源的功能区别非常大，复用性也很低。
发明内容
发明目的：通过分析集成电路各种测试项目执行条件都是有顺序要求的，这样只要确保执行的顺序要求不变，最终的测试项目执行结果都是符合预期要求，现有技术基本是按照测试项目要求串行执行，由于各种硬件电路都需要有建立时间、同步等待时间等等，大大降低了测试项目整体的测试效率，为了克服现有技术中存在的不足，本发明提供一种集成电路测试的总线数据处理方法及系统，本发明利用测试硬件资源的驱动函数存在建立、等待时间的特点，采用增加驱动调度单元模块，实现了各种硬件驱动函数的优化调度，充分利用了系统的有效总线效率，提高了集成电路测试系统的整体测试效率。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种集成电路测试的总线数据处理方法，包括以下步骤：
步骤1，输入测试项目，每个测试项目包括多个测试条件。
步骤2，对于每一个测试项目，驱动调度模块接收每个项目的测试条件i下发的总线驱动执行程序SEQi并顺序执行，当顺序执行到硬件需要的延迟函数Delay(ti)，则根据延迟函数Delay(ti)对每个项目的测试条件i按顺序编号i，i=0,1,2, …，并按顺序设置WaitForEvent事件WaitForEvent(SEQi)和TimeOut时间ti。
步骤3，驱动调度模块按照Delay(max(t0,t1,t2,…, ti,…,)), TimeOut事件执行完成各个项目的测试条件的总线驱动执行程序SEQi后直到WaitForEvent事件WaitForEvent(SEQi)程序段。
步骤4，驱动调度模块根据步骤3得到的WaitForEvent事件WaitForEvent(SEQi)的顺序位分别设置触发事件。驱动调度模块根据触发事件实现每个项目的测试条件的顺序执行。
步骤5，驱动调度模块通过系统总线驱动模块向测试硬件模块发送每个项目对应的测试条件测试驱动信号。
步骤6，所述测试硬件模块根据发送每个项目对应的测试条件测试驱动信号对被测试器件执行测试条件所对应的硬件电路。
优选的：步骤2中将设置好顺序编号的项目的测试条件i的总线驱动执行程序SEQi的总线占用资源释放。
优选的：所述系统总线驱动模块包括PCI、PCIE、USB中的一种或者两种以上总线。
优选的：所述TimeOut时间ti为us-ms级别。
一种集成电路测试的总线数据处理系统，包括测试项目输入模块、驱动调度模块、系统总线驱动模块、测试硬件模块，其中：
所述测试项目输入模块用于输入测试项目，每个测试项目包括多个测试条件。
驱动调度模块用于驱动调度模块接收每个项目的测试条件i下发的总线驱动执行程序SEQi并顺序执行，当顺序执行到硬件需要的延迟函数Delay(ti)，则根据延迟函数Delay(ti)对每个项目的测试条件i按顺序编号i，i=0,1,2, …,并按顺序设置WaitForEvent事件WaitForEvent(SEQi)和TimeOut时间ti。驱动调度模块按照Delay(max(t0,t1,t2,…,ti,…,)), TimeOut事件执行完成各个项目的测试条件的总线驱动执行程序SEQi后直到WaitForEvent事件WaitForEvent(SEQi)程序段。驱动调度模块根据WaitForEvent事件的顺序位分别设置触发事件。驱动调度模块根据触发事件实现每个项目的测试条件的顺序执行。
所述驱动调度模块用于通过系统总线驱动模块向测试硬件模块发送每个项目对应的测试条件测试驱动信号。
所述测试硬件模块用于根据发送每个项目对应的测试条件测试驱动信号对被测试器件执行测试条件所对应的硬件电路。
优选的：驱动调度模块用于释放设置好顺序编号的项目的测试条件i的总线驱动执行程序SEQi的总线占用资源。
优选的：所述系统总线驱动模块包括PCI、PCIE、USB中的一种或者两种以上总线。
本发明相比现有技术，具有以下有益效果：
本发明通过对硬件驱动函数进行优化排序，利用操作系统自定义事件的方法，实现了在多种硬件驱动执行中自动切换总线控制权，充分利用了硬件电路中各种等待时间，提高了系统总线的利用率，降低了建立时间、同步等待时间对整体测试效率的影响。本发明不仅不需要增加额外的硬件资源花费提高测试效率，保证了用户现有测试程序的兼容。而且多模块硬件配合并行执行，最后按顺序输出，测试项目硬件资源需要越多，执行效率越高。
附图说明
图1为现有技术的集成电路测试的总线数据处理方法流程图示意图。
图2为本发明的集成电路测试的总线数据处理方法流程图示意图。
图3为本发明实施例的示意图。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，应理解这些实例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
一种集成电路测试的总线数据处理方法，如图2所示，包括以下步骤：
步骤1，输入测试项目，每个测试项目包括多个测试条件。测试项目为集成电路测试所需要测试内容，通常情况下有几十上百各项目。
步骤2，对于每一个测试项目，驱动调度模块接收每个项目的测试条件i下发的总线驱动执行程序SEQi并顺序执行。测试条件i对应一种测试项目所需要的各种硬件条件，例如加电压、加电流、运行测试指令等。当顺序执行到硬件需要的延迟函数Delay(ti)，则根据延迟函数Delay(ti)对每个项目的测试条件i按顺序编号i，i=0,1,2, …。并按顺序设置WaitForEvent事件WaitForEvent(SEQi)和TimeOut时间ti，TimeOut时间ti为us-ms级别。将设置好顺序编号的项目的测试条件i的总线驱动执行程序SEQi的总线占用资源释放。
步骤3，驱动调度模块按照Delay(max(t0,t1,t2,…, ti,…,)), TimeOut事件执行完成各个项目的测试条件的总线驱动执行程序SEQi后直到WaitForEvent事件WaitForEvent(SEQi)程序段。
步骤4，驱动调度模块根据步骤3得到的WaitForEvent事件WaitForEvent(SEQi)的顺序位分别设置触发事件。驱动调度模块根据触发事件实现每个项目的测试条件的顺序执行。
步骤5，驱动调度模块通过系统总线驱动模块向测试硬件模块发送每个项目对应的测试条件测试驱动信号。系统总线驱动模块包括PCI、PCIE、USB中的一种或者两种以上总线。
步骤6，所述测试硬件模块根据发送每个项目对应的测试条件测试驱动信号对被测试器件执行测试条件所对应的硬件电路。被测试器件为被测试的集成电路。
一种集成电路测试的总线数据处理系统，如图2所示，包括测试项目输入模块、驱动调度模块、系统总线驱动模块、测试硬件模块，其中：
所述测试项目输入模块用于输入测试项目，每个测试项目包括多个测试条件。
所述驱动调度模块对测试条件驱动函数进行优化调度的模块。驱动调度模块用于驱动调度模块接收每个项目的测试条件i下发的总线驱动执行程序SEQi并顺序执行，当顺序执行到硬件需要的延迟函数Delay(ti)，则根据延迟函数Delay(ti)对每个项目的测试条件i按顺序编号i，i=0,1,2, …,并按顺序设置WaitForEvent事件WaitForEvent(SEQi)和TimeOut时间ti。用于释放设置好顺序编号的项目的测试条件i的总线驱动执行程序SEQi的总线占用资源。驱动调度模块按照Delay(max(t0,t1,t2,…, ti,…,)), TimeOut事件执行完成各个项目的测试条件的总线驱动执行程序SEQi后直到WaitForEvent事件WaitForEvent(SEQi)程序段。驱动调度模块根据WaitForEvent事件的顺序位分别设置触发事件。驱动调度模块根据触发事件实现每个项目的测试条件的顺序执行。
所述驱动调度模块用于通过系统总线驱动模块向测试硬件模块发送每个项目对应的测试条件测试驱动信号。系统总线驱动模块为集成电路测试系统总线，一般有PCI,PCIE,USB等。
所述测试硬件模块用于根据发送每个项目对应的测试条件测试驱动信号对被测试器件执行测试条件所对应的硬件电路。所述测试硬件模块执行测试条件所对应的硬件电路。
如图2所示，本发明的所要需要的时间T=Max(t0,t1,t2,…, ti,…,) 。测试效率得到明显提高，生产收益大大提升。同时本发明解决了多种硬件驱动API优先级的排序问题，硬件驱动通过排序后执行的可靠性问题，用户现有测试程序的兼容性问题。
如图3所示，为本发明实施例的集成电路测试的总线数据处理方法，包括以下步骤：
1.1，驱动调度模块收到测试条件A下发的总线驱动执行程序SEQ0,驱动调度模块顺序执行到硬件需要的延迟函数Delay(t0)，此时调度模块设置测试条件A为顺序位0，并设置WaitForEvent事件WaitForEvent(SEQ0),TimeOut时间为t0,释放SEQ0的总线占用资源。
1.2，驱动调度模块接收到SEQ1的总线驱动执行程序，由于t0一般情况下为us-ms级别，所以SEQ1的程序会执行到SEQ1的Delay(t1);同样与1.1相类似，调度模块设置测试条件B为顺序位1，并设置WaitForEvent事件WaitForEvent(SEQ1),TimeOut时间为t1,释放SEQ1的总线占用资源。
1.3，驱动调度模块接收到SEQ2的总线驱动执行程序，由于t0,t1为us-ms级别，所以SEQ2的程序会执行到SEQ2的Delay(t2);同样与1.1相类似，调度模块设置测试条件C为顺序位2，并设置WaitForEvent事件WaitForEvent(SEQ2),TimeOut时间为t2,释放SEQ2的总线占用资源。
1.4，调度模块按照SEQ0,SEQ1,SEQ2总线释放情况，顺序执行非延迟函数，直到所有SEQ都需要执行Delay函数或WaitForEvent事件，调度模块按照Max(to,t1,t2)执行Delay延迟函数；最终执行到所有程序段都执行到WaitForEvent函数；
1.5，调度模块根据Event事件的顺序位0,1,2,分别设置触发事件SEQ0,SEQ1,SEQ2,实现条件A、B、C的顺序执行。
1.6，被测试器件实现测试项目的测试条件A、B、C的顺序施加。
本发明使用者不需要额外增配其它设备，只需要软件升级,降低了客户的投入。使用者对现有已经开发完成的测试程序不需要升级，即可实现无缝升级。测试效率得到明显提高，生产收益大大提升；经过测试验证，测试项目执行需要2-3种测试硬件支持的情况下，20个普通测试项目整体提高测试效率大于25%，使用硬件资源越多，测试效率提升越高。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种集成电路测试的总线数据处理方法，其特征在于，包括以下步骤：
步骤1，输入测试项目，每个测试项目包括多个测试条件；
步骤2，对于每一个测试项目，驱动调度模块接收每个项目的测试条件i下发的总线驱动执行程序SEQi并顺序执行，当顺序执行到硬件需要的延迟函数Delay(ti)，则根据延迟函数Delay(ti)对每个项目的测试条件i按顺序编号i，i=0,1,2, …，并按顺序设置WaitForEvent事件WaitForEvent(SEQi)和TimeOut时间ti；
步骤3，驱动调度模块按照Delay(max(t0,t1,t2,…, ti,…,)), TimeOut事件执行完成各个项目的测试条件的总线驱动执行程序SEQi后直到WaitForEvent事件WaitForEvent(SEQi)程序段；
步骤4，驱动调度模块根据步骤3得到的WaitForEvent事件WaitForEvent(SEQi)的顺序位分别设置触发事件；驱动调度模块根据触发事件实现每个项目的测试条件的顺序执行；
步骤5，驱动调度模块通过系统总线驱动模块向测试硬件模块发送每个项目对应的测试条件测试驱动信号；
步骤6，所述测试硬件模块根据发送每个项目对应的测试条件测试驱动信号对被测试器件执行测试条件所对应的硬件电路。
2.根据权利要求1所述集成电路测试的总线数据处理方法，其特征在于：步骤2中将设置好顺序编号的项目的测试条件i的总线驱动执行程序SEQi的总线占用资源释放。
3.根据权利要求1所述集成电路测试的总线数据处理方法，其特征在于：所述系统总线驱动模块包括PCI、PCIE、USB中的一种或者两种以上总线。
4.根据权利要求1所述集成电路测试的总线数据处理方法，其特征在于：所述TimeOut时间ti为us-ms级别。
5.一种集成电路测试的总线数据处理系统，其特征在于：包括测试项目输入模块、驱动调度模块、系统总线驱动模块、测试硬件模块，其中：
所述测试项目输入模块用于输入测试项目，每个测试项目包括多个测试条件；
驱动调度模块用于驱动调度模块接收每个项目的测试条件i下发的总线驱动执行程序SEQi并顺序执行，当顺序执行到硬件需要的延迟函数Delay(ti)，则根据延迟函数Delay(ti)对每个项目的测试条件i按顺序编号i，i=0,1,2, …,并按顺序设置WaitForEvent事件WaitForEvent(SEQi)和TimeOut时间ti；驱动调度模块按照Delay(max(t0,t1,t2,…,ti,…,)), TimeOut事件执行完成各个项目的测试条件的总线驱动执行程序SEQi后直到WaitForEvent事件WaitForEvent(SEQi)程序段；驱动调度模块根据WaitForEvent事件的顺序位分别设置触发事件；驱动调度模块根据触发事件实现每个项目的测试条件的顺序执行；
所述驱动调度模块用于通过系统总线驱动模块向测试硬件模块发送每个项目对应的测试条件测试驱动信号；
所述测试硬件模块用于根据发送每个项目对应的测试条件测试驱动信号对被测试器件执行测试条件所对应的硬件电路。
6.根据权利要求5所述集成电路测试的总线数据处理系统，其特征在于：驱动调度模块用于释放设置好顺序编号的项目的测试条件i的总线驱动执行程序SEQi的总线占用资源。
7.根据权利要求6所述集成电路测试的总线数据处理系统，其特征在于：所述系统总线驱动模块包括PCI、PCIE、USB中的一种或者两种以上总线。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101986278A (zh) * 2010-10-29 2011-03-16 中国计量科学研究院 一种电子类设备的自动测试方法及系统
CN102175281A (zh) * 2010-12-30 2011-09-07 清华大学 一种多模式仪器测试方法及系统
CN103109285A (zh) * 2010-08-31 2013-05-15 佳能株式会社 用于自动调节从发送器通过并行连接到接收器的大量数据传送的机制
CN112383942A (zh) * 2020-11-17 2021-02-19 杭州粒合信息科技有限公司 一种通讯模块上线效率测试的方法、系统及设备

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7587584B2 (en) * 2003-02-19 2009-09-08 Intel Corporation Mechanism to exploit synchronization overhead to improve multithreaded performance
US8719795B2 (en) * 2011-04-12 2014-05-06 Miami International Security Exchange, Llc System and method for automating testing of computers
EP2557501B1 (en) * 2011-08-11 2016-03-16 Intel Deutschland GmbH Circuit arrangement and method for testing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103109285A (zh) * 2010-08-31 2013-05-15 佳能株式会社 用于自动调节从发送器通过并行连接到接收器的大量数据传送的机制
CN101986278A (zh) * 2010-10-29 2011-03-16 中国计量科学研究院 一种电子类设备的自动测试方法及系统
CN102175281A (zh) * 2010-12-30 2011-09-07 清华大学 一种多模式仪器测试方法及系统
CN112383942A (zh) * 2020-11-17 2021-02-19 杭州粒合信息科技有限公司 一种通讯模块上线效率测试的方法、系统及设备

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Production Test System for high-volume microcomputer-based products;Paul M.Johnston;《IEEE》;346-352 *
集成电路芯片的成品测试方案研究;吴琳;《电大理工》;29-35 *

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