CN116136967A - 用于量子比特的阻抗匹配网络的技术 - Google Patents

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CN116136967A CN202211368702.6A CN202211368702A CN116136967A CN 116136967 A CN116136967 A CN 116136967A CN 202211368702 A CN202211368702 A CN 202211368702A CN 116136967 A CN116136967 A CN 116136967A
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Abstract

公开了用于量子比特的阻抗匹配网络的技术。在一个说明性实施例中，阻抗匹配网络将50欧姆的传输线匹配到具有取决于状态的100千欧姆到105千欧姆的电阻的自旋量子比特。说明性阻抗匹配网络是可调谐的，从而在不显著地改变阻抗匹配网络的匹配频率的情况下允许阻抗变换比被改变。在一些实施例中，阻抗匹配网络将50欧姆的传输线匹配到量子比特的低电阻态。在其他实施例中，阻抗匹配网络将50欧姆的传输线匹配到量子比特的较低电阻态与较高电阻态之间的阻抗值。

Description

用于量子比特的阻抗匹配网络的技术
背景技术
量子计算机预示了利用经典计算无法办到的计算能力。量子计算中的许多挑战之一是量子比特(quantum bit,qubit)的高保真测量。对于自旋量子比特，可使用射频(radiofrequency，RF)反射测量法来读取自旋量子比特状态。RF信号可被发送到其电阻被耦合到量子比特的状态的电路。反射的信号可被用于感测量子比特的状态。
附图说明
图1A-图1F图示根据一个实施例的示例量子点器件的各种视图。
图2是量子计算设备的至少一个实施例的简化框图。
图3图示示例系统，该示例系统具有用于读取量子比特的状态的阻抗匹配网络。
图4图示图3的阻抗匹配网络的示例实施例。
图5图示电路板上的图3的系统的示例实施例。
图6图示示出图3的系统的一个实施例的阻抗匹配网络的插入损失的图表。
图7图示示出反射系数作为图3的系统的阻抗匹配网络的一个实施例的阻抗的函数的图表。
图8图示示出信号幅度作为图3的系统的阻抗匹配网络的一个实施例的阻抗的函数的图表。
图9图示示出测量误差率作为图3的系统的阻抗匹配网络的一个实施例的阻抗的函数的图表。
图10图示图3的阻抗匹配网络的示例实施例。
图11是根据本文中公开的实施例中的任何实施例的晶圆和管芯的俯视图。
图12是根据本文中公开的实施例中的任何实施例的集成电路的截面侧视图。
图13A-图13D是示例平面晶体管、示例栅极环绕式(gate-all-around)晶体管和示例堆叠式栅极环绕式晶体管的立体图。
图14是根据本文中公开的实施例中的任何实施例的集成电路设备组件的截面侧视图。
图15是本文公开的实施例中的任何实施例的示例电气设备的框图。
具体实施方式
本公开的多个方面可包括耦合到半导体中的自旋量子比特的阻抗匹配网络。在说明性实施例中，阻抗匹配网络包括可变电容器，诸如，变容管(varactor)可变电容器可被调谐以调整阻抗匹配网络的工作频率。附加地或替代地，在一些实施例中，取决于量子比特的状态，阻抗匹配网络反射具有不同幅度和相位的刺激信号。
在以下描述中，阐述了具体细节，但是可以在没有这些具体细节的情况下实施本文中所描述的技术的实施例。公知的电路、结构和技术未被详细示出，以避免混淆对本描述的理解。诸如“实施例”、“各实施例”、“一些实施例”等的短语可包括特征、结构或特性，但是并非每一个实施例都必定包括这些特定的特征、结构或特性。
在以下描述中，出于解释的目的，阐述了众多具体细节以便提供对该描述的透彻理解。然而，可以显而易见的是，可以在不具有这些具体细节的情况下实施新颖的实施例。在其他实例中，以框图形式示出公知的结构和设备，以促进对其的描述。意图在于涵盖在权利要求范围之内的所有修改、等效方案和替代方案。
一些实施例可具有针对其他实施例所描述的特征中的一些或全部，或完全不具有这些特征。“第一”、“第二”、“第三”等等描述常见的对象，并且指示被引用的类似对象的不同实例。此类形容词并不暗示如此描述的对象必须在时间上或空间上、在排序方面或以任何其他方式按照给定顺序。“连接的”可指示元件处于直接的物理或电接触，并且“耦合的”可指示元件协作或交互，但是这些元件可以或可以不处于直接的物理或电接触。此外，如相对于本公开的实施例所使用的术语“包含”、“包括”、“具有”等是同义的。由词语“基本上”来修饰的术语包括与未经修饰的术语的含义略微不同的布置、取向、间隔或位置。例如，被描述为基本上具有所列举的尺度的衬底组件特征(诸如，贯穿宽度)可在所列举尺寸的一些百分比之内变化。
如本文中所使用，短语“通信地耦合”是指部件向另一部件发送信号或从另一部件接收信号的能力。信号可以是任何类型的信号，诸如，输入信号、输出信号、或电力信号。部件可向该部件经由有线或无线通信介质(例如，导电迹线、导电接触部、空气)与其通信地耦合的另一部件发送信号或从该另一部件接收信号。被通信地耦合的部件的示例包括：集成电路管芯，其位于同一封装中，经由封装衬底中的嵌入式桥接器进行通信；以及集成电路部件，其附连至印刷电路板，向其他集成电路部件或附连到集成电路板的电子设备发送信号或从其他集成电路部件或附连到集成电路板的电子设备接收信号。
将理解，在下文进一步示出和描述的示例中，附图可能不按比例绘制，并且可能不包括所有可能的层和/或电路部件。此外，将理解，尽管某些附图图示带有具有正交(例如，垂直)边界的源极/漏极区域、电极等的晶体管设计，但是由于用于创建此类器件的制造方法或由于其他原因，本文中的实施例能以基本上正交的方式(例如，在+/-5度或10度的正交度内)实现此类边界。
如本文中所使用，在第一层或部件位于第二层或部件上的上下文中的短语“位于……上”是指第一层或部件直接物理地附连至第二层或部件(在第一层或部件与第二层或部件之间没有层或部件)，或者物理地附连至第二层或部件且具有一个或多个介于中间的层或部件。
如本文中所使用，术语“相邻”是指彼此物理接触的层或部件。也就是说，在所称的相邻的层或部件之间没有层或部件。例如，与层Y相邻的层X是指与层Y物理接触的层。
如本文中所使用，尤其是根据缩放附图中示出的示例，术语“上”/“下”或“上方”/“下方”可以指对象(上文描述的表面)的相对位置，而不是对象的绝对位置。例如，装置的上表面可以在该装置的、与对象的下表面相对的侧上，并且仅当以特定方式被观察时，该上表面可以总体上是面向上的。作为另一示例，在第二对象上方的第一对象可以在第二对象的“上”表面上或在第二对象的“上”表面附近，而不是在对象的“下”表面附近，并且仅当这两个对象以特定方式被观察时，第一对象才可真正地在第二对象上方。
参考附图，这些附图不一定按比例绘制，其中可使用类似或相同数字在不同的图中指示相同或类似的部分。在不同的图中使用类似或相同的数字并不意味着包括类似或相同数字的所有的图构成单个或同一个实施例。具有不同的字母后缀的相同的数字可表示类似部件的不同实例。总体而言，附图通过示例的方式而不是限制的方式来图示在本文档中所讨论的各实施例。
量子计算机使用量子机械现象(诸如叠加和纠缠)来执行计算、仿真或其他功能。与以两种确定状态中的一种(0或1)存储数据的数字计算机形成对照，量子计算使用量子比特(quantum bit,qubit)，其可以处于状态的叠加。量子比特可使用诸如电子和光子之类的基本粒子的物理上可区分的量子态来实现。例如，可使用光子的极化，其中，两种状态是竖直极化和水平极化。类似地，电子的自旋可具有可区分状态，诸如，“加快自旋(up spin)”和“减慢自旋(down spin)”。量子机械系统中的量子比特可同时处于这两种状态的叠加，这是对于量子计算独特且根本性的特性。
量子计算系统执行包含对量子比特执行的量子逻辑运算的算法。在一些情况下，该算法的结果不是确定性的。量子算法可被重复许多次，以确定结果的统计分布或具有高的可能性来找到正确答案。在一些情况下，可使用经典算法来检查量子计算是否确定了正确的结果。
已使用能够操纵和读取量子状态的各种不同技术来实现量子比特。这些包括但不限于量子点器件(基于自旋的和基于空间的)、俘获离子器件、超导量子计算机、光学晶格、核磁共振计算机、固态NMR凯恩(Kane)量子器件、氦上电子(electrons-on-helium)量子计算机、腔量子电动力学(cavity quantum electrodynamics，CQED)器件、分子磁体计算机、以及基于富勒烯的ESR量子计算机，仅举数例。因此，虽然下文关于本发明的一些实施例描述量子点器件，但是可结合包括但不限于上文列举的那些的任何类型的量子计算机来采用本发明的底层原理。用于量子比特的特定的物理实现方式对于本文中描述的本发明的实施例不一定是必需的。
量子点是小的半导体粒子，典型地大小为几纳米。由于该小的大小，量子点根据量子力学的规则操作，具有与宏观实体不同的光学和电子属性。量子点有时被称为“人造原子”以表明这样的事实：量子点是具有离散的、受束缚的电子态的单个对象，像原子或分子的情况一样。
图1A-图1F是量子点器件100的各种视图，量子点器件100可与下文描述的本发明的实施例一起使用。图1A是量子点器件100的部分的俯视图，其中材料中的一些材料被移除，使得第一栅极线102、第二栅极线104和第三栅极线106是可见的。虽然本文中的附图和描述中的许多可分别将特定的线或栅极的集合称为“势垒”线或栅极或“量子点”线或栅极，但是这仅是为了易于讨论，并且在其他实施例中，“势垒”线和栅极以及“量子点”线和栅极的角色可被交换(例如，势垒栅极可替代地充当量子点栅极，并且反之亦然)。图1B-图1F是图1A的量子点器件100的侧视截面图；具体地，图1B是图1A的穿过截面B-B的视图，图1C是穿过图1A的截面C-C的视图，图1D是穿过图1A的截面D-D的视图，图1E是穿过图1A的截面E-E的视图，并且图1F是穿过图1A的截面F-F的视图。
图1A-图1F的量子点器件100能以多种方式中的任一方式操作。例如，在一些实施例中，诸如电压、电流、射频(RF)和/或微波信号之类的电信号可被提供给一个或多个第一栅极线102、第二栅极线104和/或第三栅极线106，以使量子点(例如，基于电子自旋的量子点或基于空穴自旋的量子点)形成在第三栅极线106的第三栅极166下方的量子阱堆叠146中。被提供给第三栅极线106的电信号可控制那个第三栅极线106的第三栅极166下方的量子阱的电势，而被提供给第一栅极线102(和/或第二栅极线104)的电信号可控制相邻的量子阱之间的那个第一栅极线102的第一栅极162(和/或那个第二栅极线104的第二栅极164)下方的势能垒。(例如，不同量子点栅极下方的)量子阱堆叠146中的不同量子阱中的量子点之间的量子交互可部分地由(例如，通过介于中间的势垒栅极)施加在它们之间的势垒提供的势能垒来控制。
一般而言，本文中公开的量子点器件100可进一步包括磁场源(未示出)，该磁场源可被用于创建量子点的通常简并的状态(例如，基于电子自旋的量子点的自旋态)的能量差，并且量子点的状态(例如，自旋态)可通过将电磁能施加至栅极线以创建能够计算的量子比特被操纵。该磁场源可以是一个或多个磁体线。因此，本文中公开的量子点器件100可通过电磁能的受控施加而能够操纵量子阱堆叠146中的量子点的位置、数量和量子态(例如，自旋)。
在图1A-图1F的量子点器件100中，栅极电介质114可设置在量子阱堆叠146上。量子阱堆叠146可包括至少一个量子阱层(在图1A-图1F中未示出)，在量子点器件100的操作期间，量子点可局部化在该至少一个量子阱层中。栅极电介质114可以是任何合适的材料，诸如，高k材料。多个平行的第一栅极线102可设置在栅极电介质114上，并且间隔物(spacer)材料118可设置在第一栅极线102的侧面上。在一些实施例中，图案化的硬掩模110可设置在第一栅极线102上(其中图案与第一栅极线102的图案对应)，并且间隔物材料118可在硬掩模110的侧上延伸，如图所示。第一栅极线102各自可以是第一栅极162。第一栅极线102中的不同的第一栅极线能以任何期望的组合(例如，每个第一栅极线102可单独地电气受控，或者一些或全部第一栅极线102可根据需要按一个或多个组短接在一起)电气地受控。
多个平行的第二栅极线104可设置在第一栅极线102上方以及第一栅极线102之间。如图1中所图示，第二栅极线104可与第一栅极线102垂直地被布置。第二栅极线104可在硬掩模110上方延伸，并且可包括第二栅极164，该第二栅极164向下朝向量子阱堆叠146延伸，并且接触第一栅极线102中的相邻的第一栅极线之间的栅极电介质，如图1D中所图示。在一些实施例中，第二栅极164可填充第一栅极线102/间隔物材料118结构中的相邻的第一栅极线102/间隔物材料118结构之间的区域；在其他实施例中，绝缘材料(未示出)可存在于第一栅极线102/间隔物材料118结构与接近的第二栅极164之间。在一些实施例中，间隔物材料118可设置在第二栅极线104的侧面上；在其他实施例中，没有间隔物材料118可设置在第二栅极线104的侧面上。在一些实施例中，硬掩模115可设置在第二栅极线104上方。第二栅极线104的第二栅极164中的多个第二栅极在电气上是连续的(由于硬掩模110上方的第二栅极线104的共享的导电材料)。第二栅极线104中的不同的第二栅极线能以任何期望的组合(例如，每个第二栅极线104可单独地电气受控，或者一些或全部第二栅极线104可根据需要按一个或多个组短接在一起)电气地受控。第一栅极线102和第二栅极线104一起可形成网格，如图1A中所图示。
多个平行的第三栅极线106可设置在第二栅极线102和第二栅极线104上方以及第一栅极线102与第二栅极线104之间。如图1A中所图示，第三栅极线106可与第一栅极线102对角地并且与第二栅极线104对角地布置。具体而言，第三栅极线106可在由第一栅极线102和第二栅极线104形成的网格中的开口上方对角地布置。第三栅极线106可包括第三栅极166，该第三栅极166向下延伸到由第一栅极线102和第二栅极线104形成的网格中的开口中的栅极电介质114；因此，每个第三栅极166可由两个不同的第一栅极线102和两个不同的第二栅极线104定界。在一些实施例中，第三栅极166可由绝缘材料128定界，在其他实施例中，第三栅极166可填充网格中的开口(例如，接触设置在相邻的第一栅极线102与第二栅极线104的侧面上的间隔物材料118，未示出)。附加的绝缘材料117可设置在第三栅极线106上和/或设置在第三栅极线106周围。第三栅极线106的第三栅极166中的多个第三栅极在电气上是连续的(由于第一栅极线102和第二栅极线104上方的第三栅极线106的共享的导电材料)。第三栅极线106中的不同的第三栅极线能以任何期望的组合(例如，每个第三栅极线106可单独地电气受控，或者一些或全部第三栅极线106可根据需要按一个或多个组短接在一起)电气地受控。
尽管图1A-图1F图示特定数量的第一栅极线102、第二栅极线104和第三栅极线106，但是这仅出于说明目的，并且任何数量的第一栅极线102、第二栅极线104和第三栅极线106可被包括在量子点器件100中。第一栅极线102、第二栅极线104和第三栅极线106的布置的其他示例是可能的。电气互连(例如，通孔和导线)能以任何期望的方式接触第一栅极线102、第二栅极线104和第三栅极线106。
在图1A-图1F中未图示可电气地耦合到量子阱堆叠146的量子阱层(例如，横向接近量子阱层)的累积区域。累积区域可通过介于中间的电介质材料的薄层与栅极线间隔开。累积区域可以是在其中载流子(例如，由于掺杂，或由于将载流子拉取到量子阱层中的大电极的存在)累积的区域，并且可充当载流子的储存库，这些载流子可被选择性地汲取到第三栅极166下方的量子阱层的区域中(例如，通过控制量子点栅极、第一栅极162和第二栅极164上的电压)以形成基于载流子的量子点(例如，电子或空穴量子点，包括单电荷载流子、多电荷载流子、或无电荷载流子)。在其他实施例中，量子点器件100可以不包括横向累积区域，但是可替代地包括量子阱堆叠146内的掺杂层。这些掺杂层可向量子阱层提供载流子。量子阱堆叠146中的累积区(例如，掺杂的或非掺杂的)或掺杂层的任何组合可在本文中公开的量子点器件100的实施例中的任何实施例中被使用。
现在参考图2，示出量子计算设备200的简化框图。在一些实施例中，量子计算设备200可包括上文关于图1A-图1F描述的量子点器件100。量子计算设备200可被具体化为任何类型的计算设备或被包括在任何类型的计算设备中。例如，量子计算设备200可包括以下各项，或以其他方式被包括在以下各项内，但不限于此：服务器计算机、嵌入式计算系统、片上系统(System-on-a-Chip，SoC)、多处理器系统、基于处理器的系统、消费电子设备、桌面型计算机、膝上型计算机、网络设备、联网计算机、分布式计算系统、和/或任何其他计算设备。说明性量子计算设备200包括处理器202、存储器204、输入/输出(input/output，I/O)子系统206、量子/经典接口电路208和量子处理器210。在一些实施例中，量子计算设备200的说明性部件中的一个或多个可以被合并在另一部件中，或能以其他方式形成另一部件的部分。例如，在一些实施例中，存储器204或其部分可以被合并在处理器202中。在一些实施例中，量子计算设备200可被具体化为下文关于图15描述的电气设备1500，或者可包括电气设备1500的任何合适的部件。
在一些实施例中，量子计算设备200可位于具有其他计算设备的数据中心中，该数据中心诸如企业数据中心(例如，由公司拥有和运营并且典型地位于公司场所的数据中心)、管理服务数据中心(例如，由代表公司的第三方管理的数据中心)、位于一起的数据中心(例如，其中数据中心基础设施由数据中心主机提供，并且公司提供并管理其自身的数据中心部件(服务器等)的数据中心)、云数据中心(例如，由托管公司应用和数据的云服务提供商运营的数据中心)、以及边缘数据中心(例如，典型地具有比其他数据中心类型更小的空间占用、靠近于其服务的地理区域的数据中心)、微型数据中心等等。在一些实施例中，量子计算设备200可通过网络(诸如，互联网)接收作业以在量子处理器210上执行。量子计算设备200可在量子处理器上执行作业，并且将结果往回发送到作出请求的设备。
处理器202可被具体化为能够执行本文中所描述的功能的任何类型的处理器。例如，处理器202可被具体化为(一个或多个)单核心或多核心处理器、单插槽或多插槽处理器、数字信号处理器、图形处理器、神经网络计算引擎、图像处理器、微控制器或其他处理器或处理/控制电路。处理器202可包括多个处理器核心。在一些实施例中，处理器202支持对处理器/核心202的现有ISA的量子扩展，从而允许与量子/经典接口电路208和量子处理器210对接的指令。
存储器204可以被具体化为能够执行本文中描述的功能的任何类型的易失性或非易失性存储器或数据存储装置。在操作中，存储器204可存储在量子计算设备200的操作期间使用的各种数据和软件，诸如操作系统、应用、程序、库以及驱动器。存储器204经由I/O子系统206通信地耦合到处理器202，该I/O子系统206可被具体化为用于促进与量子计算设备200的处理器202、存储器204以及其他部件之间的输入/输出操作的电路和/或部件。例如，I/O子系统206可被具体化为或以其他方式包括：存储器控制器中枢、输入/输出控制中枢、固件设备、通信链路(例如，点到点链路、总线链路、线路、电缆、光导、印刷电路板迹线等)和/或用于促进输入/输出操作的其他部件和子系统。I/O子系统206可利用任何合适的连接器、互连、总线、协议等(诸如，SoC结构、
Figure BDA0003924770970000091
USB2、USB3、USB4、
Figure BDA0003924770970000092
计算快速链路(Compute Express Link，CXL)等等)将量子计算设备200的各种内部和外部部件彼此连接。在一些实施例中，I/O子系统206可以形成片上系统(SoC)的部分，并可与量子计算设备200的处理器202和存储器204及其他部件一起被合并在单个集成电路芯片上。
量子/经典接口电路208被配置成用于与量子计算设备200的经典部件(诸如，处理器202和存储器204)和量子处理器210两者接口连接。量子/经典接口电路208可包括各种模拟或数字电路，诸如，模数转换器、数模转换器、高增益放大器、低噪声放大器、低温放大器、现场可编程门阵列(field-programmable gate array,FPGA)、经典处理器、专用集成电路(application-specific integrated circuit，ASIC)、信号调节电路等。在一些实施例中，量子/经典接口电路208中的一些或全部可在制冷机内部，该制冷机诸如，稀释制冷机、磁制冷机、氦-4制冷机和/或氦-3制冷机等。量子/经典接口电路208的部件中的一些或全部可处于任何合适的温度，诸如，10毫开尔文、100毫开尔文、4开尔文、20开尔文、77开尔文、室温或更高、或其之间的任何温度。
量子处理器210被配置成用于操作一个或多个量子比特。量子比特可以是任何合适类型的量子比特，诸如，上文关于图1A-图1F描述的量子点自旋量子比特。在其他实施例中，量子比特可以是例如电荷量子比特、传输线分流等离子体振荡(Transmission lineshunted plasma oscillation，Transmon)量子比特、微波量子比特、超导量子比特、或任何其他合适类型的量子比特。量子处理器210可包括任何合适数量的物理或逻辑量子比特，诸如，1-106。在说明性实施例中，量子处理器210中的一些或全部在诸如稀释制冷机之类的制冷机中。具体而言，在说明性实施例中，量子比特以约10毫开尔文的温度被保持。在其他实施例中，取决于使用中的特定的量子比特的温度灵敏度，量子比特能以任何合适的温度(诸如，1-100毫开尔文或更高)被保持。
量子处理器210可以能够以各种方式来控制各种量子比特，诸如，通过执行双量子比特门、三量子比特门、误差校正操作，将状态从一种类型的量子比特转换为另一类型的量子比特，测量量子比特中的一些、任何或全部量子比特，初始化量子比特中的一些、任何或全部量子比特等。
量子计算设备200可包括图2中未示出的附加部件，诸如，一个或多个数据存储设备、网络接口控制器、一个或多个外围设备等。
现在参考图3，在一个实施例中，系统300包括连接到混合耦合器304的刺激源302。混合耦合器304的一个端口连接到由耦合到接地308的电阻器306构成的终止器。混合耦合器304的第二端口连接到阻抗匹配网络310。阻抗匹配网络310也被耦合到单电子晶体管312,该单电子晶体管312被表示为被并联地连接在阻抗匹配网络310和接地308之间的电容器314和电阻器316。单电子晶体管312的电阻取决于量子比特318的状态。混合耦合器304的其余端口连接到接收器320。刺激源302、混合耦合器304、包括电阻器306的终止器、和接收器一起以第一阻抗形成测量网络322。阻抗匹配网络310可在测量网络322的阻抗与单电子晶体管312的阻抗之间转换。
在使用中，刺激源302生成射频(RF)信号，诸如，500MHz信号。RF信号通过传输线被发送到混合耦合器304，该混合器304拆分该RF信号，从而将其发送到包括电阻器306的终止器并发送到阻抗匹配网络310。阻抗匹配网络310将刺激源302、混合耦合器304、接收器320和连接传输线的相对低的阻抗匹配到单电子晶体管312的相对高的阻抗。
在说明性实施例中，单电子晶体管312具有取决于量子比特318的状态的、由电阻器316表示的电阻。例如，在一个实施例中，如果量子比特318处于零(0)态(例如，自旋减慢)，则电阻器316的电阻可以是100kΩ，并且如果量子比特318处于一(1)态(例如，自旋加快)，则电阻器316的电阻可以是105kΩ。如下文更详细地所讨论，当量子比特318被测量为处于自旋加快状态时，电阻器316的电阻可仅临时地增加。
在说明性实施例中，阻抗匹配网络310被配置成用于将测量网络322的阻抗匹配到处于低阻抗状态的单电子晶体管312的阻抗(例如，在上述示例中，当电阻器316的电阻为100kΩ时)。由此，当单电子晶体管312处于低阻抗状态时，来自刺激源302的信号将几乎完全被吸收。当单电子晶体管312处于高阻抗状态时，从刺激源302发送的信号的显著部分将被往回反射到混合耦合器304并被反射到接收器320。如下文关于图4更详细地所讨论，可对说明性阻抗匹配网络310调谐，以达到特定刺激频率处的特定的阻抗匹配比。
刺激源302可以是任何合适的RF源。刺激源302能以任何合适的波长、带宽、包络、幅度等创建RF脉冲。在说明性实施例中，刺激源302创建具有矩形包络、具有500MHz频率的脉冲。在其他实施例中，可使用诸如高斯型的不同包络，和/或可使用不同的射频，诸如，50-50000MHz。
在说明性实施例中，耦合器304是混合耦合器304，该混合耦合器304在两个输出端口之间均等地拆分RF信号的功率(即，去往具有电阻器306的终止器以及去往阻抗匹配网络)。在其他实施例中，耦合器304可以是不同类型的耦合器，诸如，具有不同于50/50的拆分的有向耦合器。在一些实施例中，可使用环形器来替代耦合器304。
在说明性实施例中，测量网络322中的部件(诸如，连接各种部件的传输线、混合耦合器304等)的特征阻抗为50欧。在其他实施例中，测量网络322中的部件的特征阻抗可以是不同的阻抗，诸如，40-200欧。
单电子晶体管312可以是任何合适的单电子晶体管，诸如，基于半导体量子点的单电子晶体管。如本文中所使用，单电子晶体管包括少电子(few-electron)晶体管，并且尽管其具有该名称，除非以其他方式明确地陈述，否则其不一定以单电子状况操作。在说明性实施例中，单电子晶体管312在大约100个电子的状况下操作。在一些实施例中，单电子晶体管312可用不同的量子比特来替换。
在说明性实施例中，量子比特318是自旋量子比特，并且该量子比特电容性耦合到单电子晶体管312的栅极。由此，量子比特318中的电子的数量影响单电子晶体管312的栅极上的电压。量子比特318的状态可使用埃尔泽曼(Elzerman)读出来读取。当自旋量子比特处于自旋加快状态时，形成自旋量子比特318的电子可临时跃迁出量子比特318，从而改变晶体管312的电阻(即，电阻器316的电阻)达一时间段。电子随后可跃迁回处于自旋减慢状态的量子比特318。由此，在说明性实施例中，晶体管312仅处于针对电阻器316的高电阻态达仅一部分测量时段。例如，在1毫秒的测量时段中，晶体管312可处于高电阻态达100微秒。更一般地，对于例如0.1-10毫秒的测量时段，晶体管312可处于高电阻态达例如0.1-1000微秒。
在使用中，在说明性实施例中，当量子比特318的电子处于自旋减慢状态时，由电阻器316表示的晶体管312的电阻处于例如50-500kΩ的较低电阻值。当量子比特318的电子开始于自旋加快状态并临时跃迁出量子比特318时，由电阻器316表示的晶体管312的电阻处于例如55-500kΩ的较高电阻值。电阻器316的高电阻值相比低电阻值的比率可以是任何合适的值，诸如，1.02-50。在说明性实施例中，电阻器316的电阻分别是处于低电阻值和高电阻值的100kΩ和105kΩ。
在说明性实施例中，系统300包括耦合到自旋量子比特318的单电子晶体管312。更一般地，应当领会，系统300可包括替代单电子晶体管312的、其阻抗取决于量子比特318的状态的任何合适的部件，该量子比特318可以是任何合适类型的量子比特。
接收器320可以是能够测量来自刺激源302的、从单电子晶体管312反射的信号的任何合适的接收器。例如，接收器320可被具体化为RF功率计、网络分析器、光谱分析器等。接收器320可包括一个或多个放大器、混合器或其他部件。在一个实施例中，接收器320可包括一个或多个IQ混合器和/或其他部件，以测量反射信号的同相分量和正交分量两者。
在说明性实施例中，系统300的部件中的一些或全部可以在低温制冷机中。例如，量子比特318、单电子晶体管312和/或阻抗匹配网络310可被保持在例如10毫开尔文。刺激源302和/或接收器320可处于制冷机的较高温度区域(诸如，4开尔文区域或可以在制冷机外部)。
在说明性实施例中，量子/经典接口电路208或其他控制电路包括刺激源302和/或接收器320，或以其他方式与刺激源302和/或接收器320对接。在说明性实施例中，量子/经典接口电路208包括测量网络322。量子/经典接口电路208可控制来自刺激源302的脉冲的例如频率、脉冲宽度、幅度等。量子/经典接口电路208可基于例如测量网络322、阻抗匹配网络310和/或单电子晶体管312的所测量的参数来确定要生成的脉冲的参数。
现在参考图4，在一个实施例中，示出阻抗匹配网络310的电路图。在说明性实施例中，可变电容器404(诸如，变容管404)连接在阻抗匹配网络310的输入端402与接地308之间。电容器406在阻抗匹配网络310的输入端402与输出端410之间。电感器408在输出端410与接地308之间。
忽略单电子晶体管312的电容器314的电容，图4中示出的阻抗匹配网络310的阻抗变换比大约是并联电容器404的电容(CP)相比串联电容器406的电容(CS)的比率的平方(即，阻抗匹配比为(CP/CS)2)。图4中示出的阻抗匹配网络310的匹配频率为
Figure BDA0003924770970000131
其中，CEQ是并联电容器404和串联电容器406的等效电容。
与可由例如输入端402与输出端410之间的单个电感器构成的传统阻抗匹配网络(参见下文关于图10的讨论)相比，图4中示出的阻抗匹配网络310具有若干优点。由于阻抗变换比相对高，因此CP远大于CS。结果是CEQ(并且因此,匹配频率)很大程度上独立于CS，从而将阻抗匹配网络310的阻抗变换比和匹配频率解耦。例如，在一个实施例中，将电容器404的电容CP改变例如因子2(将阻抗变换比改变约因子4)可将匹配频率改变小于1％，诸如，1-0.01％。由于阻抗匹配网络310的阻抗匹配比是高的，诸如，大于1000，因此串联电容器406和电感器408的品质因数(或Q因数)必须为高(例如，大于10000)。然而，并联电容器404被短接到例如50Ω的低源阻抗，从而放宽对并联电容器404所要求的Q因数，并且因此允许将具有相对低的Q因数的现成的变容管404用于并联电容器404。
在说明性实施例中，电容器404是具有例如最大值的10-100％的可控调谐范围的低温变容管。变容管可由输入电压(图4中未示出)控制。在其他实施例中，电容器404可被具体化为任何合适类型的可变电容器。在说明性实施例中，电容器具有例如5pF的电容。电容器404可具有任何合适的最大电容，诸如，1-30pF。电容器404的电容可被用于调谐阻抗匹配网络310的阻抗变换比，以例如将测量网络322的阻抗匹配到处于低电阻态的单电子晶体管312的阻抗。在说明性实施例中，电容器404的Q因数可以是相对低的，诸如，10-100。在其他实施例中，电容器404的Q因数可以更高。
在说明性实施例中，诸如量子/经典接口电路208之类的控制电路被配置成用于控制电容器404的电容。例如，量子/经典接口电路208或其他电路可测量或以其他方式确定处于高电阻态和低电阻态的单电子晶体管312的电阻。量子/经典接口电路208可基于处于高电阻态和/或低电阻态的单电子晶体管312的电阻来控制电容器404的电容。在其他实施例中，量子/经典接口电路208或其他控制电路可基于其他参数(诸如，从单电子晶体管312反射的信号)来控制电容器404的电容。
在说明性实施例中，串联电容器406的电容例如为1pF。在其他实施例中，串联电容器406的电容可以是任何合适的值，诸如，0.3-10pF。在说明性实施例中，电容器406在阻抗匹配网络310的工作温度和匹配频率下具有相对高的Q因数，诸如，Q因数1000-50000。在说明性实施例中，在阻抗匹配网络310的工作温度下的电容器406的Q因数大于10000。
在说明性实施例中，电感器408的电感例如为300nH。在其他实施例中，电感器408的电感可以是任何合适的值，诸如，50-1000nH。在说明性实施例中，电感器408在阻抗匹配网络310的工作温度和匹配频率下具有相对高的Q因数，诸如，Q因数1000-50000。在说明性实施例中，在阻抗匹配网络310的工作温度下的电感器408的Q因数大于10000。
在说明性实施例中，阻抗匹配网络310将测量网络322的50Ω阻抗匹配到处于低电阻态的单电子晶体管312的100kΩ阻抗，从而得出阻抗变换比2000。在其他实施例中，阻抗变换比可以是任何合适的值，诸如，500至10000。
在说明性实施例中，阻抗匹配网络310的匹配频率约为500MHz。在其他实施例中，阻抗匹配网络310的匹配频率可以是任何合适的值，诸如，100-1000MHz。
现在参考图5，在一个实施例中，示出阻抗匹配网络310的物理实现方式。在说明性实施例中，在单个印刷电路板502上支持阻抗匹配网络310、单电子晶体管312和量子比特318。说明性印刷电路板502在其上具有迹线504，来自刺激源302的信号可被耦合至该迹线504。可变电容器506耦合到迹线504。线508是接合到芯片510上的焊盘509的线。芯片510包括若干并联电容器512、串联电容器514和电感器516。芯片510通过线518线接合到芯片520。芯片520包括单电子晶体管312和量子比特318。
印刷电路板502可以是任何合适的材料，诸如，FR-4。印刷电路板502可具有任何合适的宽度或高度，诸如，10-200毫米的宽度和/或高度。
芯片510可以是任何合适的芯片，诸如，硅基芯片。在说明性实施例中，芯片510的电容器514、电感器516和在部件之间的线由在阻抗匹配网络310的工作温度下是超导的材料制成。例如，芯片510的电容器514、电感器516和部件之间的线可由铝、铌、或氮化铌制成。阻抗匹配网络310的工作温度例如可以是4-0.01开尔文。由于超导部件的电阻损耗为零，因此电容器514和电感器516的Q因数可以是相对高的。
在说明性实施例中，芯片510上的N个并联电容器512的阵列与可变电容器506串联地组合以建立总串联电容CTS＝N*CS+CVAR，其中，CTS是总串联电容，CS是电容器512的电容，并且CVAR是可变电容器506的电容。电容器512的电容是固定的(即，不是可变的)。在说明性实施例中，串联电容器514的电容与并联电容器512的电容相同，从而得出阻抗变换比((N*CS+CVAR)/CS)2，当CVAR被忽略时，这简化为近似为N2。N可以是任何合适的值，诸如，1-100。可选择CS的值和CVAR的最大值，使得可具有其最大值的10％-100％的电容的电容器506可对阻抗变换比调谐例如因子3。例如，在一个实施例中，电容器506可以能够调谐2000与6000之间的阻抗变换比。
在说明性实施例中，对并联电容的控制基于可变电容器506的变化。附加地或替代地，在一些实施例中，至每个电容器512的连接可以能够以数字方式受控，诸如，通过与每个电容器512串联的晶体管的存在(图5中未示出)。在说明性实施例中，可变电容器506可以是在芯片510片外的变容管。在其他实施例中，可变电容器506可以具有或不具有固定电容器512的芯片510上。
在图5中示出的实施例中，部件在印刷电路板502、第一芯片510和第二芯片520上。在其他实施例中，部件可以一起在例如具有量子比特318的单个芯片上。应当领会，印刷电路板502、芯片510和/或芯片520可包括未示出的附加部件。例如，芯片520可包括多于一个量子比特，其中的一些或全部可具有单独的阻抗匹配网络310、单电子晶体管312等。
现在参考图6，在一个实施例中，图表600示出从阻抗匹配网络310反射的信号602的仿真、以及穿过阻抗匹配网络310的信号604的仿真。在所示实施例中，阻抗匹配网络310的匹配频率略小于500MHz，约为499.8MHz。如图表中所示，在匹配频率下，信号被衰减超过40dB(即，少于0.01％的信号被反射)。在其他实施例中，当阻抗以匹配频率被匹配时，略多的信号可被反射，诸如，传入信号的0.01-1％。
在上文描述的说明性实施例中，阻抗匹配网络310将测量网络322的阻抗匹配到处于低电阻态的单电子晶体管312的阻抗，使得RF信号在单电子晶体管312处于低电阻态时将几乎完全被该单电子晶体管吸收。此类方式允许例如设置用于在接收器320处接收的反射功率的阈值的非常简单的测量方案，以在单电子晶体管312的状态之间并因此在量子比特318的状态之间进行区分。然而，在其他实施例中，可使用其他方式。
现在参考图7，阻抗匹配网络310的反射系数被示出为看向阻抗匹配网络310中的阻抗的函数。来自阻抗匹配网络310的反射系数由等式γ＝(ZL-50)/(ZL+50)给出，其中，γ是反射系数，ZL是看向阻抗匹配网络310中的阻抗，并且其转换单电子晶体管312阻抗，并且50是测量网络322的特征阻抗。
在其中阻抗匹配网络310将测量网络322的阻抗匹配到处于低电阻态的单电阻晶体管312的阻抗的实施例中，看向阻抗匹配网络310中的阻抗将是50Ω，从而匹配阻抗测量网络322，导致约为零的反射系数，如由点704所指示。例如，阻抗匹配网络310可具有阻抗匹配比2000，从而将测量网络322的50Ω匹配到处于低电阻态的单电子晶体管312的100kΩ电阻。保持阻抗匹配网络310的参数相同，但将单电子晶体管312的电阻器316的电阻从100kΩ增加到1MΩ使看向阻抗匹配网络310中的阻抗ZL从50Ω增加到大约500Ω，从而得出约0.8的反射系数，如由点706所指示。点706与点704之间的信号差分708随后为0.8。
在不同的实施例中，阻抗匹配网络310被配置成：当单电子晶体管312处于低电阻态时，具有比测量网络322低的阻抗；并且当单电子晶体管312处于高电阻态时，具有比测量网络322高的阻抗。例如，在一个实施例中，阻抗匹配网络310可具有约6300的阻抗匹配比。当耦合到具有100kΩ的电阻的单电子晶体管312时，阻抗匹配网络310和单电子晶体管312的所得到的阻抗约为16Ω，从而得出约-0.52的反射系数，如由图表700上的点710所示。当耦合到具有1MΩ的电阻的单电子晶体管312时，阻抗匹配网络310和单电子晶体管312的所得到的阻抗约为160Ω，从而得出约0.52的反射系数，如由图表700上的点712所示。点710与点712之间的所得到的信号差分714随后为1.04，其显著地高于点704与点706之间的信号差分708。
应当领会，在说明性实施例中，来自阻抗匹配网络310的、处于晶体管312的两个电阻态的反射系数具有处于相反相位的近似相等的幅度。结果是功率测量将不会检测到状态之间的差异。在此类实施例中，必须使用相位灵敏的测量，诸如，使用一个或多个IQ混合器和/或其他部件以测量反射信号的同相分量和正交分量两者的相位灵敏的测量。
现在参考图8，图表800示出作为阻抗匹配网络310的阻抗的函数的信号差分幅度802。信号差分幅度表示处于单电子晶体管312的低电阻态的反射系数与处于单电子晶体管312的高电阻态的反射系数之间的差。点806与图7中的差分708对应。如图8中所示，点806的正切810是相对高的，其指示信号差分幅度对于阻抗匹配网络310的阻抗的高灵敏度。结果是阻抗匹配网络310的阻抗的相对小的变化导致信号差分幅度的相对大的变化，从而使与点806对应的系统对于该系统的各种制造或操作波动是相对灵敏的。
点804与图7中的差分714对应。如图8中所示，点804的正切808接近于零，其指示信号差分幅度对于阻抗匹配网络310的阻抗的低灵敏度。结果是阻抗匹配网络310的阻抗的相对大的变化导致信号差分幅度的相对小的变化，从而使与点804对应的系统对于该系统的各种制造或操作波动是相对不灵敏的，并且使该系统由于信号差分的更高幅度而更灵敏。
现在参考图9，在一个实施例中，图表900示出作为阻抗匹配网络310的匹配阻抗的函数的误差率902。X轴上的给定值与匹配到50Ω的单电子晶体管312的阻抗对应。图表900针对具有100kΩ的低电阻和1MΩ的高电阻的单电子晶体管312。如图9中所示，相比例如300kΩ的匹配阻抗，误差率902在例如100kΩ的匹配阻抗处更高。
上文关于图7-图9描述的说明性实施例具有单电子晶体管312的、从100kΩ到1MΩ的阻抗偏移(即，阻抗以因子10增加)。然而，应当领会，相同的技术可用于任何合适的阻抗偏移，诸如，1.02-50。在一些实施例中，单电子晶体管312的电阻可从100kΩ偏移到105kΩ。
现在参考图10，应当领会，在一些实施例中，可使用与图4中示出的阻抗匹配网络不同的阻抗匹配网络310。例如，在一些实施例中，可使用包括连接在输入端1002与输出端1006之间的电感器1004的阻抗匹配网络310。虽然此类阻抗匹配网络310不具有图4的阻抗匹配网络310所具有的诸如可调谐性之类的某些益处，但是与关于图7-图9描述的实施例类似，图10中示出的阻抗匹配网络310可被调谐，以将高于单电子晶体管312的阻抗的阻抗匹配到测量网络322。
图11是可被包括在本文中公开的芯片510、520中的任一个中的晶圆1100和管芯1102的俯视图。晶圆1100可由半导体材料构成，并且可包括一个或多个管芯1102，这一个或多个管芯1102具有形成在晶圆1100的表面上的集成电路结构。各个管芯1102可以是包括任何合适的集成电路的集成电路产品的重复单元。在半导体产品的制造完成后，晶圆1100可经历分离(singulation)工艺，在分离工艺中，管芯1102彼此分开，以提供集成电路产品的分立“芯片”。管芯1102可以是芯片510、520中的任一个。管芯1102可包括一个或多个晶体管(例如，下文讨论的图12的晶体管1240中的一些)、用于将电信号路由到晶体管的支持电路、无源部件(例如，信号迹线、电阻器、电容器或电感器)、和/或任何其他集成电路部件。在一些实施例中，晶圆1100或管芯1102可包括存储器设备(例如，随机存取存储器(randomaccess memory，RAM)器件，诸如，静态RAM(static RAM，SRAM)器件、磁RAM(magnetic RAM,MRAM)器件、电阻式RAM(resistive RAM,RRAM)器件、导电桥接RAM(conductive-bridgingRAM，CBRAM)器件等)、逻辑器件(例如，AND(“与”)门、OR(“或”)门、NAND(“与非”)门或NOR(“或非”)门)、或任何其他合适的电路元件。这些器件中的多个器件可被组合在单个管芯1102上。例如，由多个存储器器件形成的存储器阵列可在同一管芯1102上被形成为处理器单元(例如，图15的处理器单元1502)或被配置成用于将信息存储在存储器器件中或执行存储在存储器阵列中的指令的其他逻辑。本文中公开的芯片510、520中的各种芯片可使用管芯到晶圆组装技术来制造，在该管芯到晶圆组装技术中，一些芯片510、520被附连到包括芯片510、520中的其他芯片的晶圆1100上，并且晶圆1100随后被分离。
图12是可被包括在本文中公开的芯片510、520中的任一个中的集成电路器件1200的截面侧视图。集成电路器件1200中的一个或多个可被包括在一个或多个管芯1102(图11)中。集成电路器件1200可被形成在管芯衬底1202(例如，图11的晶圆1100)上，并且可被包括在管芯(例如，图11的管芯1102)中。管芯衬底1202可以是由包括例如n型材料体系或p型材料体系(或这两者的组合)的半导体材料体系构成的半导体衬底。管芯衬底1202可包括例如使用体硅或绝缘体上硅(silocon-on-insulator，SOI)子结构形成的晶体衬底。在一些实施例中，管芯衬底可使用替代材料来形成，这些替代材料可以或可以不与硅组合，这些替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。可使用被分类为II-VI族、III-V族或IV族的进一步的材料来形成管芯衬底1202。虽然在此描述了管芯衬底1202可由其形成的材料的一些示例，但是可使用可充当用于集成电路器件1200的基础的任何材料。管芯衬底1202可以是分离的管芯(例如，图11的管芯1102)或晶圆(例如，图11的晶圆1100)的部分。
集成电路器件1200可包括设置在管芯衬底1202上的一个或多个器件层1204。器件层1204可包括形成在管芯衬底1202上的一个或多个晶体管1240(例如，金属氧化物半导体场效应晶体管(metal oxide semiconductor field-effect transistor,MOSFET))的特征。晶体管1240可包括一个或多个源极和/或漏极(source and/or drain，S/D)区域1220、用于控制S/D区域1220之间的电流流动的栅极1222、以及用于向S/D区域1220和/或从S/D区域1220路由电信号的一个或多个S/D接触部1224。晶体管1240可包括出于清楚的目的而未描绘的附加特征，诸如，器件隔离区域、栅极接触部，等等。晶体管1240不限于图12中描绘的类型和配置，并且可包括各种广泛类型的其他类型和配置，诸如例如，平面晶体管、非平面晶体管、或这两者的组合。非平面晶体管可包括FinFET晶体管(诸如，双栅极或三栅级晶体管)和围绕式(wrap-around)或环绕式(all-around)栅极晶体管，诸如，纳米带、纳米薄片或纳米线晶体管。
图13A-图13D是示例平面晶体管、示例FinFET晶体管、示例栅极环绕式晶体管、和堆叠式栅极环绕式晶体管的简化立体图。图13A-图13D中图示的晶体管形成在具有表面1308的衬底1316上。隔离区域1314将晶体管的源极区域和漏极区域与其他晶体管分开且与衬底1316的体区域1318分开。
图13A是示例平面晶体管1300的立体图，该示例平面晶体管1300包括控制源极区域1304与漏极区域1306之间的电流流动的栅极1302。晶体管1300是平面的，体现在源极区域1304和漏极区域1306相对于衬底表面1308是共面的。
图13B是示例FinFET晶体管1320的立体图，该示例FinFET晶体管1320包括控制源极区域1324与漏极区域1326之间的电流流动的栅极1322。晶体管1320是非平面的，体现在源极区域1324和漏极区域1326包括从衬底表面1328向上延伸的“鳍片”。由于栅极1322涵盖从源极区域1324延伸到漏极区域1326的半导体鳍片的三侧，因此晶体管1320可被视为三栅极晶体管。图13B图示延伸穿过栅极1322的一个S/D鳍片，但是多个S/D鳍片可延伸穿过FinFET晶体管的栅极。
图13C是栅极环绕式(gate-all-around,GAA)晶体管1340的立体图，该GAA晶体管1340包括控制源极区域1344与漏极区域1346之间的电流流动的栅极1342。晶体管1340是非平面的，体现在源极区域1344和漏极区域1346从衬底表面1328抬高。
图13D是GAA晶体管1360的立体图，该GAA晶体管包括控制多个抬高的源极区域1364和多个抬高的漏极区域1366之间的电流流动的栅极1362。晶体管1360是堆叠式GAA晶体管，因为栅极控制堆叠在彼此的顶部上的多个抬高的S/D区域之间的电流流动。晶体管1340和1360被视为栅极环绕式晶体管，因为栅极涵盖半导体各部分的从源极区域延伸到漏极区域的所有侧。取决于延伸穿过栅极的半导体部分的宽度(例如，分别为晶体管1340和1360的宽度1348和1368)，晶体管1340和1360可被替代地称为纳米线、纳米薄片或纳米带晶体管。
返回图12，晶体管1240可包括由至少两个层(栅极电介质和栅极电极)形成的栅极1222。栅极电介质可包括一个层或多个层的堆叠。这一个或多个层可包括氧化硅、二氧化硅、碳化硅、和/或高k电介质材料。
高k电介质材料可包括诸如以下元素：铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌。可在栅极电介质中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌盐。在一些实施例中，可在栅极电介质上执行退火工艺以在高k材料被使用时改善栅极电解质的质量。
栅极电极可形成在栅极电介质上，并且取决于晶体管1240会是p型金属氧化物半导体(p-type metal oxide semiconductor,PMOS)晶体管还是n型金属氧化物半导体(n-type metal oxide semiconductor，NOMS)晶体管可包括至少一个p型功函数金属或n型功函数金属。在一些实现方式中，栅极电极可由具有两个或更多个金属层的堆叠组成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。进一步的金属层可被包括以用于其他目的，诸如，势垒层。
对于PMOS晶体管，可用于栅极电极的金属包括但不限于钌、钯、钴、镍、导电金属氧化物(例如，氧化钌)、以及下文参考NMOS晶体管(例如，针对功函数调谐)讨论的金属中的任何金属。对于NMOS晶体管，可被用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝)、以及上文参考PMOS晶体管(例如，针对功函数调谐)讨论的金属中的任何金属。
在一些实施例中，当沿源极-沟道-漏极方向被观察为晶体管1240的截面时，栅极电极可由U形结构和两个侧壁部分形成，该U形结构包括基本上与管芯衬底1202的表面平行的底部部分，这两个侧壁部分基本上垂直于管芯衬底1202的顶表面。在其他实施例中，形成栅极电极的金属层中的至少一个金属层可以简单地是平面层，该平面层基本上平行于管芯衬底1202的顶表面，并且不包括基本上垂直于管芯衬底1202的顶表面的侧壁部分。在其他实施例中，栅极电极可由U形结构和平面的非U形结构的组合组成。例如，栅极电极可由形成在一个或多个平面的非U形层顶部的一个或多个U形金属层组成。
在一些实施例中，侧壁间隔物的对可形成在栅极堆叠的相对侧上以置于栅极堆叠两侧。侧壁间隔物可由诸如以下各者的材料形成：氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅、以及氮氧化硅。用于形成侧壁间隔物的工艺在本领域中是公知的，并且一般包括沉积工艺步骤和蚀刻工艺步骤。在一些实施例中，可使用多个间隔物对；例如，可在栅极堆叠的相对侧上形成两对、三对或四对的侧壁间隔物。
S/D区域1220可相邻于各个晶体管1240的栅极1222形成在管芯衬底1202内。S/D区域1220可使用例如注入/扩散工艺或蚀刻/沉积工艺被形成。在前一工艺中，诸如硼、铝、锑、磷或砷之类的掺杂剂可被离子注入到管芯衬底1202中以形成S/D区域1220。激活掺杂剂并使掺杂剂更进一步扩散到管芯衬底1202中的退火工艺可在离子注入工艺之后。在后一工艺中，管芯衬底1202可首先被蚀刻以在S/D区域1220的位置处形成凹陷。随后可执行外延沉积工艺，以用被用于制造S/D区域1220的材料来填充凹陷。在一些实现方式中，S/D区域1220可使用诸如硅锗或碳化硅之类的硅合金来制造。在一些实施例中，外延沉积的硅合金可原位地(in situ)用诸如硼、砷或磷之类的掺杂剂掺杂。在一些实施例中，S/D区域1220可使用诸如锗或III—V族材料或合金之类的一种或多种替代的半导体材料来形成。在进一步的实施例中，可使用一层或多层的金属和/或金属合金来形成S/D区域1220。
诸如电力信号和/或输入/输出(I/O)信号之类的电信号可通过设置在器件层1204上的一个或多个互连层(在图12中被图示为互连层1206-1210)被路由到器件层1204的器件(例如，晶体管1240)，和/或从器件层1204的器件(例如，晶体管1240)被路由。例如，器件层1204的导电特征(例如，栅极1222和S/D接触部1224)可与互连层1206-1210的互连结构1228电气耦合。一个或多个互连层1206-1210可形成集成电路器件1200的金属化堆叠(也称为“ILD堆叠”)1219。
互连结构1228可被布置在互连层1206-1210内，以根据各种广泛的设计来路由电信号；具体地，布置不限于图12中描绘的互连结构1228的特定配置。虽然在图12中描绘了特定数量的互连层1206-1210，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的集成电路器件。
在一些实施例中，互连结构1228可包括填充有诸如金属之类的导电材料的线1228a和/或通孔1228b。线1228a可被布置成用于在与器件层1204形成在其上的管芯衬底1202的表面基本上平行的平面的方向上路由信号。例如，线1228a可在进入纸面和离开纸面的方向上、和/或在跨越纸面的方向上路由电信号。通孔1228b可被布置成用于在与器件层1204形成在其上的管芯衬底1202的表面基本上垂直的平面的方向上路由电信号。在一些实施例中，通孔1228b可将不同互连层1206-1210的线1228a电气耦合在一起。
互连层1206-1210可包括设置在互连结构1228之间的电介质材料1226，如图12中所示。在一些实施例中，设置在互连层1206-1210中的不同互连层中的互连结构1228之间的电介质材料1226可具有不同的组分；在其他实施例中，不同的互连层1206-1210之间的电介质材料1226的组分可以相同。器件层1204也可包括设置在晶体管1240与金属化堆叠的底层之间的电介质材料1226。器件层1204中所包括的电介质材料1226可具有与互连层1206-1210中所包括的电介质材料1226不同的组分；在其他实施例中，器件层1204中的电介质材料1226的组分可与互连层1206-1210中的任一互连层中所包括的电介质材料1226相同。
第一互连层1206(被称为金属1或“M1”)可直接形成在器件层1204上。在一些实施例中，如图所述，第一互连层1206可包括线1228a和/或通孔1228b。第一互连层1206的线1228b可与器件层1204的接触部(例如，S/D接触部1224)耦合。第一互连层1206的通孔1228b可与第二互连层1208的线1228a耦合。
第二互连层1208(被称为金属2或“M2”)可直接形成在第一互连层1206上。在一些实施例中，第二互连层1208可包括通孔1228b，以将第二互连层1208的线1228与第三互连层1210的线1228a耦合。虽然为了清楚起见用各个互连层内的线在结构上描绘了线1228a和通孔1228b，但是在一些实施例中，线1228a和通孔1228b在结构上和/或材料上可以是连续的(例如，在双镶嵌工艺期间同时被填充)。
第三互连层1210(被称为金属3或“M3”)(并且根据需要，附加的互连层)可根据结合第二互连层1208或第一互连层1206描述的类似技术和配置相继地形成在第二互连层1208上。在一些实施例中，集成电路器件1200中的金属化堆叠1219中的“较高的”(即，更远离器件层1240)的互连层可比在金属化堆叠1219中较低的互连层更厚，其中，在较高的互连层中的线1228a和通孔1228b比在较低的互连层中的那些线和通孔更厚。
集成电路器件1200可包括形成在互连层1206-1210上的阻焊材料1234(例如，聚酰亚胺或类似材料)以及一个或多个导电接触部1236。在图12中，导电接触部1236被图示为采用接合焊盘的形式。导电接触部1236可与互连结构1228电气耦合，并且被配置成用于将(一个或多个)晶体管1240的电信号路由到外部设备。例如，焊料接合剂可形成在一个或多个导电接触部1236上，以将包括集成电路器件1200的集成电路管芯与另一部件(例如，印刷电路板)机械和/或电气耦合。集成电路器件1200可包括用于从互连层1206-1210路由电信号的附加的或替代的结构；例如，导电接触部1236可包括将电信号路由到外部部件的其他类似特征(例如，柱)。导电接触部1236可酌情充当导电焊盘509。
在其中集成电路器件1200是双侧管芯的一些实施例中，集成电路器件1200可包括在(一个或多个)器件层1204的相对侧上的另一金属化堆叠(未示出)。该金属化堆叠可包括如上文参照互连层1206-1210所讨论的多个互连层，以在(一个或多个)器件层1204与集成电路器件1200的、远离导电接触部1236的相对侧上的附加的导电接触部(未示出)之间提供导电路径(例如，包括导电线和通孔)。这些附加的导电接触部可酌情充当导电焊盘509。
在其中集成电路器件1200是双侧管芯的其他实施例中，集成电路器件1200可包括穿过管芯衬底1202的一个或多个硅通孔(through silicon via，TSV)；这些TSV可与(一个或多个)器件层1204接触，并且可在(一个或多个)器件层与集成电路器件1200的、远离导电接触部1236的相对侧上的附加的导电接触部(未示出)之间提供导电路径。这些附加的导电接触部可酌情充当导电焊盘509。在一些实施例中，延伸穿过衬底的TSV可被用于将电力信号和接地信号从集成电路器件1200的、远离导电接触部1236的相对侧上的导电接触部路由到集成到管芯1200中的晶体管1240和任何其他部件，并且金属化堆叠1219可被用于将I/O信号从导电接触部1236路由到集成到管芯1200中的晶体管1240和任何其他部件。
多个集成电路器件1200可与各个堆叠的器件中的、提供器件中的一个器件到的堆叠中的其他器件中的任一器件之间的连接的一个或多个TSV堆叠。例如，一个或多个高带宽存储器(high-bandwidth memory，HBM)集成电路管芯可被堆叠在基础集成电路管芯的顶部上，并且HBM管芯中的TSV可提供各个HBM与基础集成电路管芯之间的连接。导电接触部可在堆叠中的相邻的集成电路之间提供附加的连接。在一些实施例中，导电接触部可以是精细间距焊料凸块。
图14是集成电路器件组件1400的截面侧视图。在一些实施例中，集成电路器件组件1400可包括芯片510、520，或可被包括在芯片510、520中。集成电路器件组件1400包括设置在电路板1402(其可以是母板、系统板、主板等)上的多个部件。集成电路器件组件1400包括设置在电路板1402的第一面1440以及电路板1402的相对的第二面1442上的部件；一般而言，部件可设置在一个面上或设置在两个面1440和1442上。下文参考集成电路器件组件1400讨论的集成电路部件中的任何集成电路部件可包括本文中公开的芯片510、520的实施例中的任何合适的实施例，或者可被包括在本文中公开的芯片510、520的实施例中的任何合适的实施例中。
在一些实施例中，电路板1402可以是印刷电路板(printed circuit board，PCB)，该PCB包括多个金属(或互连)层，这些金属(或互连)层通过电介质材料的层被彼此分开并且通过导电通孔被互连。各个金属层包括导电迹线。金属层中的任何一个或多个金属层能以期望的电路图案形成，以在耦合到电路板1402的部件之间耦合电信号(任选地，结合其他金属层)。在其他实施例中，电路板1402可以是非PCB衬底。在一些实施例中，电路板1402可以例如是电路板502。图14中图示的集成电路器件组件1400包括中介层上封装(package-on-interposer)结构1436，该中介层上封装结构1436通过耦合部件1416被耦合到电路板1402的第一面1440。耦合部件1416可将中介层上封装结构1436电气和机械地耦合到电路板1402，并且可包括焊球(如图14中所示)、引脚(例如，作为引脚网格阵列(pin grid array,PGA)的部分)、接触部(例如，作为连接盘网格阵列(land grid array,LGA)的部分)、插口的阳头部分和阴头部分、粘合剂、下填充材料、和/或任何其他合适的电气和/或机械耦合结构。
中阶层上封装结构1436可包括集成电路部件1420，该集成电路部件1420通过耦合部件1418被耦合到中介层1404。耦合部件1418可针对应用采用任何合适的形式，诸如，上文参考耦合部件1416所讨论的形式。虽然在图14中示出单个集成电路部件1420，但是多个集成电路部件可耦合到中介层；实际上，附加的中介层可耦合到中介层1404。中介层1404可提供用于桥接电路板1402和集成电路部件1420的介于中间的衬底。
集成电路部件1420可以是包括一个或多个集成电路管芯(例如，图11的管芯1102、图12的集成电路器件1200)和/或一个或多个其他合适的部件的封装式或非封装式集成电路产品。封装式集成电路部件包括安装在封装衬底上的一个或多个集成电路管芯，其中集成电路管芯和封装衬底被密封在护套材料(诸如，金属、塑料、玻璃或套餐)中。在非封装式集成电路部件的一个示例中，单个单片式集成电路管芯包括被附连到管芯上的接触部的焊料凸块。焊料凸块允许管芯直接附接到中介层1404。集成电路部件1420可包括一个或多个计算系统部件，诸如，一个或多个处理器单元(例如，片上系统(SoC)、处理器核心、图形处理器单元(graphics processor unit，GPU)、加速器、芯片组、处理器)、I/O控制器、存储器或网络接口控制器。在一些实施例中，集成电路部件1420可包括一个或多个附加的有源或无源器件，诸如，电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(electrostatic discharge，ESD)器件和存储器器件。
在其中集成电路部件1420包括多个集成电路管芯的实施例中，管芯可具有相同类型(同构多管芯集成电路部件)，或具有两个或多个不同类型(异构多管芯集成电路部件)。多管芯集成电路部件可被称为多芯片封装(multi-chip package，MCP)或多芯片模块(multi-chip module，MCM)。
除了包括一个或多个处理器单元之外，集成电路部件1420还可包括附加部件，诸如嵌入式DRAM、堆叠式高带宽存储器(HBM)、共享缓存存储器、输入/输出(I/O)控制器、或存储器控制器。这些附加部件中的任何部件都可以位于与处理器单元相同的集成电路管芯上，或位于与包括处理器单元的集成电路管芯分开的一个或多个集成电路管芯上。这些分开的集成电路管芯可被称为“小芯片”。在其中集成电路部件包括多个集成电路管芯的实施例中，管芯之间的互连可以由封装衬底、一个或多个硅中介层、嵌入在封装衬底中的一个或多个硅桥接器(诸如，英特尔
Figure BDA0003924770970000271
嵌入式多管芯互连桥接器(embedded multi-dieinterconnect bridge，EMIB))或上述各项的组合提供。
一般而言，中介层1404可将连接伸展到更宽的间距或将连接重路由到不同的连接。例如，中介层1404可将集成电路部件1420耦合到耦合部件1416的球状网格阵列(ballgrid array，BGA)导电接触部的集合，以耦合到电路板1402。在图14中图示的实施例中，集成电路部件1420和电路板1402附连到中介层1404的相对侧；在其他实施例中，集成电路部件1420和电路板1402可附连到中介层1404的同一侧。在一些实施例中，可借助于中介层1404互连三个或更多个部件。
在一些实施例中，中介层1404可被形成为PCB，该PCB包括多个金属层，这些金属层通过电介质材料的层被彼此分开并且通过导电通孔被互连。在一些实施例中，中介层1404可由以下材料形成：环氧树脂、玻璃纤维增强的环氧树脂、具有无机填充物的环氧树脂、陶瓷材料、或诸如聚酰亚胺之类的聚合物材料。在一些实施例中，中介层1404可由可包括上文描述的在半导体衬底中使用的相同的材料(诸如，硅、锗、和其他III-V族和IV族材料)的替代的刚性或柔性材料形成。中介层1404可包括金属互连1408和通孔1410，包括但不限于(从中介层1404的第一面1450延伸到中介层1404的第二面1454的)导通孔(through hole via)1410-1、(从中介层1404的第一面1450或第二面1454延伸到中间金属层的)盲通孔(blindvia)1410-2、以及(连接中间金属层的)埋置通孔1410-3(buried via)。
在一些实施例中，中介层1404可包括硅中介层。延伸穿过硅中介层的硅通孔(TSV)可将硅中介层的第一面上的连接连接到硅中介层的相对的第二面。在一些实施例中，包括硅中介层的中介层1404可进一步包括一个或多个路由层，用于将中介层1404的第一面上的连接路由到中介层1404的相对的第二面。
中介层1404可进一步包括嵌入式器件1414，包括无源器件和有源器件两者。此类器件可包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件、和存储器器件。更复杂的器件(诸如，射频器件、功率放大器、功率管理器件、天线阵列、传感器和微机电系统(microelectromechanical system，MEMS)器件)也可形成在中介层1404上。中介层上封装结构1436可采用本领域中已知的中介层上封装结构中的任何结构的形式。
印刷电路器件组件1400可包括集成电路部件1424，该集成电路部件1424通过耦合部件1422耦合到电路板1402的第一面1440。耦合部件1422可采用上文参考耦合部件1416讨论的实施例中的任何实施例的形式，并且集成电路部件1424可采用上文参考集成电路部件1420讨论的实施例中的任何实施例的形式。
图14中图示的集成电路器件组件1400包括层叠封装(package-on-package)结构1434，该层叠封装结构1434通过耦合部件1428被耦合到电路板1402的第二面1442。层叠封装结构1434可包括通过耦合部件1430耦合在一起的集成电路部件1426和集成电路部件1432，使得集成电路部件1426设置在电路板1402与基础电路部件1432之间。耦合部件1428和1430可采用上文讨论的耦合部件1416的实施例中的任何实施例的形式，并且集成电路部件1426和1432可采用上文讨论的集成电路部件1420的实施例中的任何实施例的形式。层叠封装结构1434可根据本领域中已知的层叠封装结构中的任何结构来配置。
图15是可包括本文中公开的芯片510、520中的一个或多个芯片的示例电气设备1500的框图。例如，电气设备1500的部件中的任何合适的部件可包括所讨论的集成电路器件组件1400、集成电路部件1420、集成电路器件1200或集成电路管芯1102中的一个或多个。多个部件在图15中被图示为被包括在电气设备1500中，但是如对于应用合适的那样，这些部件中的任何一个或多个部件可被忽略或被复制。在一些实施例中，被包括在电气设备1500中的部件中的一些部件或所有部件可附连到一个或多个母板、主板或系统板。在一些实施例中，这些部件中的一个或多个部件被制造到单个片上系统(SoC)管芯上。
此外，在各实施例中，电气设备1500可不包括图15中图示的部件中的一个或多个部件，但是电气设备1500可包括用于耦合到一个或多个部件的接口电路。例如，电气设备1500可不包括显示设备1506，但是可包括显示设备接口电路(例如，连接器和驱动器电路)，显示设备1506可耦合到该显示设备接口电路。在另一组示例中，电气设备1500可不包括音频输入设备1524或音频输出设备1508，但是可包括音频输入或输出设备接口电路(例如，连接器和支持电路系统)，音频输入设备1524或音频输出设备1508可耦合到该音频输入或输出设备接口电路。
电气设备1500可包括一个或多个处理器单元1502(例如，一个或多个处理器单元)。如本文中所使用，术语“处理器单元”、“处理单元”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可存储于寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。处理器单元1502可包括一个或多个数字信号处理器(digital signal processor,DSP)、专用集成电路(application-specific integratedcircuit,ASIC)、中央处理单元(central processing unit，CPU)、图形处理单元(graphicprocessing unit，GPU)、通用GPU(general-purpose GPU，GPGPU)、加速处理单元(accelerated processing unit，APU)、现场可编程门阵列(field-programmable gatearray，FPGA)、神经网络处理单元(neural network processing unit，NPU)、数据处理器单元(data processor unit，DPU)、加速器(例如，图形加速器、压缩加速器、人工智能加速器)、控制器密码处理器(在硬件内执行密码算法的专业处理器)、服务器处理器、控制器、或任何其他合适类型的处理器单元。由此，处理器单元可被称为XPU(或xPU)。
电气设备1500可包括存储器1504，该存储器1504自身可包括一个或多个存储器器件，诸如，易失性存储器(例如，动态随机存取存储器(dynamic random access memory，DRAM)、静态随机存取存储器(SRAM))、非易失性存储器(例如，只读存储器(ROM)、闪存、基于硫族化物的相变非电压存储器)、固态存储器、和/或硬驱动器。在一些实施例中，存储器1504可包括位于与处理器单元1502相同的集成电路管芯上的存储器。该存储器可被用作缓存存储器(例如，第1级(Level 1，L1)、第2级(Level 2,L2)、第3级(Level 3,L3)、第4级(Level 4，L4)、最后一级缓存(Last Level Cache，LLC)),并且可包括嵌入式动态随机存取存储器(embedded dynamic random access memory，eDRAM)或自旋转移矩磁性随机存取存储器(spin transfer torque magnetic random access memory，STT-MRAM)。
在一些实施例中，电气设备1500可包括与电气设备1500中的另一处理器单元1502异构或不对称的一个或多个处理器单元1502。在系统中的处理单元1502之间在包括体系结构特性、微体系结构特性、热特性、功耗特性等的一系列指标度量方面可能存在各种差异。这些差异可有效地将其显示为电气设备1500中的处理器单元1502之间的不对称性和异构性。
在一些示例中，电气设备1500可包括通信部件1512(例如，一个或多个通信部件)。例如，通信部件1512可管理用于将数据传递到电气设备1500以及从电气设备1500传递数据的无线通信。术语“无线”及其衍生词可用于描述可通过使用经调制的电磁辐射来使数据传递通过非固态介质的电路、设备、系统、方法、技术、通信信道等。术语“无线”不暗示相关联的设备不包含任何线，但是在一些实施例中，相关联的设备可以不包含任何线。
通信部件1512可实现多个无线标准或协议中的任一个，包括但不限于：电气与电子工程师协会(Institute for Electrical and Electronic Engineers，IEEE)标准，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE802.16-2005修订)；长期演进(Long-Term Evolution，LTE)项目以及任何修改、更新和/或修订(例如，先进的LTE项目、超移动宽带(ultra mobile boardband，UMB)项目(也被称为“3GPP2”)等等)。可兼容IEEE802.16的宽带无线接入(Broadband Wireless Access，BWA)网络一般被称为WiMAX网络，其是代表全球微波接入互操作性的首字母缩略词，其是用于通过针对IEEE 802.16标准的合规和互操作性测试的产品的认证标志。通信部件1512可根据全球移动通信系统(GlobalSystem for Mobile Communication，GSM)、通用分组无线业务(General Packet RadioService，GPRS)、通用移动电信系统(Universal Mobile Telecommunications System，UMTS)、高速分组接入(High Speed Packet Access，HSPA)、演进的HSPA(Evolved HSPA，E-HSPA)或LTE网络操作。通信部件1512可根据用于GSM演进的增强型数据(Enhanced Datafor GSM Evolution，EDGE)、GSM EDGE无线电接入网络(GSM EDGE Radio Access Network，GERAN)、通用陆地无线接入网络(Universal Terrestrial Radio Access Network，UTRAN)或演进的UTRAN(Evolved UTERAN，E-UTRAN)操作。通信部件1512可根据码分多址(CodeDivision Multiple Access，CDMA)、时分多址(Time Division Multiple Access，TDMA)、数字增强型无绳电信(Digital Enhanced Cordless Telecommunications，DECT)、演进数据优化(Evolution-Data Optimized，EV-DO)、它们的衍生物以及被指定为3G、4G、5G以及更高世代的任何其他无线协议操作。在其他实施例中，通信部件1512可根据其他无线协议来操作。电气设备1500可包括天线1522以促进无线通信和/或接收其他无线通信(诸如，AM或FM无线电传输)。
在一些实施例中，通信部件1512可管理有线通信，诸如、电气、光学、或任何其他合适的通信协议(例如，IEEE 802.3以太网标准)。如上文所述，通信部件1512可包括多个通信部件。例如，第一通信部件1512可专用于较短程的无线通信，诸如，Wi-Fi或蓝牙，并且第二通信部件1512可专用于较长程的无线通信，诸如，全球定位系统(global positioningsystem，GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他。在一些实施例中，第一通信部件1512可专用于无线通信，并且第二通信部件1512可专用于有线通信。
电气设备1500可包括电池/功率电路1514。电池/功率电路1514可包括一个或多个储能器件(例如，电池或电容器)和/或电路，用于将电气设备1500的部件耦合到与电气设备1500分开的能源(例如，AC线功率)。
电气设备1500可包括显示设备1506(或对应的接口电路，如上文所讨论)。显示设备1506可包括一个或多个嵌入式的、或有线或无线连接的外部视觉指示器，诸如，抬头显示器、计算机监视器、投影仪、触屏显示器、液晶显示器(liquid crystal display，LCD)、发光二极管显示器、或平板显示器。
电气设备1500可包括音频输出设备1508(或对应的接口电路，如上文所讨论)。音频输出设备1508可包括生成听觉指示符的任何嵌入式的、或有线或无线连接的外部设备，诸如，扬声器、头戴式耳机、或耳塞。
电气设备1500可包括音频输入设备1524(或对应的接口电路，如上文所讨论)。音频输入设备1524可包括生成表示声音的信号的任何嵌入式的、或有线或无线连接的设备，诸如，麦克风、麦克风阵列、或数字仪器(例如，具有乐器数字接口(musical instrumentdigital interface，MIDI)输出的仪器)。电气设备1500可包括全球导航卫星系统(GlobalNavigation Satellite System，GNSS)设备1518(或对应的接口电路，如上文所讨论)，诸如，全球定位系统(GPS)设备。如本领域中已知，GNSS设备1518可与基于卫星的系统通信，并且可基于从一个或多个GNSS卫星接收的信息来确定电气设备1500的地理位置。
电气设备1500可包括其他输出设备1510(或对应的接口电路，如上文所讨论)。其他输出设备1510的示例可包括音频编解码器、视频编解码器、打印机、用于将信息提供给其他设备的有线或无线发射机、或附加的存储设备。
电气设备1500可包括其他输入设备1520(或对应的接口电路，如上文所讨论)。其他输入设备1520的示例可包括加速度计、陀螺仪、罗盘、图像捕捉设备(例如，单视场或立体相机)、轨迹球、轨迹板、触控板、键盘、光标控制设备(诸如，鼠标)、手写笔、触摸屏、接近度传感器、麦克风、条形码读取器、二维码(Quick Response(QR)code)读取器、心电图(electrocardiogram，ECG)传感器、PPG(photoplethysmogram，血管容积图)传感器、皮肤电反映传感器、任何其他传感器、或射频标识(radio frequency identification，RFID)读取器。
电气设备1500可具有任何所需的形状因子，诸如，手持式或移动电气设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、2合1可变换计算机、便携式多合一计算机、上网本计算机、超级本计算机、个人数字助理(personaldigital assitant,PDA)、超移动个人计算机、便携式游戏控制台等)、桌面型电气设备、服务器、机架级计算解决方案(刀片、托盘或撬板计算系统)、工作站或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、固定式游戏控制台、智能电视、车载控制单元、数码相机、数码录像机、可穿戴电气设备或嵌入式计算系统(例如，作为交通工具、智能家用电器、消费电子产品或装备、制造装备的部分的计算系统)。在一些实施例中，电气设备1500可以是处理数据的任何其他电子设备。在一些实施例中，电气设备1500可包括多个分立的物理部件。鉴于在各实施例中电气设备可被呈现为的设备的范围，在一些实施例中，电气设备1500可被称为计算设备或计算系统。
下文提供实施例的一些示例。如以下示例中所使用，术语“连接的”可以指电气连接。在一些实例中，连接可以是两个项目/部件之间的直接连接。进一步地，如以下示例中所使用，术语“耦合的”可以指可以是直接的或间接的连接。例如，第一部件耦合到第二部件可包括第三部件耦合在该第一部件与第二部件之间。
示例1包括一种装置，其包括：阻抗匹配网络，该阻抗匹配网络包括：输入端；输出端；第一电容器，连接到输入端和接地，其中，第一电容器是可变电容器；第二电容器，连接到输入端和输出端；以及电感器，连接到输出端和接地；以及自旋量子比特，耦合到阻抗匹配网络的输出端。
示例2包括示例1的主题，并且其中，阻抗匹配网络的匹配频率大于250兆赫兹。
示例3包括示例1和示例2中的任一项的主题，并且进一步包括耦合到自旋量子比特的部件，其中，耦合到自旋量子比特的部件与对应于自旋量子比特的第一量子比特状态的第一电阻和对应于自旋量子比特的第二量子比特状态的第二电阻相关联，其中，第一电阻比第二电阻低，其中，阻抗匹配网络的输出端连接到耦合到自旋量子比特的部件，其中，当耦合到自旋量子比特的部件具有第一电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到处于匹配频率的测量网络的传输线的特征阻抗，其中，第一电阻至少为100千欧姆。
示例4包括示例1-3中的任一项的主题，并且其中，耦合到自旋量子比特的部件是单电子晶体管。
示例5包括示例1-4中的任一项的主题，并且进一步包括量子/经典接口电路，该量子/经典接口电路用于：确定第一电阻的指示；以及基于第一电阻的指示来设置第一电容器的电容。
示例6包括示例1-5中的任一项的主题，并且进一步包括耦合到自旋量子比特的单电子晶体管，其中，单电子晶体管与对应于自旋量子比特的第一量子比特的第一电阻和对应于自旋量子比特的第二量子比特状态对应的第二电阻相关联，其中，第一电阻比第二电阻低，其中，阻抗匹配网络的输出端连接到单电子晶体管，其中，自旋量子比特通过单电子晶体管耦合到阻抗匹配网络的输出端。
示例7包括示例1-6中的任一项的主题，并且其中，当第一电容器具有最大电容时，阻抗匹配网络具有第一匹配频率，其中，当第一电容器具有最小电容时，阻抗匹配网络具有第二匹配频率，其中，第二匹配频率在第一匹配频率的1％之内，其中，当第一电容器具有最大电容时，阻抗匹配网络具有第一阻抗变换比，其中，当第一电容器具有最小电容时，阻抗匹配网络具有第二阻抗变换比，其中，第二阻抗变换比至少是第一阻抗变换比的两倍。
示例8包括示例1-7中的任一项的主题，并且其中，当处于阻抗匹配网络的工作温度时，第二电容器和电感器各自具有至少为1000的Q因数。
示例9包括示例1-8中的任一项的主题，并且其中，阻抗匹配网络的工作温度小于5开尔文。
示例10包括示例1-9中的任一项的主题，并且其中，第二电容器和电感器包括铝。
示例11包括示例1-10中的任一项的主题，并且其中，第二电容器和电感器包括铌。
示例12包括示例1-11中的任一项的主题，并且其中，第二电容器和电感器包括铌和氮。
示例13包括示例1-12中的任一项的主题，并且其中，第一电容器是低温变容管。
示例14包括示例1-13中的任一项的主题，并且其中，第二电容器和电感器一起被封装在第一芯片上，其中，自旋量子比特被封装在与第一芯片不同的第二芯片上。
示例15包括示例1-14中的任一项的主题，并且其中，第一电容器包括并联连接的多个固定电容器和一个可变电容器。
示例16包括示例1-15中的任一项的主题，并且其中，第一电容器、第二电容器、电感器和自旋量子比特一起被封装在芯片上。
示例17包括示例1-16中的任一项的主题，并且进一步包括：刺激源，用于将射频脉冲发送到阻抗匹配网络；接收器，用于接收来自阻抗匹配网络的射频脉冲的反射；以及量子/经典接口电路，用于基于来自阻抗匹配网络的射频脉冲的反射来确定自旋量子比特的状态。
示例18包括示例1-17中的任一项的主题，并且其中，接收器用于测量来自阻抗匹配网络的射频脉冲的反射的同相分量和正交分量。
示例19包括示例1-18中的任一项的主题，并且其中，量子/经典接口电路用于基于来自阻抗匹配网络的射频脉冲的反射来确定自旋量子比特的电阻态。
示例12包括示例1-11中的任一项的主题，并且进一步包括自旋量子比特。
示例21包括示例1-20中的任一项的主题，并且进一步包括耦合到自旋量子比特的部件，其中，耦合到自旋量子比特的部件与对应于自旋量子比特的第一量子比特状态的第一电阻和对应于自旋量子比特的第二量子比特状态的第二电阻相关联，其中，第一电阻比第二电阻低，其中，阻抗匹配网络的输出端连接到耦合到自旋量子比特的部件，其中，当耦合到自旋量子比特的部件具有第一电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到小于处于测量频率的测量网络的传输线的特征阻抗的一半的阻抗，其中，当耦合到自旋量子比特的部件具有第二电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到大于处于测量频率的传输线的特征阻抗的两倍的阻抗。
示例22包括一种装置，其包括：自旋量子比特；测量网络的传输线，该传输线具有特征阻抗；以及阻抗匹配网络，连接到传输线并连接到耦合到自旋量子比特的部件，其中，耦合到自旋量子比特的部件与对应于自旋量子比特的第一量子比特状态的第一电阻和对应于自旋量子比特的第二量子比特的第二电阻相关联，其中，当耦合到自旋量子比特的部件具有第一电阻时，阻抗匹配网络将进入耦合到自旋量子比特的部件的阻抗变换到小于处于测量频率的传输线的特征阻抗的阻抗，其中，当耦合到自旋量子比特的部件具有第二电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到大于处于测量频率的传输线的特征阻抗的阻抗。
示例23包括示例22的主题，并且其中，当耦合到自旋量子比特的部件具有第一电阻时，阻抗匹配网络将进入耦合到自旋量子比特的部件的阻抗变换到小于处于测量频率的传输线的特征阻抗的一半的阻抗，其中，当耦合到自旋量子比特的部件具有第二电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到大于处于测量频率的传输线的特征阻抗的两倍的阻抗。
示例24包括示例22和示例23中的任一项的主题，并且其中，当耦合到自旋量子比特的部件具有第一电阻时，阻抗匹配网络将进入耦合到自旋量子比特的部件的阻抗变换到小于处于测量频率的传输线的特征阻抗的98％的阻抗，其中，当耦合到自旋量子比特的部件具有第二电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到大于处于测量频率的传输线的特征阻抗的102％的阻抗。
示例25包括示例22-24中的任一项的主题，并且其中，阻抗匹配网络的测量频率大于250兆赫兹。
示例26包括示例22-25中的任一项的主题，并且其中，第一电阻至少为100千欧姆。
示例27包括示例22-26中的任一项的主题，并且其中，耦合到自旋量子比特的部件是单电子晶体管。
示例28包括示例22-27中的任一项的主题，并且进一步包括量子/经典接口电路，该量子/经典接口电路用于：确定第一电阻的指示；以及基于第一电阻的指示来设置电容器的电容。
示例29包括示例22-28中的任一项的主题，并且其中，耦合到自旋量子比特的部件是单电子晶体管，其中，阻抗匹配网络的输出端耦合到单电子晶体管，其中，自旋量子比特通过单电子晶体管耦合到阻抗匹配网络的输出端。
示例30包括示例22-29中的任一项的主题，并且其中，阻抗匹配网络包括：输入端；输出端；第一电容器，连接到输入端和接地，其中个，第一电容器是可变电容器；第二电容器，连接到输入端和输出端；以及电感器，连接到输出端和接地，其中，当第一电容器具有最大电容时，阻抗匹配网络具有第一匹配频率，其中，当第一电容器具有最小电容时，阻抗匹配网络具有第二匹配频率，其中，第二匹配频率在第一匹配频率的1％之内，其中，当第一电容器具有最大电容时，阻抗匹配网络具有第一阻抗变换比，其中，当第一电容器具有最小电容时，阻抗匹配网络具有第二阻抗变换比，其中，第二阻抗变换比至少是第一阻抗变换比的两倍。
示例31包括示例22-30中的任一项的主题，并且其中，当处于阻抗匹配网络的工作温度时，第二电容器和电感器各自具有至少为1000的Q因数。
示例32包括示例22-31中的任一项的主题，并且其中，阻抗匹配网络的工作温度小于5开尔文。
示例33包括示例22-32中的任一项的主题，并且其中，第二电容器和电感器包括铝。
示例34包括示例22-33中的任一项的主题，并且其中，第二电容器和电感器包括铌。
示例35包括示例22-34中的任一项的主题，并且其中，第二电容器和电感器包括铌和氮。
示例36包括示例22-35中的任一项的主题，并且其中，第一电容器是低温变容管。
示例37包括示例22-36中的任一项的主题，并且其中，第二电容器和电感器一起被封装在第一芯片上，其中，自旋量子比特被封装在与第一芯片不同的第二芯片上。
示例38包括示例22-37中的任一项的主题，并且其中，第一电容器包括并联连接的多个固定电容器和一个可变电容器。
示例39包括示例22-38中的任一项的主题，并且其中，第一电容器、第二电容器、电感器和自旋量子比特一起被封装在芯片上。
示例40包括示例22-39中的任一项的主题，并且进一步包括：刺激源，用于将射频脉冲发送到阻抗匹配网络；以及接收器，用于接收来自阻抗匹配网络的射频脉冲的反射；以及量子/经典接口电路，用于基于来自阻抗匹配网络的射频脉冲的反射来确定自旋量子比特的状态。
示例41包括示例22-40中的任一项的主题，并且其中，接收器用于测量来自阻抗匹配网络的射频脉冲的反射的同相分量和正交分量。
示例42包括示例22-41中的任一项的主题，并且其中，量子/经典接口电路用于基于来自阻抗匹配网络的射频脉冲的反射来确定自旋量子比特的电阻态。
示例43包括示例22-42中的任一项的主题，并且进一步包括多个自旋量子比特，其中，多个自旋量子比特包括该自旋量子比特。
示例44包括一种装置，其包括：阻抗匹配网络，该阻抗匹配网络包括：输入端；输出端；第一电容器，连接到输入端和接地，其中，第一电容器是可变电容器；第二电容器，连接到输入端和输出端；以及电感器，连接到输出端和接地，其中，当处于阻抗匹配网络的工作温度时，第二电容器和电感器各自具有至少为1000的Q因数。
示例45包括示例44的主题，并且其中，阻抗匹配网络的匹配频率大于250兆赫兹。
示例46包括示例44和示例45中的任一项的主题，并且进一步包括：耦合到阻抗匹配网络的输出端的自旋量子比特；以及耦合到自旋量子比特的部件，其中，耦合到自旋量子比特的部件与对应于自旋量子比特的第一量子比特状态的第一电阻和对应于自旋量子比特的第二量子比特状态的第二电阻相关联，其中，第一电阻比第二电阻低，其中，阻抗匹配网络的输出端连接到耦合到自旋量子比特的部件，其中，当耦合到自旋量子比特的部件具有第一电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到处于匹配频率的测量网络的传输线的特征阻抗，其中，第一电阻至少为100千欧姆。
示例47包括示例44-46中的任一项的主题，并且其中，耦合到自旋量子比特的部件是单电子晶体管。
示例48包括示例44-47中的任一项的主题，并且进一步包括量子/经典接口电路，该量子/经典接口电路用于：确定第一电阻的指示；以及基于第一电阻的指示来设置第一电容器的电容。
示例49包括示例44-48中的任一项的主题，并且进一步包括耦合到装置的自旋量子比特的单电子晶体管，其中，单电子晶体管与对应于自旋量子比特的第一量子比特的第一电阻和对应于自旋量子比特的第二量子比特状态对应的第二电阻相关联，其中，第一电阻比第二电阻低，其中，阻抗匹配网络的输出端连接到单电子晶体管，其中，自旋量子比特通过单电子晶体管耦合到阻抗匹配网络的输出端。
示例50包括示例44-49中的任一项的主题，并且其中，当第一电容器具有最大电容时，阻抗匹配网络具有第一匹配频率，其中，当第一电容器具有最小电容时，阻抗匹配网络具有第二匹配频率，其中，第二匹配频率在第一匹配频率的1％之内，其中，当第一电容器具有最大电容时，阻抗匹配网络具有第一阻抗变换比，其中，当第一电容器具有最小电容时，阻抗匹配网络具有第二阻抗变换比，其中，第二阻抗变换比至少是第一阻抗变换比的两倍。
示例51包括示例44-50中的任一项的主题，并且其中，阻抗匹配网络的工作温度小于5开尔文。
示例52包括示例44-51中的任一项的主题，并且其中，第二电容器和电感器包括铝。
示例53包括示例44-52中的任一项的主题，并且其中，第二电容器和电感器包括铌。
示例54包括示例44-53中的任一项的主题，并且其中，第二电容器和电感器包括铌和氮。
示例55包括示例44-54中的任一项的主题，并且其中，第一电容器是低温变容管。
示例56包括示例44-55中的任一项的主题，并且其中，第二电容器和电感器一起被封装在第一芯片上，进一步包括被封装在与第一芯片不同的第二芯片上的自旋量子比特。
示例57包括示例44-56中的任一项的主题，并且其中，第一电容器包括并联连接的多个固定电容器和一个可变电容器。
示例58包括示例44-57中的任一项的主题，并且其中，第一电容器、第二电容器、电感器和自旋量子比特一起被封装在芯片上。
示例59包括示例44-58中的任一项的主题，并且进一步包括：刺激源，用于将射频脉冲发送到阻抗匹配网络；接收器，用于接收来自阻抗匹配网络的射频脉冲的反射；以及量子/经典接口电路，用于基于来自阻抗匹配网络的射频脉冲的反射来确定装置的自旋量子比特的状态。
示例60包括示例44-59中的任一项的主题，并且其中，接收器用于测量来自阻抗匹配网络的射频脉冲的反射的同相分量和正交分量。
示例61包括示例44-60中的任一项的主题，并且其中，量子/经典接口电路用于基于来自阻抗匹配网络的射频脉冲的反射来确定自旋量子比特的电阻态。
示例62包括示例44-61中的任一项的主题，并且进一步包括多个自旋量子比特。
示例63包括示例44-62中的任一项的主题，并且进一步包括自旋量子比特和耦合到自旋量子比特的部件，其中，耦合到自旋量子比特的部件与对应于自旋量子比特的第一量子比特状态的第一电阻和对应于自旋量子比特的第二量子比特状态的第二电阻相关联，其中，第一电阻比第二电阻低，其中，阻抗匹配网络的输出端连接到耦合到自旋量子比特的部件，其中，当耦合到自旋量子比特的部件具有第一电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到小于处于测量频率的测量网络的传输线的特征阻抗的一半的阻抗，其中，当耦合到自旋量子比特的部件具有第二电阻时，阻抗匹配网络将耦合到自旋量子比特的部件的阻抗变换到大于处于测量频率的传输线的特征阻抗的两倍的阻抗。
在上文中，已经参考特定示例实施例给出了具体实施方式。然而，将显而易见的是，可对这些实现方式作出各种修改和改变，而不背离如所附权利要求所述的本公开的更宽泛的精神和范围。因此，应当认为说明书和附图是说明性的而不是限制性的。此外，(一个或多个)实施例和其他示例性语言的上述使用不一定是指同一实施例或同一示例，而是可以指不同的和独特的实施例，并且可能指同一实施例。

Claims (25)

1.一种装置，包括：
阻抗匹配网络，所述阻抗匹配网络包括：
输入端；
输出端；
第一电容器，连接到所述输入端和接地，其中，所述第一电容器是可变电容器；
第二电容器，连接到所述输入端和所述输出端；以及
电感器，连接到所述输出端和所述接地；以及
自旋量子比特，耦合到所述阻抗匹配网络的所述输出端。
2.如权利要求1所述的装置，其中，所述阻抗匹配网络的匹配频率大于250兆赫兹。
3.如权利要求2所述的装置，进一步包括耦合到所述自旋量子比特的部件，
其中，耦合到所述自旋量子比特的所述部件与对应于所述自旋量子比特的第一量子比特状态的第一电阻和对应于所述自旋量子比特的第二量子比特状态的第二电阻相关联，其中，所述第一电阻比所述第二电阻低，
其中，所述阻抗匹配网络的所述输出端连接到耦合到所述自旋量子比特的所述部件，
其中，当耦合到所述自旋量子比特的所述部件具有所述第一电阻时，所述阻抗匹配网络将耦合到所述自旋量子比特的所述部件的阻抗变换到处于所述匹配频率的测量网络的传输线的特征阻抗，
其中，所述第一电阻至少为100千欧姆。
4.如权利要求3所述的装置，进一步包括量子/经典接口电路，所述量子/经典接口电路用于：
确定所述第一电阻的指示；以及
基于所述第一电阻的指示来设置所述第一电容器的电容。
5.如权利要求1-4中的任一项所述的装置，进一步包括耦合到所述自旋量子比特的单电子晶体管，
其中，所述单电子晶体管与对应于所述自旋量子比特的第一量子比特状态的第一电阻和对应于所述自旋量子比特的第二量子比特状态的第二电阻相关联，其中，所述第一电阻比所述第二电阻低，
其中，所述阻抗匹配网络的所述输出端连接到所述单电子晶体管，
其中，所述自旋量子比特通过所述单电子晶体管耦合到所述阻抗匹配网络的所述输出端。
6.如权利要求1-4中的任一项所述的装置，其中，当所述第一电容器具有最大电容时，所述阻抗匹配网络具有第一匹配频率，
其中，当所述第一电容器具有最小电容时，所述阻抗匹配网络具有第二匹配频率，
其中，所述第二匹配频率在所述第一匹配频率的1％之内，
其中，当所述第一电容器具有所述最大电容时，所述阻抗匹配网络具有第一阻抗变换比，
其中，当所述第一电容器具有所述最小电容时，所述阻抗匹配网络具有第二阻抗变换比，
其中，所述第二阻抗变换比至少是所述第一阻抗变换比的两倍。
7.如权利要求1-4中的任一项所述的装置，其中，当处于所述阻抗匹配网络的工作温度时，所述第二电容器和所述电感器各自具有至少为1000的Q因数。
8.如权利要求1-4中的任一项所述的装置，其中，所述第一电容器是低温变容管。
9.如权利要求1-4中的任一项所述的装置，其中，所述第二电容器和所述电感器一起被封装在第一芯片上，
其中，所述自旋量子比特被封装在与所述第一芯片不同的第二芯片上。
10.如权利要求1-4中的任一项所述的装置，其中，所述第一电容器包括并联连接的多个固定电容器和一个可变电容器。
11.如权利要求1-4中的任一项所述的装置，其中，所述第一电容器、所述第二电容器、所述电感器和所述自旋量子比特一起被封装在芯片上。
12.如权利要求1-3中的任一项所述的装置，进一步包括：
刺激源，用于将射频脉冲发送到所述阻抗匹配网络；
接收器，用于接收来自所述阻抗匹配网络的所述射频脉冲的反射；以及
量子/经典接口电路，用于基于来自所述阻抗匹配网络的所述射频脉冲的所述反射来确定所述自旋量子比特的状态。
13.如权利要求12所述的装置，其中，所述接收器用于测量来自所述阻抗匹配网络的所述射频脉冲的所述反射的同相分量和正交分量。
14.如权利要求12所述的装置，其中，所述量子/经典接口电路用于基于来自所述阻抗匹配网络的所述射频脉冲的所述反射来确定所述自旋量子比特的电阻态。
15.如权利要求1-4中的任一项所述的装置，进一步包括多个自旋量子比特。
16.如权利要求1-4中的任一项所述的装置，进一步包括耦合到所述自旋量子比特的部件，
其中，耦合到所述自旋量子比特的所述部件与对应于所述自旋量子比特的第一量子比特状态的第一电阻和对应于所述自旋量子比特的第二量子比特状态的第二电阻相关联，其中，所述第一电阻比所述第二电阻低，
其中，所述阻抗匹配网络的所述输出端连接到耦合到所述自旋量子比特的所述部件，
其中，当耦合到所述自旋量子比特的所述部件具有所述第一电阻时，所述阻抗匹配网络将耦合到所述自旋量子比特的所述部件的阻抗变换到小于处于测量频率的测量网络的传输线的特征阻抗的一半的阻抗，
其中，当耦合到所述自旋量子比特的所述部件具有所述第二电阻时，所述阻抗匹配网络将耦合到所述自旋量子比特的所述部件的阻抗变换到大于处于所述测量频率的所述传输线的特征阻抗的两倍的阻抗。
17.一种装置，包括：
自旋量子比特；
测量网络的传输线，所述传输线具有特征阻抗；以及
阻抗匹配网络，连接到所述传输线并连接到耦合到所述自旋量子比特的部件，
其中，耦合到所述自旋量子比特的所述部件与对应于所述自旋量子比特的第一量子比特状态的第一电阻和对应于所述自旋量子比特的第二量子比特状态的第二电阻相关联，
其中，当耦合到所述自旋量子比特的所述部件具有所述第一电阻时，所述阻抗匹配网络将进入耦合到自旋量子比特的所述部件的阻抗变换到小于处于测量频率的所述传输线的特征阻抗的阻抗，
其中，当耦合到所述自旋量子比特的所述部件具有所述第二电阻时，所述阻抗匹配网络将耦合到所述自旋量子比特的所述部件的阻抗变换到大于处于所述测量频率的所述传输线的特征阻抗的阻抗。
18.如权利要求17所述的装置，
其中，当耦合到所述自旋量子比特的所述部件具有所述第一电阻时，所述阻抗匹配网络将进入耦合到自旋量子比特的所述部件的阻抗变换到小于处于所述测量频率的所述传输线的特征阻抗的一半的阻抗，
其中，当耦合到所述自旋量子比特的所述部件具有所述第二电阻时，所述阻抗匹配网络将耦合到所述自旋量子比特的所述部件的阻抗变换到大于处于所述测量频率的所述传输线的特征阻抗的两倍的阻抗。
19.如权利要求17所述的装置，
其中，当耦合到所述自旋量子比特的所述部件具有所述第一电阻时，所述阻抗匹配网络将进入耦合到自旋量子比特的所述部件的阻抗变换到小于处于所述测量频率的所述传输线的特征阻抗的98％的阻抗，
其中，当耦合到所述自旋量子比特的所述部件具有所述第二电阻时，所述阻抗匹配网络将耦合到所述自旋量子比特的所述部件的阻抗变换到大于处于所述测量频率的所述传输线的特征阻抗的102％的阻抗。
20.如权利要求17-19中任一项所述的装置，其中，所述阻抗匹配网络包括：
输入端；
输出端；
第一电容器，连接到所述输入端和接地，其中，所述第一电容器是可变电容器；
第二电容器，连接到所述输入端和所述输出端；以及
电感器，连接到所述输出端和所述接地，
其中，当所述第一电容器具有最大电容时，所述阻抗匹配网络具有第一匹配频率，
其中，当所述第一电容器具有最小电容时，所述阻抗匹配网络具有第二匹配频率，
其中，所述第二匹配频率在所述第一匹配频率的1％之内，
其中，当所述第一电容器具有所述最大电容时，所述阻抗匹配网络具有第一阻抗变换比，
其中，当所述第一电容器具有所述最小电容时，所述阻抗匹配网络具有第二阻抗变换比，
其中，所述第二阻抗变换比至少是所述第一阻抗变换比的两倍。
21.如权利要求20所述的装置，其中，当处于所述阻抗匹配网络的工作温度时，所述第二电容器和所述电感器各自具有至少为1000的Q因数。
22.一种装置，包括：
阻抗匹配网络，所述阻抗匹配网络包括：
输入端；
输出端；
第一电容器，连接到所述输入端和接地，其中，所述第一电容器是可变电容器；
第二电容器，连接到所述输入端和所述输出端；以及
电感器，连接到所述输出端和所述接地，
其中，当处于所述阻抗匹配网络的工作温度时，所述第二电容器和所述电感器各自具有至少为1000的Q因数。
23.如权利要求22所述的装置，进一步包括：
自旋量子比特，耦合到所述阻抗匹配网络的所述输出端；以及
耦合到所述自旋量子比特的部件，
其中，耦合到所述自旋量子比特的所述部件与对应于所述自旋量子比特的第一量子比特状态的第一电阻和对应于所述自旋量子比特的第二量子比特状态的第二电阻相关联，其中，所述第一电阻比所述第二电阻低，
其中，所述阻抗匹配网络的所述输出端连接到耦合到所述自旋量子比特的所述部件，
其中，当耦合到所述自旋量子比特的所述部件具有所述第一电阻时，所述阻抗匹配网络将耦合到所述自旋量子比特的所述部件的阻抗变换到处于所述阻抗匹配网络的匹配频率的测量网络的传输线的特征阻抗，
其中，所述第一电阻至少为100千欧姆。
24.如权利要求22-23中的任一项所述的装置，其中，所述阻抗匹配网络的所述工作温度小于5开尔文。
25.如权利要求22-23中的任一项所述的装置，其中，所述第二电容器和所述电感器包括铝。
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