CN116110976A - 一种双栅结型场效应晶体管及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 7
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 239000000463 material Substances 0.000 claims abstract description 329
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 230000005669 field effect Effects 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000012546 transfer Methods 0.000 claims description 11
- 239000004205 dimethyl polysiloxane Substances 0.000 claims description 10
- 235000013870 dimethyl polysiloxane Nutrition 0.000 claims description 10
- CXQXSVUQTKDNFP-UHFFFAOYSA-N octamethyltrisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)O[Si](C)(C)C CXQXSVUQTKDNFP-UHFFFAOYSA-N 0.000 claims description 10
- 238000004987 plasma desorption mass spectroscopy Methods 0.000 claims description 10
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000008367 deionised water Substances 0.000 claims description 6
- 229910021641 deionized water Inorganic materials 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 239000012528 membrane Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229920002689 polyvinyl acetate Polymers 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 245
- 239000010931 gold Substances 0.000 description 10
- 239000010936 titanium Substances 0.000 description 9
- 230000001105 regulatory effect Effects 0.000 description 8
- 230000009977 dual effect Effects 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 5
- 230000001276 controlling effect Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000002791 soaking Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000006250 one-dimensional material Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000001965 increasing effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本申请公开了一种双栅结型场效应晶体管及其制备方法，晶体管包括依次堆叠的衬底、第一二维材料层、第二二维材料层、第三二维材料层、第四二维材料层以及电极。方法包括提供衬底，依次在衬底上方转移形成第一二维材料层WS2、第二二维材料层AsP、第三二维材料层Gr、第四二维材料层WS2以及电极并在衬底上方形成第一栅电极以及第二栅电极。通过直接带隙半导体类型的第三二维材料层作为电极的集成，可以提高其门可调费米能级、原子光滑界面和超高的载流子迁移率。通过本发明方法制备的场效应晶体管，实现了接近理想的亚阈值摆幅，且二维材料AsP层的迁移率高，在小的源漏电压下能实现大的电流响应，还具备优异的光电性能、低亚阈值摆幅。
Description
技术领域
本发明涉及微电子器件领域，尤其涉及一种双栅结型场效应晶体管及其制备方法。
背景技术
降低功耗是下一代移动设备及物联网设备研发的重点。为了进一步减小功耗或电源电压(VDD)，应优化亚阈值摆幅(SS)，以抗衡伴随设备尺寸缩小而发生的泄露电流增加效应。在经典的金属-氧化物-半导体场效应晶体管(MOSFET)设计中，经过学界的长期努力，已经通过成熟的介电工程技术实现了对栅极电压较好的控制，即通过利用高介电常数氧化物、铁电材料或负电容介电材料等降低了SS。但是，工程介质的表面不均匀使其容易捕获电荷并造成铁电迟滞现象，限制了其电荷输运性能。同时，因为二维/金属界面众多缺陷，大肖特基障碍会阻碍载体的运输和收集，抑制功率转换效率和光传感能力等，并使载流子的迁移率受限，半导体材料的导电率受影响。
发明内容
本发明针对上述问题，至少克服一个，提出了一种双栅结型场效应晶体管及其制备方法。
本发明采取的技术方案如下：
本申请提供一种双栅结型场效应晶体管，包括：
衬底；
第一二维材料层，所述第一二维材料层设置在所述衬底上方；
第二二维材料层，所述第二二维材料层位于所述第一二维材料层的上方并与所述第一二维材料层呈交叉结构设置；
第三二维材料层，所述第三二维材料层位于所述第二二维材料层的两端并设置在所述第二二维材料层的上方，第三二维材料层与第二二维材料层形成的异质结，所述第三二维材料层与所述第二二维材料层呈平行叠加结构设置；
第四二维材料层，所述第四二维材料层位于所述第二二维材料层上方并与所述第一二维材料层呈平行结构设置，所述第二二维材料层分别与所述第一二维材料层、所述第四二维材料层形成二维异质结，所述第一层二维材料层和第四层二维材料层具有相对的第一端和第二端；
栅电极，所述栅电极包括第一栅电极以及第二栅电极，第一栅电极设置在所述第一层二维材料层的第一端与所述第四层二维材料层的第一端之间，第二栅电极设置在所述第一层二维材料层的第二端与所述第四层二维材料层的第二端之间，所述第一栅电极与所述第二栅电极互不接触；
漏电极以及源电极，所述漏电极以及所述源电极分别设置在所述第二二维材料层两端的第三二维材料层上，并与所述衬底连接；
所述第一二维材料层、所述第四二维材料层为N型半导体，所述第二二维材料层为P型半导体，所述第三二维材料层为直接带隙半导体；或者是所述第一二维材料层、所述第四二维材料层为P型半导体，所述第二二维材料层为N型半导体，所述第三二维材料层为直接带隙半导体。
第一二维材料层和第四二维材料层之间形成有共用的双栅电极，通过调控P-N结的正反偏，调控第三二维材料层中沟道层的耗尽区宽度，实现JFET的开启和关断；同时，通过直接带隙半导体类型的第三二维材料层作为电极的集成，可以提高其门可调费米能级、原子光滑界面和超高的载流子迁移率，从而提高器件的性能。
进一步的，所述第一二维材料层、所述第四二维材料层为二维材料WS2层，所述第二二维材料层为二维材料AsP层，所述第三二维材料层为二维材料Gr层；
或者是所述第一二维材料层、所述第四二维材料层为二维材料AsP层，所述第二二维材料层为二维材料WS2层，所述第三二维材料层为二维材料Gr层。
一方面，AsP为各向异性材料，可以实现偏振光电流。另一方面，AsP以及WS2均为二维材料，相比较于一维材料与二维材料的结合，AsP与WS2组合后可以形成更大的异质PN结面积，可以更好进行光生载流子。同时，异质PN结的无悬垂键范德华界面可以形成无捕获界面，从而可以实现较为理想的结特性。
进一步的，所述二维材料AsP层的厚度为50～100nm，所述二维材料WS2层的厚度为50～100nm。
进一步的，所述栅电极、漏电极以及源电极为Ti/Au电极，Ti电极层的厚度5～20nm；Au电极层的厚度为30～60nm。
进一步的，所述衬底为硅衬底，所述衬底为p型硅衬底，所述衬底为晶向为100，硅衬底的厚度为200～1000μm。所述硅衬底的表面设置有绝缘层，所述绝缘层为二氧化硅，所述二氧化硅的厚度为300～400nm。
本申请还提供一种双栅结型场效应晶体管的制备方法，包括：
提供衬底；
在衬底上方转移形成第一二维材料层，所述第一二维材料层具有第一端和第二端；
在衬底上方形成第一栅电极以及第二栅电极，所述第一栅电极设置在所述第一二维材料层的第一端，所述第二栅电极设置在所述第一二维材料层的第二端；
在所述第一二维材料层上方转移形成第二二维材料层，所述第二二维材料层位于所述第一二维材料层的上方并与所述第一二维材料层呈交叉结构设置；
在所述第二二维材料层两端的上方分别转移形成第三二维材料层，所述第三二维材料层与所述第二二维材料层呈平行叠加结构设置，所述第三二维材料层与所述第二二维材料层呈平行叠加结构设置；
在所述第二二维材料层上方转移形成第四二维材料层，并使所述第四二维材料层的两端分别与所述第一栅电极、第二栅电极连接，所述第四二维材料层与第一二维材料层呈平行结构设置，所述第二二维材料层分别与所述第一二维材料层、所述第四二维材料层形成二维异质结；
在所述第三二维材料层的两端分别形成漏电极以及源电极，并使所述漏电极以及所述源电极与所述衬底连接；
所述第一二维材料层、所述第四二维材料层为二维材料WS2层，所述第二二维材料层为二维材料AsP层，所述第三二维材料层为二维材料Gr层；
或者是所述第一二维材料层、所述第四二维材料层为二维材料AsP层，所述第二二维材料层为二维材料WS2层，所述第三二维材料层为二维材料Gr层。
一方面，先形成第一二维材料层，后在所述第一二维材料层上形成两个栅电极，最后在两个栅电极上方形成第四二维材料层，这样可以使栅电极的上下表面同时接触二维材料WS2层，从而实现双栅控制的效果；另一方面，先将第三二维材料层转移至第二二维材料层上后，再在第三二维材料层形成漏电极以及源电极，这样便于在制作过程中形成一个相对便捷的操作空间，使各部件的位置不会很局限。
通过本发明方法制备的场效应晶体管，在第一栅电极和第二栅电极无电压的情况下，P-N结内部形成空间电荷区，二维材料AsP层被部分耗尽，为关态，通过改变第一栅电极和第二栅电极的电压，正偏压使空间电荷区变窄，负偏压使空间电荷区变宽，达到调控空间电荷区宽度的目的，实现JFET的开关。由于该器件结构没有介电层，实现了接近理想的亚阈值摆幅(SS)，且二维材料AsP层的迁移率高，在小的源漏电压下就能够实现大的电流响应。同时，通过本发明方法制备获得的JFET还具备优异的光电性能、低亚阈值摆幅。
进一步的，所述二维材料层转移的步骤中，采用干法转移，并借用专用的转移平台和带有PVA胶层的PDMS软膜板。
进一步的，还包括通过加热实现PDMS软膜板自衬底上剥离，以及通过去离子水去掉PVA胶层。
进一步的，所述二维材料AsP层的厚度为50～100nm，所述二维材料WS2层的厚度为50～100nm。
进一步的，所述栅电极、漏电极以及源电极为Ti/Au电极，Ti电极层的厚度5～20nm；Au电极层的厚度为30～60nm。
本发明的有益效果是：
(1)第一二维材料层和第四二维材料层之间形成有共用的双栅电极，通过调控P-N结的正反偏，调控第三二维材料层中沟道层的耗尽区宽度，实现JFET的开启和关断；同时，通过直接带隙半导体类型的第三二维材料层作为电极的集成，可以提高其门可调费米能级、原子光滑界面和超高的载流子迁移率，从而提高器件的性能。
(2)先形成第一二维材料层，后在所述第一二维材料层上形成两个栅电极，最后在两个栅电极上方形成第四二维材料层，这样可以使栅电极的上下表面同时接触二维材料WS2层，从而实现双栅控制的效果；先将第三二维材料层转移至第二二维材料层上后，再在第三二维材料层形成漏电极以及源电极，这样便于在制作过程中形成一个相对便捷的操作空间，使各部件的位置不会很局限。
(3)该器件结构没有介电层，实现了接近理想的亚阈值摆幅，且二维材料AsP层的迁移率高，在小的源漏电压下就能够实现大的电流响应。同时，通过本发明方法制备获得的JFET还具备优异的光电性能、低亚阈值摆幅。
(4)本发明提供的JFET结构简单、易于制备，有利于应用。
附图说明
图1是本发明实施例双栅结型场效应晶体管的俯视方向结构示意图；
图2是本发明实施例双栅结型场效应晶体管的主视方向结构示意图；
图3是本发明实施例双栅结型场效应晶体管的制备流程示意图；
图4是本发明实施例单一AsP器件测得的转移曲线；
图5是本发明实施例双栅结型场效应晶体管在808nm激光照射下，电压为0V的光响应图；
图6是本发明实施例双栅结型场效应晶体管在980nm激光照射下，电压为0V的光响应图。
图中各附图标记为：
1、衬底；101、绝缘层；2、第一二维材料层；3、第二二维材料层；4、第三二维材料层；5、第四二维材料层；6、第一栅电极；7、第二栅电极；8、漏电极；9、源电极。
具体实施方式
下面结合各附图，对本发明做详细描述。
如图1、图2所示，本申请提供一种双栅结型场效应晶体管，包括：
衬底1；
第一二维材料层2，第一二维材料层2设置在衬底1上方；
第二二维材料层3，第二二维材料层3位于第一二维材料层2的上方并与第一二维材料层2呈交叉结构设置；
第三二维材料层4，第三二维材料层4位于第二二维材料层3的两端并设置在第二二维材料层3的上方，第三二维材料层4与第二二维材料层3形成的异质结，第三二维材料层4与第二二维材料层3呈平行叠加结构设置；
第四二维材料层5，第四二维材料层5位于第二二维材料层3上方并与第一二维材料层2呈平行结构设置，第二二维材料层3分别与第一二维材料层2、第四二维材料层5形成二维异质结，第一层二维材料层和第四层二维材料层具有相对的第一端和第二端；
栅电极，栅电极包括第一栅电极6以及第二栅电极7，第一栅电极6设置在第一层二维材料层的第一端与第四层二维材料层的第一端之间，第二栅电极7设置在第一层二维材料层的第二端与第四层二维材料层的第二端之间，第一栅电极6与第二栅电极7互不接触；
漏电极以及源电极9，漏电极以及源电极9分别设置在第二二维材料层3两端的第三二维材料层4上，并与衬底1连接；
第一二维材料层2、第四二维材料层5为N型半导体，第二二维材料层3为P型半导体，第三二维材料层4为直接带隙半导体。
第一二维材料层2和第四二维材料层5之间形成有共用的双栅电极，通过调控P-N结的正反偏，调控第三二维材料层4中沟道层的耗尽区宽度，实现JFET的开启和关断；同时，通过直接带隙半导体类型的第三二维材料层4作为电极的集成，可以提高其门可调费米能级、原子光滑界面和超高的载流子迁移率，从而提高器件的性能。
于本实施例中，第一二维材料层2、第四二维材料层5为二维材料WS2层，第二二维材料层3为二维材料AsP层，第三二维材料层4为二维材料Gr层。
一方面，AsP为各向异性材料，可以实现偏振光电流。另一方面，AsP以及WS2均为二维材料，相比较于一维材料与二维材料的结合，AsP与WS2组合后可以形成更大的异质PN结面积，可以更好进行光生载流子。同时，异质PN结的无悬垂键范德华界面可以形成无捕获界面，从而可以实现较为理想的结特性。
于本实施例中，二维材料AsP层的厚度为50～100nm，二维材料WS2层的厚度为50～100nm。
于本实施例中，栅电极、漏电极以及源电极9为Ti/Au电极，Ti电极层的厚度5～20nm；Au电极层的厚度为30～60nm。
于本实施例中，衬底1为硅衬底1，衬底1为p型硅衬底1，衬底1为晶向为100，硅衬底1的厚度为200～1000μm。硅衬底1的表面设置有绝缘层101，绝缘层101为二氧化硅，二氧化硅的厚度为300～400nm。
如图3所示，本申请还提供一种双栅结型场效应晶体管的制备方法，包括：
提供衬底；
在衬底上方转移形成第一二维材料层，第一二维材料层具有第一端和第二端；
在衬底上方形成第一栅电极以及第二栅电极，第一栅电极设置在第一二维材料层的第一端，第二栅电极设置在第一二维材料层的第二端；
在第一二维材料层上方转移形成第二二维材料层，第二二维材料层位于第一二维材料层的上方并与第一二维材料层呈交叉结构设置；
在第二二维材料层两端的上方分别转移形成第三二维材料层，第三二维材料层与第二二维材料层呈平行叠加结构设置，第三二维材料层与第二二维材料层呈平行叠加结构设置；
在第二二维材料层上方转移形成第四二维材料层，并使第四二维材料层的两端分别与第一栅电极、第二栅电极连接，第四二维材料层与第一二维材料层呈平行结构设置，第二二维材料层分别与第一二维材料层、第四二维材料层形成二维异质结；
在第三二维材料层的两端分别形成漏电极以及源电极，并使漏电极以及源电极与衬底连接；
第一二维材料层、第四二维材料层为二维材料WS2层，第二二维材料层为二维材料AsP层，第三二维材料层为二维材料Gr层；
或者是第一二维材料层、第四二维材料层为二维材料AsP层，第二二维材料层为二维材料WS2层，第三二维材料层为二维材料Gr层。
一方面，先形成第一二维材料层，后在第一二维材料层上形成两个栅电极，最后在两个栅电极上方形成第四二维材料层，这样可以使栅电极的上下表面同时接触二维材料WS2层，从而实现双栅控制的效果；另一方面，先将第三二维材料层转移至第二二维材料层上后，再在第三二维材料层形成漏电极以及源电极，这样便于在制作过程中形成一个相对便捷的操作空间，使各部件的位置不会很局限。
如图4～6所示，通过本发明方法制备的场效应晶体管，在第一栅电极和第二栅电极无电压的情况下，P-N结内部形成空间电荷区，二维材料AsP层被部分耗尽，为关态，通过改变第一栅电极和第二栅电极的电压，正偏压使空间电荷区变窄，负偏压使空间电荷区变宽，达到调控空间电荷区宽度的目的，实现JFET的开关。由于该器件结构没有介电层，实现了接近理想的亚阈值摆幅(SS)，且二维材料AsP层的迁移率高，在小的源漏电压下就能够实现大的电流响应。同时，通过本发明方法制备获得的JFET还具备优异的光电性能、低亚阈值摆幅。
于本实施例中，二维材料层转移的步骤中，转移采用的介质为带有PVA胶层的PDMS软膜板。具体的，选用PDMS的透明软膜，在PDMS的透明软膜上均匀涂抹PVA溶液，随后在45～75℃下加热3～10分钟，在PDMS的透明软膜上形成PVA透明胶体薄层。
于本实施例中，还包括通过加热实现PDMS软膜板自衬底上剥离，以及通过去离子水去掉PVA胶层。
于本实施例中，形成第二二维材料层时，通过机械剥离法将粘满二维材料AsP的透明胶带转移到硅片上，先利用转移平台将二维材料AsP转移至PVA胶层上，随后利用转移平台，将二维材料AsP转移至形成有二维材料WS2层的硅衬底上，最后用去离子水浸泡该硅衬底，使其PVA薄膜去除，留下二维材料WS2层、二维材料AsP层以及硅衬底。
于本实施例中，形成第三二维材料层时，通过机械剥离法将粘满二维材料Gr的透明胶带转移到第二二维材料层上，先利用转移平台将二维材料Gr转移至PVA胶层上，随后利用转移平台，将二维材料Gr转移至二维材料WS2层上，最后用去离子水浸泡该硅衬底，使其PVA薄膜去除。
于本实施例中，形成第四二维材料层时，利用转移平台，选用机械剥离法将二维材料WS2转移至PVA胶层上，选用目标二维材料WS2层区域，将其粘附至第一栅电极、第二栅电极上，加热后将PDMS板自衬底上剥离，随后用去离子水浸泡去除PVA胶层。
于本实施例中，二维材料AsP层的厚度为50～100nm，二维材料WS2层的厚度为50～100nm。
于本实施例中，栅电极、漏电极以及源电极为Ti/Au电极，Ti电极层的厚度5～20nm；Au电极层的厚度为30～60nm。
于本实施例中，制备电极时，先在衬底的表面旋涂光刻胶，形成光阻层，光阻层的厚度为2～5微米；随后经过软烘、曝光和显影等光刻工艺，去胶后形成图案化电极图形；接着，利用电子束蒸发设备在硅衬底上蒸镀10/50nm厚的钛/金层，再将衬底放入丙酮溶液中浸泡，使多余的金用胶管自动脱落后，即可制备出电极。
以上所述仅为本发明的优选实施例，并非因此即限制本发明的专利保护范围，凡是运用本发明说明书及附图内容所作的等效结构变换，直接或间接运用在其他相关的技术领域，均同理包括在本发明的保护范围内。
Claims (10)
1.一种双栅结型场效应晶体管，其特征在于，包括：
衬底；
第一二维材料层，所述第一二维材料层设置在所述衬底上方；
第二二维材料层，所述第二二维材料层位于所述第一二维材料层的上方并与所述第一二维材料层呈交叉结构设置；
第三二维材料层，所述第三二维材料层位于所述第二二维材料层的两端并设置在所述第二二维材料层的上方，所述第三二维材料层与所述第二二维材料层呈平行叠加结构设置；
第四二维材料层，所述第四二维材料层位于所述第二二维材料层上方并与所述第一二维材料层呈平行结构设置，所述第二二维材料层分别与所述第一二维材料层、所述第四二维材料层形成二维异质结，所述第一层二维材料层和第四层二维材料层具有相对的第一端和第二端；
栅电极，所述栅电极包括第一栅电极以及第二栅电极，第一栅电极设置在所述第一层二维材料层的第一端与所述第四层二维材料层的第一端之间，第二栅电极设置在所述第一层二维材料层的第二端与所述第四层二维材料层的第二端之间，所述第一栅电极与所述第二栅电极互不接触；
漏电极以及源电极，所述漏电极以及所述源电极分别设置在所述第二二维材料层两端的第三二维材料层上，并与所述衬底连接；
所述第一二维材料层、所述第四二维材料层为N型半导体，所述第二二维材料层为P型半导体，所述第三二维材料层为直接带隙半导体；或者是所述第一二维材料层、所述第四二维材料层为P型半导体，所述第二二维材料层为N型半导体，所述第三二维材料层为直接带隙半导体。
2.如权利要求1所述的一种双栅结型场效应晶体管，其特征在于，所述第一二维材料层、所述第四二维材料层为二维材料WS2层，所述第二二维材料层为二维材料AsP层，所述第三二维材料层为二维材料Gr层；
或者是所述第一二维材料层、所述第四二维材料层为二维材料AsP层，所述第二二维材料层为二维材料WS2层，所述第三二维材料层为二维材料Gr层。
3.如权利要求2所述的一种双栅结型场效应晶体管，其特征在于，所述二维材料AsP层的厚度为50～100nm，所述二维材料WS2层的厚度为50～100nm。
4.如权利要求1所述的一种双栅结型场效应晶体管，其特征在于，所述栅电极、漏电极以及源电极为Ti/Au电极，Ti电极层的厚度5～20nm；Au电极层的厚度为30～60nm。
5.如权利要求1所述的一种双栅结型场效应晶体管，其特征在于，所述衬底为硅衬底，所述硅衬底的表面设置有绝缘层，所述绝缘层为二氧化硅，所述二氧化硅的厚度为300～400nm。
6.一种双栅结型场效应晶体管的制备方法，其特征在于，包括：
提供衬底；
在衬底上方转移形成第一二维材料层，所述第一二维材料层具有第一端和第二端；
在衬底上方形成第一栅电极以及第二栅电极，所述第一栅电极设置在所述第一二维材料层的第一端，所述第二栅电极设置在所述第一二维材料层的第二端；
在所述第一二维材料层上方转移形成第二二维材料层，所述第二二维材料层位于所述第一二维材料层的上方并与所述第一二维材料层呈交叉结构设置；
在所述第二二维材料层两端的上方分别转移形成第三二维材料层，所述第三二维材料层与所述第二二维材料层呈平行叠加结构设置，所述第三二维材料层与所述第二二维材料层呈平行叠加结构设置；
在所述第二二维材料层上方转移形成第四二维材料层，并使所述第四二维材料层的两端分别与所述第一栅电极、第二栅电极连接，所述第四二维材料层与第一二维材料层呈平行结构设置，所述第二二维材料层分别与所述第一二维材料层、所述第四二维材料层形成二维异质结；
在所述第三二维材料层的两端分别形成漏电极以及源电极，并使所述漏电极以及所述源电极与所述衬底连接；
所述第一二维材料层、所述第四二维材料层为二维材料WS2层，所述第二二维材料层为二维材料AsP层，所述第三二维材料层为二维材料Gr层；
或者是所述第一二维材料层、所述第四二维材料层为二维材料AsP层，所述第二二维材料层为二维材料WS2层，所述第三二维材料层为二维材料Gr层。
7.如权利要求6所述的一种双栅结型场效应晶体管的制备方法，其特征在于，所述二维材料层转移的步骤中，采用干法转移，并借用专用的转移平台和带有PVA胶层的PDMS软膜板。
8.如权利要求7所述的一种双栅结型场效应晶体管的制备方法，其特征在于，还包括通过加热实现PDMS软膜板自衬底上剥离，以及通过去离子水去掉PVA胶层。
9.如权利要求6所述的一种双栅结型场效应晶体管的制备方法，其特征在于，所述二维材料AsP层的厚度为50～100nm，所述二维材料WS2层的厚度为50～100nm。
10.如权利要求6所述的一种双栅结型场效应晶体管的制备方法，其特征在于，所述栅电极、漏电极以及源电极为Ti/Au电极，Ti电极层的厚度5～20nm；Au电极层的厚度为30～60nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310126647.8A CN116110976A (zh) | 2023-02-10 | 2023-02-10 | 一种双栅结型场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310126647.8A CN116110976A (zh) | 2023-02-10 | 2023-02-10 | 一种双栅结型场效应晶体管及其制备方法 |
Publications (1)
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| CN116110976A true CN116110976A (zh) | 2023-05-12 |
Family
ID=86265337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116110976A (zh) |
-
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