CN116096219A - 半导体器件及其制造方法 - Google Patents

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裴贞勋
黄宰完
徐重源
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Abstract

本公开涉及半导体器件及其制造方法。用于制造半导体器件的方法，可以包括：在衬底之上形成多个堆叠结构，衬底包括一个或更多个外围电路区域和一个或更多个单元区域，堆叠结构包括第一导线和分别设置在第一导线之上的初始存储单元，每个堆叠结构沿第一方向延伸；在堆叠结构之间形成第一绝缘层；在堆叠结构和第一绝缘层之上形成第二导线，每个第二导线沿第二方向延伸；通过刻蚀被第二导线暴露的初始存储单元来形成存储单元；在第二导线之间和在存储单元之间形成第二绝缘层；以及去除外围电路区域中的第一导线、存储单元和第二导线。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2021年10月29日提交的韩国专利申请第10-2021-0147074号的优先权，其整体通过引用并入本文。
技术领域
本专利文件涉及存储电路或器件及其在电子器件或系统中的应用。
背景技术
近来，随着电子设备向小型化、低功耗、高性能、以及多功能等方向发展，在本领域中需要能够在诸如计算机、以及便携式通信装置等的各种电子设备中存储信息的半导体器件，并且已经对半导体器件进行了研究。这样的半导体器件包括能够利用根据施加的电压或电流而在不同电阻状态之间切换的特性来存储数据的半导体器件，例如，RRAM(电阻随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁随机存取存储器)、以及电熔丝等。
发明内容
本专利文件中公开的技术包括能够降低或基本上防止对存储单元的损坏的半导体器件及其制造方法的多种实施方式。
在一个实施方式中，一种用于制造半导体器件的方法，包括：在衬底之上形成多个堆叠结构，衬底包括一个或更多个外围电路区域和一个或更多个单元区域，多个堆叠结构包括多个第一导线和分别设置在第一导线之上的多个初始存储单元，每个堆叠结构沿第一方向延伸；在堆叠结构之间形成第一绝缘层；在堆叠结构和第一绝缘层之上形成多个第二导线，每个第二导线沿与第一方向交叉的第二方向延伸；通过刻蚀被第二导线暴露的初始存储单元来形成存储单元；在第二导线之间和在存储单元之间形成第二绝缘层；以及去除外围电路区域中的第一导线、存储单元和第二导线。
在另一实施方式中，一种制造半导体器件的方法，包括：在衬底之上形成多个堆叠结构，衬底包括一个或更多个外围电路区域和一个或更多个单元区域，多个堆叠结构包括多个第一导线和分别设置在第一导线之上的多个初始存储单元，每个堆叠结构沿第一方向延伸；在堆叠结构之间形成第一绝缘层；在堆叠结构和第一绝缘层之上形成多个第二导线，每个第二导线沿与第一方向交叉的第二方向延伸，第二导线与单元区域交叠而不与外围电路区域交叠；通过刻蚀被第二导线暴露的初始存储单元来形成存储单元；在第二导线之间和在存储单元之间形成第二绝缘层；以及去除外围电路区域中的第一导线。
在另一实施方式中，一种制造半导体器件的方法，包括：在衬底之上形成多个堆叠结构，衬底包括一个或更多个外围电路区域和一个或更多个单元区域，多个堆叠结构包括多个第一导线和分别设置在第一导线之上的多个初始存储单元，每个堆叠结构沿第一方向延伸；在堆叠结构之间形成第一绝缘层；去除外围电路区域中的特定的外围电路区域中的一组初始存储单元；用第二绝缘层填充通过去除该组初始存储单元而形成的空间；在堆叠结构、第一绝缘层和第二绝缘层之上形成多个第二导线，每个第二导线沿与第一方向交叉的第二方向延伸；通过刻蚀剩余的被第二导线暴露的初始存储单元来形成存储单元；在第二导线之间和在存储单元之间形成第三绝缘层；以及去除外围电路区域中的第一导线、存储单元和第二导线。
在另一实施方式中，一种半导体器件包括：衬底，衬底包括沿第一方向和与第一方向交叉的第二方向布置的多个单元区域，位于布置在第一方向上的第一对相邻的单元区域之间的第一外围电路区域，位于布置在第二方向上的第二对相邻的单元区域之间的第二外围电路区域；第一导线，在单元区域中的相应的单元区域中设置在衬底之上并沿第一方向延伸；第二导线，设置在第一导线之上并沿第二方向延伸；存储单元，设置在第一导线和第二导线的交叉区域处并在第一导线和第二导线之间；以及虚设导线，设置在第二外围电路区域中并与单元区域中的相应的单元区域相邻。
附图说明
图1A、图1B、图1C、图2A、图2B、图2C、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B和图5C是示出根据本公开的实施方式的存储器件及其制造方法的视图。
图6是示出根据实施方式的图5A至图5C的存储单元的截面图。
图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B和图10C是示出根据本公开的另一实施方式的存储器件及其制造方法的视图。
图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B和图14C是示出根据本公开的另一实施方式的存储器件及其制造方法的视图。
具体实施方式
在下文中，将参照附图详细描述本公开的多种实施方式。
附图不必然按比例绘制。在一些情况下，附图中的至少一些结构的比例可能已经被夸大以清楚地示出所描述的实施方式的某些特征。在附图或描述中呈现具有多层结构中的两个或更多个层的具体示例时，如所示出的这些层的相对定位关系或布置层的顺序反映了所描述或图示的示例的特定实施方式，并且不同的相对定位关系或布置层的顺序是可能的。此外，所描述或示出的多层结构的示例可能不反映存在于该特定多层结构中的所有层(例如，一个或更多个附加层可能存在于两个示出的层之间)。作为具体示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但也可以表示其中一个或更多个其他中间层可以存在于第一层与第二层或衬底之间的结构。
图1A至图5C是示出根据本公开的实施方式的存储器件及其制造方法的视图。图1A、图2A、图3A、图4A和图5A示出了平面图，图1B、图2B、图3B、图4B和图5B分别示出了沿图1A、图2A、图3A、图4A和图5A的线A-A'截取的截面图，并且图1C、图2C、图3C、图4C和图5C分别示出了沿图1A、图2A、图3A、图4A和图5A的线B-B'截取的截面图。为了便于描述，导线和存储单元在图1A、图2A、图3A、图4A和图5A的平面图中示出，而填充它们之间的空间的绝缘层被省略。
在下文中，将首先描述制造方法。
参照图1A、图1B和图1C，可以提供衬底100。衬底100可以包括半导体材料，诸如硅。此外，可以在衬底100中形成期望的下结构(未示出)。例如，可以在衬底100中形成用于驱动导线(稍后描述)的集成电路。
单元区域CA以及外围电路区域PA1和PA2可以被限定在衬底100中。单元区域CA可以是其中布置有多个存储单元的区域，并且外围电路区域PA1和PA2可以是其中设置有存储单元以外的各种部件的区域。例如，在外围电路区域PA1和PA2中，可以设置电连接到衬底100中的集成电路的接触件、或对准标记等。在图1A、图1B和图1C的实施方式中，四个单元区域CA可以布置成沿第一方向和与第一方向交叉的第二方向以2×2矩阵形状彼此间隔开，并且外围电路区域PA1和PA2可以以十字形或格子形形成在这些单元区域CA之间。为便于描述，位于布置在第一方向上的两个单元区域CA之间并沿第二方向延伸的区域可被称为第一外围电路区域PA1，位于布置在第二方向上的两个单元区域CA之间并沿第一方向延伸的区域可被称为第二外围电路区域PA2。例如，第一外围电路区域PA1可以包括布置在第一方向上的第一对相邻的单元区域CA之间的第一区域、布置在对角线方向上的第二对相邻的单元区域CA之间的第二区域以及布置在第一方向上的第三对相邻的单元区域CA之间的第三区域，并且第一、第二和第三区域在第二方向上基本对齐。因此，第一外围电路区域PA1和第二外围电路区域PA2可以具有交叠区域，并且交叠区域可以不位于在第一方向上的单元区域CA之间和在第二方向上的单元区域CA之间。交叠区域可以位于在对角线方向上的单元区域CA之间。然而，本公开的实施方式不限于此，并且单元区域CA以及外围电路区域PA1和PA2的数量、布置、或形状等可以根据实施方式而变化。
随后，可以在衬底100之上形成第一导线(或初始第一导线)110和初始存储单元120的堆叠结构。通过在衬底100之上沉积用于形成第一导线110的导电层和用于形成初始存储单元120的材料层、并且使用沿第一方向延伸的线形掩模图案(未示出)作为刻蚀阻挡层来刻蚀导电层和材料层，可以形成第一导线110和初始存储单元120。例如，可以在衬底100之上形成多个堆叠结构，多个堆叠结构包括多个第一导线110和分别设置在第一导线110之上的多个初始存储单元120。多个第一导线110和多个初始存储单元120可以通过在衬底100之上沉积导电层和材料层并且使用具有多个线形图案的掩模图案(未示出)作为刻蚀阻挡层来刻蚀导电层和材料层而被形成，每个线形图案均沿第一方向延伸。
第一导线110和初始存储单元120的堆叠结构在平面图中可以具有沿第一方向延伸的线形，并且可以横穿布置在第一方向上的两个单元区域CA和他们之间的第一外围电路区域PA1。
此外，包括第一导线110和初始存储单元120的多个堆叠结构可被布置为在第二方向上彼此间隔开。在这种情况下，包括第一导线110和初始存储单元120的多个堆叠结构可以在第二方向上存在于单元区域CA以及第二外围电路区域PA2中。第二外围电路区域PA2中的第一导线110和初始存储单元120的堆叠结构可以是不执行任何有效电功能(significant electrical function)的虚设结构。这样的虚设可以被形成以基本上防止在稍后描述的平坦化工艺期间(参照图2B)对单元区域CA中的初始存储单元120的攻击和由此导致的初始存储单元120的损失。这将在相关段落中更详细地描述。
在第二方向上，第一导线110和初始存储单元120的堆叠结构可以按基本恒定的间隔布置。也就是说，在第二方向上，单元区域CA中的第一导线110和初始存储单元120的堆叠结构之间的距离可以与第二外围电路区域PA2中的第一导线110和初始存储单元120的堆叠结构之间的距离基本相同。
第一导线110可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或它们的组合，以及可以具有单层结构或多层结构。
初始存储单元120可以包括能够执行数据存储功能的各种材料。作为示例，初始存储单元120可以包括可变电阻材料，可变电阻材料根据施加的电压或电流而在不同电阻状态之间切换。可变电阻材料可以包括用于RRAM、PRAM、MRAM、或FRAM等的材料中的至少一种，即，诸如钙钛矿基氧化物或过渡金属氧化物的金属氧化物、诸如硫属化物基材料的相变材料、铁磁材料、或铁电材料等。此外，初始存储单元120可以具有单层结构或多层结构。初始存储单元120可以在随后的工艺中被图案化以转变为柱形存储单元，而这种存储单元的示例将在稍后参照图6更详细地描述。
参照图2A、图2B和图2C，可以在衬底100之上形成填充第一导线110和初始存储单元120的堆叠结构之间的空间的第一绝缘层(或初始第一绝缘层)130。在一个实施方式中，第一绝缘层130可以形成在第一导线110和初始存储单元120的堆叠结构之间。例如，第一绝缘层130可以包括多个部分，每个部分可以填充各自包括第一导线110和初始存储单元120的一对相邻的堆叠结构之间的空间。
第一绝缘层130可以通过在衬底100之上形成具有足以覆盖第一导线110和初始存储单元120的堆叠结构的厚度的绝缘材料、并且执行平坦化工艺直到初始存储单元120的上表面被暴露来形成。例如，第一绝缘层130可以通过在衬底100之上形成具有足以覆盖第一导线110和初始存储单元120的多个堆叠结构的厚度的绝缘材料、并且执行平坦化工艺直到初始存储单元120的上表面被暴露来形成。
第一绝缘层130可以包括各种绝缘材料，诸如氧化物(例如，硅氧化物)、氮化物(例如，硅氮化物)或它们的组合。平坦化工艺可以包括诸如化学机械抛光(CMP)的抛光工艺或回蚀工艺。
如果在第二外围电路区域PA2中不存在第一导线110和初始存储单元120的堆叠结构，则在平坦化工艺期间第二外围电路区域PA2的第一绝缘层130可能由于单元区域CA和第二外围电路区域PA2之间的图案密度差异而凹陷，并且因此，单元区域CA的与第二外围电路区域PA2较相邻的一个初始存储单元120的上部可能损失(参见虚线)。
然而，在图2A至图2C的实施方式中，通过如单元区域CA那样在第二外围电路区域PA2中设置第一导线110和初始存储单元120的堆叠结构，单元区域CA和第二外围电路区域PA2之间的图案密度差异可以被降低和/或基本消除。在一个实施方式中，特定区域(例如，单元区域CA)中的图案密度可以被限定为特定区域中的初始存储单元120的部分的总面积与特定区域中的第一绝缘层130的部分的总面积之比(以图2A至图2C所示的结构的俯视图看时)。结果，初始存储单元120的损失可以实质上得到防止。在单元区域CA和第二外围电路区域PA2中，初始存储单元120的上表面可以位于距衬底100基本相同的高度处，并且可以与第一绝缘层130的上表面形成基本平坦的表面。在一个实施方式中，由单元区域CA和第二外围电路区域PA2中的初始存储单元120的上表面和第一绝缘层130的上表面形成的表面可以是基本上平坦的，使得表面的最大的高度差可以不大于表面平均高度的5％、3％或1％。在另一实施方式中，表面的最大的高度差可以不大于表面平均高度的0.5％、0.3％或0.1％。
参照图3A、图3B和图3C，可以在初始存储单元120和第一绝缘层130之上形成第二导线(或初始第二导线)140，并且然后，通过第二导线140暴露的初始存储单元120可以被刻蚀以形成存储单元125。第二导线140和存储单元125可以通过在初始存储单元120和第一绝缘层130之上沉积用于形成第二导线140的导电层、并且使用具有多个线形图案的掩模图案(未示出)作为刻蚀阻挡层来刻蚀导电层和初始存储单元120而形成，每个线形图案沿第二方向延伸。
第二导线140在平面图中可以具有在第二方向上延伸的线形，并且可以横穿布置在第二方向上的两个单元区域CA和其间的第二外围电路区域PA2。
此外，第二导线140可被布置为在第一方向上彼此间隔开。在这种情况下，在第一方向上，第二导线140不仅可以存在于单元区域CA中，还可以存在于第一外围电路区域PA1中。第一外围电路区域PA1的第二导线140可以是不执行任何有效电功能的虚设结构。这些虚设结构可以形成以基本上防止在稍后描述的平坦化工艺期间对单元区域CA中的存储单元125的攻击(参见图4C)。这将在相关段落中更详细地描述。
在第一方向上，多个第二导线140可以以基本恒定的间隔布置。也就是说，在第一方向上，单元区域CA中的第二导线140之间的距离可以与第一外围电路区域PA1中的第二导线140之间的距离基本相同。
第二导线140可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属、诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或它们的组合，以及可以具有单层结构或多层结构。
存储单元125可以在平面图中具有岛形，并且位于第一导线110和第二导线140的交叉区域处。存储单元125可以沿第一方向和第二方向布置成矩阵形式。在第一方向上，存储单元125的两个侧壁可以与第二导线140的两个侧壁对齐，并且在第二方向上，存储单元125的两个侧壁可以与第一导线110的两个侧壁对齐。具体地，存储单元125的布置在第一方向上的第一对侧壁可以与第二导线140的相应的侧壁基本对齐，并且存储单元125的布置在第二方向上的第二对侧壁可以与第一导线110的相应侧壁基本对齐。如上所述，由于第一导线110设置在第二外围电路区域PA2中并且第二导线140设置在第一外围电路区域PA1中，因此存储单元125可以布置在第一和第二外围电路区域PA1和PA2以及单元区域CA中。然而，由于第二外围电路区域PA2的第一导线110对应于虚设结构，并且第一外围电路区域PA1的第二导线140对应于虚设结构，因此第一和第二外围电路区域PA1和PA2中的存储单元125也可以对应于虚设结构。
另外，在初始存储单元120的刻蚀工艺中，由第二导线140暴露的第一绝缘层(或第一初始绝缘层)130也可以被刻蚀。结果，已经被刻蚀的第一绝缘层130可以在第二导线140下面与第二导线140交叠，并且可以具有柱形，在第二方向上与柱形存储单元125交替布置。
参照图4A、图4B和图4C，可以在衬底100之上形成填充存储单元125之间、第一绝缘层130之间和第二导线140之间的空间的第二绝缘层(或初始第二绝缘层)150。
第二绝缘层150可以通过在衬底100之上形成具有足以覆盖第二导线140的厚度的绝缘材料、并且执行平坦化工艺直到第二导线140的上表面被暴露来形成。例如，第二绝缘层150可以通过在衬底100之上形成具有足以覆盖多个第二导线140的厚度的绝缘材料、并且执行平坦化工艺直到多个第二导线140的上表面被暴露来形成。第二绝缘层150可以包括各种绝缘材料，诸如氧化物(例如，硅氧化物)、氮化物(例如，硅氮化物)或它们的组合。第二绝缘层150可以由与第一绝缘层130相同的材料形成。平坦化工艺可以包括诸如CMP的抛光工艺或回蚀工艺。
如果在第一外围电路区域PA1中不存在第二导线140和存储单元125的堆叠结构，则在平坦化工艺期间第一外围电路区域PA1的第二绝缘层150可能由于单元区域CA和第一外围电路区域PA1之间的图案密度差异而凹陷，并且因此，单元区域CA的与第一外围电路区域PA1较相邻的一个第二导线140的至少一部分可能损失(参见虚线)。如果第二导线140的损失增大，存储单元125也可能损失。
然而，在图4A至图4C的实施方式中，通过如单元区域CA那样在第一外围电路区域PA1中设置第二导线140和存储单元125的堆叠结构，单元区域CA和第一外围电路区域PA1之间的图案密度差异可以被降低和/或基本消除。因此，通过降低和/或防止第二导线140的损失，存储单元125的损失可以得到实质防止。在单元区域CA和第一外围电路区域PA1中，第二导线140的上表面可以位于距衬底100基本相同的高度处，并且可以与第二绝缘层150的上表面形成基本平坦的表面。在一个实施方式中，由单元区域CA和其间的第一外围电路区域PA1中的第二导线140的上表面和第二绝缘层150的上表面形成的表面可以是基本上平坦的，使得表面的最大的高度差可以不大于表面平均高度的5％、3％或1％。在另一实施方式中，表面的最大的高度差可以不大于表面平均高度的0.5％、0.3％或0.1％。
参照图5A、图5B和图5C，可以在第二导线140和第二绝缘层150之上形成第三绝缘层160。然后，可以在第三绝缘层160之上形成覆盖单元区域CA并暴露第一和第二外围电路区域PA1和PA2的掩模图案170。然后，可以使用掩模图案170作为刻蚀阻挡层去除第三绝缘层160、第二导线140、第二绝缘层150、存储单元125、第一绝缘层130和第一导线110。因此，暴露衬底100的开口OP可以被形成在第一和第二外围电路区域PA1和PA2中。作为该工艺的结果，第一导线110、第二导线140和存储单元125可以存在于单元区域CA中，而被从第一和第二外围电路区域PA1和PA2去除。第一导线110可以在第一方向上被切断，并且第二导线140可以在第二方向上被切断。例如，初始第一导线110的在第一和第二外围电路区域PA1和PA2中的部分可以被去除，以使第一导线110基本保留在单元区域CA中，并且初始第二导线140的在第一和第二外围电路区域PA1和PA2中的部分可以被去除，以使第二导线140基本保留在单元区域CA中。
第三绝缘层160可以包括各种绝缘材料，诸如氧化物(例如，硅氧化物)、氮化物(例如，硅氮化物)或它们的组合。第三绝缘层160可以由与第一绝缘层130或第二绝缘层150或两者相同的材料形成。
开口OP可以通过诸如干法刻蚀的各向异性刻蚀方法形成。由于各向异性刻蚀工艺的特性，开口OP可以具有从上到下变窄的形状。因此，开口OP可以具有倾斜的侧壁。这可能是因为在各向异性刻蚀中随着刻蚀工艺进行而生成的副产物积累在刻蚀表面上。在这种情况下，第一和第二外围电路区域PA1和PA2中的第三绝缘层160、第二导线140、第二绝缘层150、存储单元125、第一绝缘层130和第一导线110可以不被完全去除，而其部分可以保留在第一和第二外围电路区域PA1和PA2的与单元区域CA相邻的边缘处。这在图5A的平面图中没有清楚地示出，但在图5B和图5C中作为示例被示出。
在一个实施方式中，第一导线110中的设置在第二外围电路区域PA2中并且与单元区域CA相邻的至少一个第一导线110可以被部分去除以使该至少一个第一导线110的一部分保留在第二外围电路区域PA2中。例如，如图5B所示，在第二方向上，第二外围电路区域PA2的第一导线110中的最靠近单元区域CA的第一导线110的一部分可以保留在第二外围电路区域PA2中(如虚线椭圆D1所示)。此外，存储单元125的一部分也可以保留在第二外围电路区域PA2的第一导线110的该部分之上(如虚线椭圆D1所示)。第一导线110的该部分、或存储单元125的该部分、或此两者均可以被称为虚设图案。例如，第一导线110的该部分可被称为虚设导线，而存储单元125的该部分可被称为虚设存储单元。在第二方向上，第二外围电路区域PA2中的第一导线110的该部分的宽度和存储单元125的该部分的宽度可以小于单元区域CA中的第一导线110的宽度和存储单元125的宽度。此外，由于开口OP具有倾斜的侧壁，因此在第二方向上第二外围电路区域PA2中的第一导线110的该部分和存储单元125的该部分均可以具有倾斜的侧壁。
此外，在一个实施方式中，第一导线110的在第一外围电路区域PA1中的部分可以被去除。例如，如图5C所示，在第一方向上，第一导线110可以具有向第一外围电路区域PA1突出的端部(如虚线椭圆D2所示)。此外，存储单元125的一部分也可以保留在第一外围电路区域PA1的第一导线110的端部之上(如虚线椭圆D2所示)。在第一方向上，第一导线110的端部可以具有倾斜的侧壁。在第一方向上，存储单元125的在第一外围电路区域PA1中的部分可以具有倾斜的侧壁，并且可以具有小于单元区域CA的存储单元125的宽度。
尽管未示出，但是作为后续工艺，可以形成填充开口OP的绝缘材料，然后可以进一步执行接触件形成工艺。
图5A、图5B和图5C中所示的存储器件可以通过上述工艺制造。
回来参照图5A、图5B和图5C，存储器件可以包括其中限定有单元区域CA以及外围电路区域PA1和PA2的衬底100和设置在单元区域CA中的第一导线110、第二导线140和存储单元125。第一导线110可以在第一方向上延伸，第二导线140可以在第一导线110之上在第二方向上延伸，并且存储单元125可以设置在第一导线110和第二导线140之间在它们的交叉区域处。
可以从外围电路区域PA1和PA2中去除第一导线110、存储单元125和第二导线140。然而，第一导线110的一部分、或存储单元125的一部分、或此两者均可以保留在每个外围电路区域PA1和PA2的与单元区域CA相邻的边缘处。换言之，第一导线110、存储单元125和第二导线140的部分可以从外围电路区域PA1和PA2中被基本上去除。局部保留在每个外围电路区域PA1和PA2中的第一导线110的部分和存储单元125的部分已经在说明制造方法的过程中进行了描述，因此为简洁起见将省略对其的详细描述。
在根据本公开的实施方式的存储器件及其制造方法中，第一导线110和初始存储单元120的堆叠结构可被形成直到第二外围电路区域PA2，使得可以基本上防止在平坦化工艺期间初始存储单元120的损失。具体地，返回参照图2A至图2C，由于初始第一导线110和初始存储单元120的堆叠结构可以形成在不仅单元区域CA中而且第二外围电路区域PA2中，因此第二外围电路区域PA2和单元区域CA之间的图案密度差异可以充分小以基本上防止在形成第一绝缘层130的平坦化工艺期间初始存储单元120的损失。
此外，第二导线140和存储单元125的堆叠结构可被形成直到第一外围电路区域PA1，使得可以进一步防止在平坦化工艺期间存储单元125的损失。具体地，返回参照图4A至图4C，由于初始第二导线140和存储单元125的堆叠结构可以形成在不仅单元区域CA中而且第一外围电路区域PA1中，因此第一外围电路区域PA1和单元区域CA之间的图案密度差异可以充分小以基本上防止在形成第二绝缘层150的平坦化工艺期间存储单元125的损失。
图6是示出图5A至图5C的存储单元的示例的截面图。
参照图6，存储单元125可以包括多层结构，该多层结构包括下电极层125A、选择元件层125B、中间电极层125C、可变电阻层125D和上电极层125E。
下电极层125A和上电极层125E可以位于存储单元125的两端，例如分别位于下端和上端，并且可以用于传送存储单元125的操作所需的电压或电流。中间电极层125C可用于电连接选择元件层125B和可变电阻层125D并且将它们物理分离。下电极层125A、中间电极层125C或上电极层125E可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或它们的组合。替选地，下电极层125A、中间电极层125C或上电极层125E可以包括碳电极。
选择元件层125B可用于基本上防止在共享第一导线110或第二导线140的存储单元125之间可能发生的电流泄漏。为此，选择元件层125B可以具有阈值切换特性，即，当施加电压的幅度小于预定阈值时基本上阻断或限制电流以及大于阈值则允许电流突然增大的特性。阈值可以称为阈值电压，并且选择元件层125B可以基于阈值电压而被实现为导通状态或断开状态。选择元件层125B可以包括二极管、诸如硫族化物基材料的双向阈值开关(OTS)材料、诸如含金属硫族化物基材料的混合离子电子传导(MIEC)材料、诸如NbO2、或VO2等的金属绝缘体过渡(MIT)材料、或者诸如SiO2、或Al2O3等的具有相对宽的带隙的隧穿绝缘层。
可变电阻层125D可以是存储单元125中的存储数据的部件。为此，可变电阻层125D可以具有根据施加电压而在不同电阻状态之间切换的可变电阻特性。可变电阻层125D可以具有单层结构或多层结构，包括用于RRAM、PRAM、MRAM、或FRAM等的材料中的至少一种，即诸如钙钛矿基氧化物或过渡金属氧化物的金属氧化物、诸如硫属化物基材料的相变材料、铁磁材料、或铁电材料等。
然而，存储单元125的分层结构不限于图6所示的实施方式。当存储单元125是可变电阻元件时，存储单元125中包括的层的堆叠顺序可以改变或者可以省略存储单元125的堆叠层中的至少一个，只要存储单元125包括用于数据存储所必需的可变电阻层125D即可。作为示例，可以省略下电极层125A、选择元件层125B、中间电极层125C和上电极层125E中的一个或更多个。替选地，作为示例，选择元件层125B和可变电阻层125D的位置可以彼此颠倒。替选地，作为示例，可以将一个或更多个层(未示出)添加到存储单元125以改进存储单元125的制造工艺或特性。
图7A至图10C是示出根据本公开的另一实施方式的存储器件及其制造方法的视图。图7A、图8A、图9A和图10A示出了平面图，图7B、图8B、图9B和图10B分别示出了沿图7A、图8A、图9A和图10A的线A-A'截取的截面图，并且图7C、图8C、图9C和图10C分别示出了沿图7A、图8A、图9A和图10A的线B-B'截取的截面图。为了便于描述，在图7A、图8A、图9A和图10A的平面图中示出了导线和存储单元，而填充它们之间的空间的绝缘层被省略。将主要描述与上述实施方式的不同之处。
参照图7A、图7B和图7C，通过执行与上文所述的图1A至图2C的工艺基本相同的工艺，可以提供其中第一导线(或初始第一导线)210和初始存储单元220的堆叠结构以及填充在堆叠结构之间的第一绝缘层(或初始第一绝缘层)230被形成在包括单元区域CA、第一外围电路区域PA1和第二外围电路区域PA2的衬底200之上的结构。在这种情况下，在用于形成第一绝缘层230的平坦化工艺期间对初始存储单元220的损坏可以基本上得到防止。
随后，可以在初始存储单元220和第一绝缘层230之上形成第二导线240。第二导线240可以具有沿第二方向延伸的线形并且可以被布置为在第一方向上彼此间隔开。
在这种情况下，第二导线240可以形成在单元区域CA中并且可以不存在于第一和第二外围电路区域PA1和PA2中，与上述实施方式不同。
参照图8A、图8B和图8C，可以通过刻蚀被第二导线240暴露的初始存储单元220来形成存储单元225。
存储单元225在平面图中可以具有岛形，并且位于第一导线210和第二导线240的交叉区域处。存储单元225可以沿第一方向和第二方向布置成矩阵形式。在第一方向上，存储单元225的两个侧壁可以与第二导线240的两个侧壁对齐，并且在第二方向上，存储单元225的两个侧壁可以与第一导线210的两个侧壁对齐。具体地，存储单元225的布置在第一方向上的第一对侧壁可以与第二导线240的相应的侧壁基本对齐，并且存储单元225的布置在第二方向上的第二对侧壁可以与第一导线210的相应的侧壁基本对齐。
如上所述，由于第一导线210位于第一和第二外围电路区域PA1和PA2中，而第二导线240仅位于单元区域CA中，因此存储单元225也可以仅设置在单元区域CA中。
另外，在初始存储单元220的刻蚀工艺中，被第二导线240暴露的第一绝缘层230也可以被刻蚀。结果，仅第一导线210和其间的第一绝缘层(或中间第一绝缘层)230可以存在于第一和第二外围电路区域PA1和PA2中，并且空的空间可以位于其上。
参照图9A、图9B和图9C，可以在衬底200之上形成填充存储单元225之间、第一绝缘层230之间和第二导线240之间的空间的第二绝缘层(或初始第二绝缘层)250。第二绝缘层250可以填充第一和第二外围电路区域PA1和PA2的空的空间。
第二绝缘层250可以通过在衬底200之上形成具有足以覆盖第二导线240的厚度的绝缘材料并执行平坦化工艺直到第二导线240的上表面被暴露来形成。
由于第一导线210和其间的第一绝缘层230存在于第一和第二外围电路区域PA1和PA2中，因此与在第一和第二外围电路区域PA1和PA2中不存在图案的情况相比，第二绝缘层250的凹陷程度和由此引起的第二导线240的损失程度可以降低。具体地，由于初始第一导线210和其间的第一绝缘层230可以形成在第一和第二外围电路区域PA1和PA2中，因此与在传统制造工艺中在第一和第二外围电路区域PA1和PA2中未形成初始第一导线210时相比，在用于形成第二绝缘层250的平坦化工艺期间第二绝缘层250的凹陷程度可以降低。结果，与传统制造工艺中的损失程度相比，在图9A至图9C所示的实施方式中第二导线240的损失程度可降低。由于第二导线240的损失降低，因此存储单元225的损失的可能性也可以降低。
参照图10A、图10B和图10C，可以在第二导线240和第二绝缘层250之上形成第三绝缘层(或初始第三绝缘层)260。然后，覆盖单元区域CA并暴露第一和第二外围电路区域PA1和PA2的掩模图案270可以形成在第三绝缘层260之上。然后，可以使用掩模图案270作为刻蚀阻挡层来去除第三绝缘层260、第二导线240、第二绝缘层250、存储单元225、第一绝缘层230和第一导线210。因此，暴露衬底200的开口OP可以形成在第一和第二外围电路区域PA1和PA2中。作为该工艺的结果，第一导线210可以在第一方向上被切断，以及它可以存在于单元区域CA中，并且从第一和第二外围电路区域PA1和PA2中被基本上去除。
当开口OP具有倾斜的侧壁时，在第一和第二外围电路区域PA1和PA2中第三绝缘层260、第二导线240、第二绝缘层250、存储单元225、第一绝缘层230和第一导线210可以不被完全去除，而其部分可以保留在第一和第二外围电路区域PA1和PA2的与单元区域CA相邻的边缘处。这在图10A的平面图中没有被清楚地示出，而是作为示例在图10B和图10C中被示出。
例如，如图10B所示，在第二方向上，第二外围电路区域PA2的第一导线210中的最靠近单元区域CA的第一导线210的一部分可以保留在第二外围电路区域PA2中。
此外，例如，如图10C所示，在第一方向上，第一导线210可以具有朝向第一外围电路区域PA1突出的端部。
图10A、图10B和图10C所示的存储器件可通过上述工艺制造。由于第二导线240可以形成在如图7A所示的单元区域CA中，而非形成在第一和第二外围电路区域PA1和PA2中，因此在根据图7A至图10C的实施方式的存储器件的制造方法中可以省略根据图1A至图5C所示的实施方式的将第二导线240在第一和第二外围电路区域PA1和PA2中的部分基本上去除。因此，根据图7A至图10C的实施方式的存储器件的制造方法可以比根据图1A至图5C的实施方式的制造方法简单。
图11A至图14C是示出根据本公开的另一实施方式的存储器件及其制造方法的视图。图11A、图12A、图13A和图14A示出了平面图，图11B、图12B、图13B和图14B分别示出了沿图11A、图12A、图13A和图14A的线A-A'截取的截面图，并且图11C、图12C、图13C和图14C分别示出了沿图11A、图12A、图13A和图14A的线B-B'截取的截面图。为了便于描述，在图11A、图12A、图13A和图14A的平面图中示出了导线和存储单元，而省略了填充它们之间的空间的绝缘层。将主要描述与上述实施方式的不同之处。
参照图11A、图11B和图11C，通过执行与上文所述的图1A至图2C的工艺基本相同的工艺，可以提供其中第一导线(或初始第一导线)310和初始存储单元320的堆叠结构以及填充在堆叠结构之间的第一绝缘层(或初始第一绝缘层)330被形成在包括单元区域CA、第一外围电路区域PA1和第二外围电路区域PA2的衬底300之上的结构。在这种情况下，在用于形成第一绝缘层330的平坦化工艺期间对初始存储单元320的损坏可以基本上得到防止。
随后，可以在初始存储单元320和第一绝缘层330之上形成覆盖单元区域CA和其间的第一外围电路区域PA1并暴露第二外围电路区域PA2的第一掩模图案370。
参照图12A、图12B和图12C，被第一掩模图案370暴露的第二外围电路区域PA2的初始存储单元320和第一绝缘层330可以被去除。
结果，在第二外围电路区域PA2中第一导线310和其间的第一绝缘层(或中间第一绝缘层)330可以存在于衬底300之上，并且空的空间可以位于其上。在图12A的平面图中，为了区别于设置在单元区域CA和第一外围电路区域PA1中的第一导线310和初始存储单元320的堆叠结构，设置在第二外围电路区域PA2中的第一导线310通过用大括号将其括起来表示。
参照图13A、图13B和图13C，可以形成填充第二外围电路区域PA2的空的空间的第二绝缘层(或初始第二绝缘层)350。
第二绝缘层350可以通过在衬底300之上形成具有足以覆盖初始存储单元320的厚度的绝缘材料并且执行平坦化工艺直到初始存储单元320的上表面被暴露来形成。图12A、图12B和图12C的第一掩模图案370可以通过该平坦化工艺或在形成用于形成第二绝缘层350的绝缘材料之前通过其他工艺被去除。
由于第一导线310和其间的第一绝缘层330存在于第二外围电路区域PA2中，因此与在第二外围电路区域PA2中不存在图案的情况相比，第二绝缘层350的凹陷和由此引起的初始存储单元320的损失可以降低。具体地，由于初始第一导线310和其间的第一绝缘层330可以形成在第二外围电路区域PA2中，因此与在传统制造工艺中在第二外围电路区域PA2中未形成初始第一导线310时相比，在形成第二绝缘层350的平坦化工艺期间第二绝缘层350的凹陷程度可以降低。结果，与传统制造工艺相比，在图13A至图13C所示的实施方式中初始存储单元320的损失程度可以降低。
随后，可以在初始存储单元320、第一绝缘层330和第二绝缘层350之上形成第二导线(或初始第二导线)340。
第二导线340可以具有在第二方向上延伸的线形并且可以横穿布置在第二方向上的两个单元区域CA和其间的第二外围电路区域PA2。此外，多个第二导线340可被布置成在第一方向上彼此间隔开。在这种情况下，第一方向上的多个第二导线340不仅可以存在于单元区域CA中，而且还可以存在于第一外围电路区域PA1中。
随后，可以通过刻蚀被第二导线340暴露的初始存储单元320来形成存储单元325。
在图13A至13C的实施方式中，由于第二外围电路区域PA2的初始存储单元320已被去除，因此存储单元325可以不存在于第二外围电路区域PA2中。也就是说，虽然在图13A的平面图中在第二外围电路区域PA2中示出了第一导线310与第二导线340的交叉区域，但是存储单元325可以不存在于交叉区域中。存储单元325在平面图中可以具有岛形，并且在单元区域CA和第一外围电路区域PA1中位于第一导线310和第二导线340的交叉区域处。存储单元325可以沿第一方向和第二方向布置成矩阵形式。存储单元325的两个侧壁可以在第一方向上与第二导线340的两个侧壁对齐，并且存储单元325的两个侧壁可以在第二方向上与第一导线310的两个侧壁对齐。
在初始存储单元320的刻蚀工艺中，可以一起刻蚀被第二导线340暴露的第一绝缘层330和第二绝缘层350。
随后，可以在衬底300之上形成填充存储单元325之间、第一绝缘层330之间、第二绝缘层350之间以及第二导线340之间的空间的第三绝缘层(或初始第三绝缘层)355。
第三绝缘层355可以通过在衬底300之上形成具有足以覆盖第二导线340的绝缘材料的厚度并执行平坦化工艺直到第二导线340的上表面被暴露来形成。由于第二导线340也存在于第一外围电路区域PA1中，因此可以基本上防止在平坦化工艺期间由于单元区域CA和第一外围电路区域PA1之间的图案密度差异引起的对第二导线340的损坏。
参照图14A、图14B和图14C，可以在第二导线340和第三绝缘层355之上形成第四绝缘层(或初始第四绝缘层)360。然后，可以在第四绝缘层360之上形成第二掩模图案375以覆盖单元区域CA并暴露第一和第二外围电路区域PA1和PA2。然后，可以使用第二掩模图案375作为刻蚀阻挡层来去除第四绝缘层360、第三绝缘层355、第二导线340、第二绝缘层350、存储单元325、第一绝缘层330和第一导线310。因此，暴露衬底300的开口OP可以形成在第一和第二外围电路区域PA1和PA2中。
当开口OP具有倾斜侧壁时，在第一和第二外围电路区域PA1和PA2中第四绝缘层360、第三绝缘层355、第二导线340、第二绝缘层350、存储单元325、第一绝缘层330和第一导线310可以不被完全去除，而它们的部分可能保留在第一和第二外围电路区域PA1和PA2的与单元区域CA相邻的边缘中。这在图14A的平面图中没有被清楚示出，而是作为示例在图14B和图14C中示出。
例如，如图14B所示，在第二方向上，第二外围电路区域PA2的第一导线310中的最靠近单元区域CA的第一导线310的一部分可以保留在第二外围电路区域PA2中。
此外，例如，如图14C所示，在第一方向上，第一导线310可以具有朝向第一外围电路区域PA1突出的端部。存储单元325的一部分可以存在于该端部之上。
图14A、图14B和图14C所示的存储器件可通过上述工艺制造。
根据上述实施方式，可以提供能够降低或基本上防止对存储单元的损坏的半导体器件及其制造方法。
尽管本专利文件包含许多细节，但这些细节不应被解释为对任何发明的范围或可能要求保护的内容的限制，而是对可以对特定发明的特定实施方式是特有的特征的描述。本专利文件中在分立的实施方式的上下文中描述的某些特征也可以在单个实施方式中组合实施。相反，在单个实施方式的上下文中描述的各种特征也可以在多个实施方式中分立地或以任何合适的子组合来实施。此外，尽管特征在上文可以被描述为在某些组合中起作用，并且甚至最初是这样要求保护的，但是在某些情况下，来自要求保护的组合的一个或更多个特征可以从该组合中删除，并且要求保护的组合可以涉及子组合或子组合的变化。
类似地，尽管在附图中以特定顺序描绘了操作，但这不被应理解为要求以所示特定顺序或按依次顺序执行此类操作，或者执行所有所示操作，以实现期望结果。此外，本专利文件中描述的实施方式中的各种系统部件的分离不应被理解为在所有实施方式中都需要这样的分离。
仅描述了几个实施方式和示例。可以基于本专利文件中描述和说明的内容实现其他实施方式、增强和变化。
尽管出于说明性目的已经描述了多种实施方式，但是各种改变和修改是可能的。

Claims (25)

1.一种用于制造半导体器件的方法，包括：
在衬底之上形成多个堆叠结构，所述衬底包括一个或更多个外围电路区域和一个或更多个单元区域，所述多个堆叠结构包括多个第一导线和分别设置在所述第一导线之上的多个初始存储单元，每个所述堆叠结构沿第一方向延伸；
在所述堆叠结构之间形成第一绝缘层；
在所述堆叠结构和所述第一绝缘层之上形成多个第二导线，每个所述第二导线沿与所述第一方向交叉的第二方向延伸；
通过刻蚀被所述第二导线暴露的初始存储单元来形成存储单元；
在所述第二导线之间和在所述存储单元之间形成第二绝缘层；以及
去除所述外围电路区域中的第一导线、存储单元和第二导线。
2.根据权利要求1所述的方法，其中，形成所述第一绝缘层的步骤包括：
形成覆盖所述堆叠结构的绝缘材料；以及
执行平坦化工艺，使得所述堆叠结构的上表面暴露，
其中，在所述单元区域和所述外围电路区域中，所述堆叠结构的上表面和所述第一绝缘层的上表面形成基本上平坦的表面。
3.根据权利要求1所述的方法，其中，形成所述第二绝缘层的步骤包括：
形成覆盖所述第二导线的绝缘材料；以及
执行平坦化工艺，使得所述第二导线的上表面暴露，
其中，在所述单元区域和所述外围电路区域中，所述第二导线的上表面和所述第二绝缘层的上表面形成基本上平坦的表面。
4.根据权利要求1所述的方法，其中，所述单元区域沿所述第一方向和所述第二方向布置，
其中，所述外围电路区域包括第一外围电路区域和第二外围电路区域，所述第一外围电路区域位于布置在所述第一方向上的第一对相邻的单元区域之间，以及所述第二外围电路区域位于布置在所述第二方向上的第二对相邻的单元区域之间，以及
在去除所述外围电路区域中的第一导线、存储单元和第二导线之前，所述第一导线与所述单元区域、所述第一外围电路区域和所述第二外围电路区域交叠，并且所述第二导线与所述单元区域、所述第一外围电路区域和所述第二外围电路区域交叠。
5.根据权利要求4所述的方法，其中，在去除所述外围电路区域中的第一导线、存储单元和第二导线的步骤中，设置在所述第二外围电路区域中并且与所述单元区域中的相应的单元区域相邻的至少一个第一导线被部分地去除。
6.根据权利要求4所述的方法，其中，在去除所述外围电路区域中的第一导线、存储单元和第二导线的步骤中，所述第一导线的在所述第一外围电路区域中的部分被去除。
7.一种制造半导体器件的方法，包括：
在衬底之上形成多个堆叠结构，所述衬底包括一个或更多个外围电路区域和一个或更多个单元区域，所述多个堆叠结构包括多个第一导线和分别设置在所述第一导线之上的多个初始存储单元，每个所述堆叠结构沿第一方向延伸；
在所述堆叠结构之间形成第一绝缘层；
在所述堆叠结构和所述第一绝缘层之上形成多个第二导线，每个所述第二导线沿与所述第一方向交叉的第二方向延伸，所述第二导线与所述单元区域交叠而不与所述外围电路区域交叠；
通过刻蚀被所述第二导线暴露的初始存储单元来形成存储单元；
在所述第二导线之间和在所述存储单元之间形成第二绝缘层；以及
去除所述外围电路区域中的第一导线。
8.根据权利要求7所述的方法，其中，在形成所述存储单元的步骤中，所述外围电路区域的初始存储单元被去除。
9.根据权利要求7所述的方法，其中，形成所述第一绝缘层的步骤包括：
形成覆盖所述堆叠结构的绝缘材料；以及
执行平坦化工艺，使得所述堆叠结构的上表面暴露，
其中，在所述单元区域和所述外围电路区域中，所述堆叠结构的上表面和所述第一绝缘层的上表面形成基本上平坦的表面。
10.根据权利要求7所述的方法，其中，所述单元区域沿所述第一方向和所述第二方向布置，
其中，所述外围电路区域包括第一外围电路区域和第二外围电路区域，所述第一外围电路区域位于布置在所述第一方向上的第一对相邻的单元区域之间，以及所述第二外围电路区域位于布置在所述第二方向上的第二对相邻的单元区域之间，以及
在去除所述外围电路区域中的第一导线之前，所述第一导线与所述单元区域、所述第一外围电路区域和所述第二外围电路区域交叠。
11.根据权利要求10所述的方法，其中，在去除所述外围电路区域中的第一导线的步骤中，设置在所述第二外围电路区域中并且与所述单元区域中的相应的单元区域相邻的至少一个第一导线被部分地去除。
12.根据权利要求10所述的方法，其中，在去除所述外围电路区域中的第一导线的步骤中，所述第一导线的在所述第一外围电路区域中的部分被去除。
13.一种制造半导体器件的方法，包括：
在衬底之上形成多个堆叠结构，所述衬底包括一个或更多个外围电路区域和一个或更多个单元区域，所述多个堆叠结构包括多个第一导线和分别设置在所述第一导线之上的多个初始存储单元，每个所述堆叠结构沿第一方向延伸；
在所述堆叠结构之间形成第一绝缘层；
去除所述外围电路区域中的特定的外围电路区域中的初始存储单元群；
用第二绝缘层填充通过去除所述初始存储单元群而形成的空间；
在所述堆叠结构、所述第一绝缘层和所述第二绝缘层之上形成多个第二导线，每个所述第二导线沿与第一方向交叉的第二方向延伸；
通过刻蚀剩余的被所述第二导线暴露的初始存储单元来形成存储单元；
在所述第二导线之间和在所述存储单元之间形成第三绝缘层；以及
去除所述外围电路区域中的第一导线、存储单元和第二导线。
14.根据权利要求13所述的方法，其中，形成所述第一绝缘层的步骤包括：
形成覆盖所述堆叠结构的绝缘材料；以及
执行平坦化工艺，使得所述堆叠结构的上表面暴露，
其中，在所述单元区域和所述外围电路区域中，所述堆叠结构的上表面和所述第一绝缘层的上表面形成基本上平坦的表面。
15.根据权利要求13所述的方法，其中，所述单元区域沿所述第一方向和所述第二方向布置，
其中，所述外围电路区域包括第一外围电路区域和第二外围电路区域，所述第一外围电路区域位于布置在所述第一方向上的第一对相邻的单元区域之间，以及所述第二外围电路区域位于布置在所述第二方向上的第二对相邻的单元区域之间，以及
在去除所述外围电路区域中的第一导线、存储单元和第二导线之前，所述第一导线与所述单元区域、所述第一外围电路区域和所述第二外围电路区域交叠，并且所述第二导线与所述单元区域、所述第一外围电路区域和所述第二外围电路区域交叠。
16.根据权利要求15所述的方法，其中，在去除所述初始存储单元群的步骤中，所述第二外围电路区域中的初始存储单元被去除。
17.根据权利要求15所述的方法，其中，在去除所述外围电路区域中的第一导线、存储单元和第二导线的步骤中，设置在所述第二外围电路区域中并且与所述单元区域中的相应的单元区域相邻的至少一个第一导线被部分地去除。
18.根据权利要求15所述的方法，其中，在去除所述外围电路区域中的第一导线、存储单元和第二导线的步骤中，所述第一导线的在所述第一外围电路区域中的部分被去除。
19.一种半导体器件，包括：
衬底，包括：多个单元区域，所述多个单元区域沿第一方向和与所述第一方向交叉的第二方向布置；第一外围电路区域，所述第一外围电路区域位于布置在所述第一方向上的第一对相邻的单元区域之间；以及第二外围电路区域，所述第二外围电路区域位于布置在所述第二方向上的第二对相邻的单元区域之间；
第一导线，在所述单元区域中的相应的单元区域中设置在所述衬底之上并沿所述第一方向延伸；
第二导线，设置在所述第一导线之上并沿所述第二方向延伸；
存储单元，设置在所述第一导线和所述第二导线的交叉区域处并在所述第一导线和所述第二导线之间；以及
虚设导线，设置在所述第二外围电路区域中并与所述单元区域中的相应的单元区域相邻。
20.根据权利要求19所述的半导体器件，其中，在所述第二方向上，所述虚设导线的宽度小于所述第一导线的宽度。
21.根据权利要求19所述的半导体器件，其中，所述虚设导线具有倾斜的侧壁。
22.根据权利要求19所述的半导体器件，所述半导体器件还包括：
虚设存储单元，与所述虚设导线交叠并设置在所述虚设导线之上。
23.根据权利要求22所述的半导体器件，其中，在所述第二方向上，所述虚设存储单元的宽度小于所述存储单元的宽度。
24.根据权利要求22所述的半导体器件，其中，所述虚设存储单元具有倾斜的侧壁。
25.根据权利要求19所述的半导体器件，其中，所述第一导线具有朝向所述第一外围电路区域突出的端部。
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