CN116057494A - 用于提高微控制器性能的配对的处理单元架构 - Google Patents

用于提高微控制器性能的配对的处理单元架构 Download PDF

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Abstract

这里介绍的是将多核处理器的核一起进行配对的架构。例如，假设在具有核对的多核处理器中实现新颖的架构。内部存储器可以经由单独的引线连接到核对。核对可以以反转的时钟相位运行。例如，时钟发生器可以负责生成时钟信号，该时钟信号可以作为输入提供给一个核，而信号反相器可以负责将时钟信号反相以生成反相时钟信号，该反相时钟信号可以作为输入提供给另一个核。因此，一个核对内部存储器的访问可以由时钟信号管理，而另一个核对内部存储器的访问可以由反相时钟信号管理。

Description

用于提高微控制器性能的配对的处理单元架构
相关申请的交叉引用
本申请要求2020年9月4日提交的题为“Special Paired-CPU Architecture forBest 5G Modem Micro-Controller Performance(用于最佳5G调制解调器微控制器性能的特殊的配对的CPU架构)”的第63/074,865号美国临时申请的优先权，其全部内容通过引用的方式并入本文。
技术领域
各种实施例涉及具有多核的处理器的架构。
背景技术
现代计算装置往往具有许多微控制器。对于那些被设计为符合4G和5G无线通信标准的计算装置来说尤其如此。一般来说，安装在计算装置中的每个微控制器负责控制不同的硬件块，以便可以实时正确地执行功能。术语“硬件块”可用于指代可共同操作以执行功能的硬件部件集。硬件部件的示例包括诸如中央处理单元(CPU)等通用处理器、诸如图形处理单元(GPU)等专用处理器、存储器、总线、逻辑电路等。
通常，为了让这些微控制器以高水平运行，必须满足若干要求。首先，这些微控制器应该能够在高频下起作用。其次，这些微控制器应该表现出强大的逻辑能力，以便实现数据依赖的低开销。第三，这些微控制器应该能够几乎即时地响应中断。换句话说，这些微控制器应该具有非常低的中断响应时延。虽然这第三个要求可以说是对于现代计算装置而言是最关键的，但在不进行重大权衡(例如，在功耗和制造成本方面)的情况下，它也是最难满足的。
附图说明
图1示出了可以如何使用仲裁逻辑来管理对多个核共享的内部存储器的访问。
图2示出了可以如何为多核处理器的每个核提供专用高速缓存。
图3包括多核处理器的双核架构的高级图示。
图4示出了以上述方式配对的核如何能够以看起来排他的方式独立访问共享存储器。
图5示出了多核处理器500中包括的一系列核可以如何彼此配对以形成多对核。
图6包括用于促进交替访问在核对之间共享内部存储器的过程的流程图。
图7包括高级框图，其示出了可以实现本文描述的多核处理器的计算装置的示例。
通过结合附图来研究具体实施方式，本文所描述的技术的各个特征对于本领域技术人员而言将变得更加明显。在附图中通过示例的方式而非限制的方式示出了实施例，在附图中，相同的附图标记可指示类似的元素。虽然出于说明的目的在附图中描绘了某些实施例，但是本领域技术人员将认识到，在不脱离技术的原理的情况下，可采用替代实施例。技术可修改成各种修改形式。
具体实施方式
机构(entity)已经开发出多核处理器以试图取代传统架构，在该传统架构中，多个离散的处理器用于执行指令。术语“多核”是指包括称为“核”的多个处理单元的处理器。然而，本领域的技术人员将认识到该术语在某种程度上具有可塑性。例如，多核处理器被称为具有多个“处理器”而不是多个“核”并不罕见。
在高级别上，处理器的核是能够读取然后执行指令的基本计算结构。这些处理单元可以在代表集成电路的电路板上实现。多核处理器支持更高的性能，因为多个核可以同时执行任务。目前，最常见的多核处理器具有双核架构。通常，双核架构是通过将高性能、功能丰富的处理器与低功率处理器配对形成的。
多核处理器的一个好处在于，它的工作负荷可以在其核之间进行分配。例如，可以在多个个处理器间分配工作负荷以加速和/或优化各个任务的性能。多核处理器的另一个显著好处在于，它提高了对中断的反应能力。
包括多核处理器的微控制器被设计成提供对发生在它们所控制的嵌入式系统中的事件的响应。这些事件可称为“中断”。当某些事件发生时，中断系统可以向多核处理器发出信号以暂停指令序列的处理，然后启动基于中断源的服务例程。完成服务例程后，多核处理器可以恢复指令序列的处理。中断源往往与其上实现微控制器的计算装置有关。源的示例包括诸如内部定时器溢出、模数转换完成、响应于输入(例如，按下按钮)的逻辑电平变化以及在通信信道(也称为“通信链路”)上接收到数据等事件。
虽然多核处理器因多核能够独立地进行操作而可能能够轻松地解决中断，但多核处理器会(而且经常会)遇到数据一致性问题。在高级别上，数据一致性对多核处理器来说是一个挑战，因为每个核可能想要同时在同一个内部存储器上工作。机构历来试图通过实现管理对内部存储器的访问的仲裁逻辑或为每个核提供专用高速缓存来解决数据一致性问题。
图1示出了可以如何使用仲裁逻辑来管理对多个核共享内部存储器的访问。虽然图1示出了N核架构，但本领域技术人员将认识到处理器传统上倾向于具有两核架构或四核架构。该仲裁逻辑可以通过例如负责在核与内部存储器之间传送数据的总线来应用。该仲裁逻辑可以在不同核试图在同一时钟周期(或简称为“周期”)中访问内部存储器的情况下应用，从而确立应该允许哪个核访问内部存储器。然而，这种方法需要降低每个核的性能，因为完成仲裁需要时间。因为完成仲裁可能花费若干周期，因此共享存储器的可用性可能成为多核处理器(它可能需要空闲直到仲裁完成并且共享存储器再次变为可用为止)的瓶颈。
图2示出了可以如何为多核处理器的每个核提供专用高速缓存。每个专用高速缓存可以表示存储在内部存储器中的数据的本地版本。该方法允许每个核在其专用高速缓存(也称为“本地高速缓存”)上保持高性能，因为每个核都能够毫无顾虑地访问其专用高速缓存。高速缓存系统可以负责确保例如通过将数据从每个专用高速缓存复制到共享内部存储器和其他专用高速缓存来保持不同核之间的一致性。然而，当发生高速缓存未命中的情况时，该方法可能导致对中断响应时延的严重干扰。此外，该方法需要消耗大量功率，因为数据不断被复制到不同的位置中以保持一致性。
第三种不太常见的提高性能的方法涉及提高多核处理器的时钟频率。该方法要求核具有更深的管线设计，这将影响这些核能够响应中断的速度。具有更深管线的核往往难以在合理的时间范围内响应中断，从而导致不期望的高时延。
因此，这里介绍了其中将多核处理器的核一起进行配对以解决上述问题的架构。例如，假设在具有安装在其电路板上的核对的多核处理器中实现新颖的架构。如上所述，术语“处理器”和“处理单元”可以与术语“核”同义使用。内部存储器可以经由单独的引线连接到核对，以便允许每个核进行独立访问。为了减少请求访问中的冲突，核对可以以反转的(reversed)时钟相位运行。例如，时钟发生器可以负责生成可作为输入提供给一个核的时钟信号，而信号反相器(或简称为“反相器”)可以负责将时钟信号反相以便生成可作为输入提供给另一个核的反相时钟信号。因此，一个核对内部存储器的访问可以由时钟信号管理，而另一个核对内部存储器的访问可以由反相时钟信号管理。由于核对以不同的时钟相位访问内部存储器，因此将不存在冲突。这种方法允许核对以看起来排他的方式访问内部存储器，这确保了可以以高速度保持多核处理器的性能。
采用本文描述的架构存在若干显著的好处。这些好处包括(i)由于将不会发生冲突(从而无需仲裁)而降低功耗，以及(ii)由于更有效地使用硬件组件而降低成本。例如，如果多核处理器中不再包括专用高速缓存，则电路板可以更小(即，需要更少的硅)。这些好处对于诸如移动电话、路由器、调制解调器等便携式计算装置(也称为“移动计算装置”)可能特别有用。例如，该架构可用于包括在为4G和5G网络技术设计的调制解调器中的多核处理器。
技术的各方面可以使用硬件、固件、软件或其任何组合来体现。因此，实施例可以包括具有指令的非暂时性介质，这些指令在被执行时使多核处理器执行以下过程：将互补时钟信号提供给能够以相反的时钟相位独立地访问共享内部存储器的核对。
术语
在描述中对“实施例”、“一个实施例”以及“一些实施例”的引用是指所描述的特征、功能、结构或特性包括在至少一个实施例中。这种短语的出现不一定指代相同的实施例，也不一定指代相互排斥的替代实施例。
除非上下文另有明确要求，否则术语“包括”、“包含”和“由…构成”应以包含的意义来解释，而不是以排他或详尽的意义来解释(即，以“包括但不限于”的意义来解释)。术语“基于”同样应以包含的意义来解释，而不是以排他性或穷举的意义来解释。因此，除非另有说明，否则术语“基于”的意思旨在是“至少部分地基于”。
术语“连接”、“耦接”或其任何变型旨在包括对象之间的、直接或间接的任何连接或耦接。连接/耦接可以是物理的连接/耦接、逻辑的连接/耦接、或者其组合。例如，虽然对象没有共享物理连接，但是对象可彼此电气地或通信地耦接。
当参考多个项目的列表使用时，词语“或”旨在涵盖以下所有解释：列表中的任何项目，列表中的所有项目，以及列表中的项目的任何组合。
在这里描述的过程中执行的步骤的顺序是示例性的。除非与物理可能性相反，否则步骤可以以各种顺序和组合来执行。例如，可以给本文描述的过程添加步骤，或者从这里描述的过程移除步骤。类似地，可替换步骤或者使步骤重新排序。因此，对任何过程的描述旨在是开放式的。
双核架构的概述
这里介绍了将多核处理器的核一起配对以降低或消除请求访问共享内部存储器时冲突的可能性的架构。该架构可以称为“双核架构”。每个核对可以以反转的时钟相位运行，以确保在任何给定时间点只有一个核与共享内部存储器进行通信。如本文所使用的，术语“反转的时钟相位”可以与术语“相反的时钟相位”和“互补的时钟相位”同义。由于对共享内部存储器的访问是由具有反相的信号管理的，因此核对将交替地访问该共享内部存储器。
图3包括多核处理器300的双核架构的高级图示。这里，多核处理器300包括安装在电路板(未示出)上的核对302a、302b。一般里说，核302a、302b彼此相同。因此，核302a、302a可以是同一类型的处理器。然而，情况不一定是这样。在一些实施例中，核302a、302b彼此不同，
多核处理器300还包括共享内部存储器304(或简称为“共享存储器”)，该共享内部存储器304经由单独的总线310a、310b连接到核对302a、302b，从而允许独立访问存储在其中的数据。通常，这是经由在每个核及其对应总线之间延伸的引线来实现的。共享存储器304可以是安装在电路板上的随机存取存储器(RAM)。如图3所示，对共享存储器304的访问可以由时钟发生器306生成的时钟信号(CLK)管理。时钟发生器306也可以称为“时钟模块”。时钟发生器306可以是例如安装在电路板上的电子振荡器。
如下文进一步讨论的，可以使用时钟信号，以同步核对302a、302b的活动。例如，由时钟发生器306生成的时钟信号可以作为输入被直接馈送到第一核(例如，核1302a)中。此外，时钟信号可以被直接馈送到反相器308中，该反相器308将时钟信号反相，从而生成可以被直接馈送到第二核(例如，核2302b)中的反相时钟信号(NCLK)。这种方法使得第一核对共享存储器304的访问将由时钟信号管理，而第二核对共享存储器304的访问由反相时钟信号管理。
为了确保核对302a、302b以相反的相位进行操作，多核处理器300可以使用“单相时钟”。这种方法确保当使用单个信号来管理两个核的活动时，核对302a、302b保持彼此同步。其他实施例可以采用“双相时钟”，其中单独的信号经由单独的线分配到核对302a、302b，每个单独的信号都具有不重叠的脉冲。“单相时钟”通常优于“双相时钟”，因为“双相时钟”需要双相时钟发生器，而“单相时钟”需要更便宜的单相时钟发生器。
图4示出了以上述方式配对的核如何能够以看起来排他的方式独立访问共享存储器。由于这些核交替地访问共享存储器，因此即使核可以通过共享的存储器而是相互可访问的，核也可能不会“看到”彼此。从每个核的角度来看，共享存储器可能看起来仅由该核“拥有”。该访问共享存储器的互补方法还可以确保核之间没有冲突(因此不需要仲裁)。
作为输入提供给第一核(例如，核1302a)的时钟信号(CLK)包括一系列“开”和“关”周期。类似地，作为输入提供给第二核(例如，核2302b)的反相时钟信号(NCLK)包括一系列“开”和“关”周期。如图4所示，每个“开”周期的开始可以对应于信号(例如，CLK或NCLK)的上升沿，而每个“开”周期的结束可以对应于信号的下降沿。因此，第一核可以在时钟信号的上升沿进行操作，而第二核可以在反相时钟信号的上升沿进行操作。为方便起见，第一核进行操作的周期可称为“奇数周期”，而第二核进行操作的阶段可称为“偶数周期”。
多核处理器的活动可以分为两类，即写操作和读操作。如下面进一步讨论的，写操作可以被认为是单周期操作，而读操作可以被认为是双周期操作。
在每个奇数周期中，第一核可以向共享存储器发送控制信号，该控制信号向共享存储器指示第一核请求的访问类型。换句话说，控制信号可以指示第一核正在从共享存储器请求读许可还是写许可。如果第一核意图从共享存储器读取数据，则控制信号可以伴随有对应于待读取数据的地址。如图4所示，然后共享存储器可以在随后的偶数周期中将所请求的数据提供给第一核。如果第一核意图将数据写入共享存储器，则控制信号可以伴随有指定数据将被写入何处的地址以及数据本身。由于不需要来自共享存储器的“响应”，因此第一核可以在单个周期中执行写操作。
在每个偶数周期中，第二核可以向共享存储器发送控制信号，该控制信号向共享存储器指示第二核所需的访问类型。换句话说，控制信号可以指示第二核正在从共享存储器请求写许可还是读许可。如果第二核意图从共享存储器读取数据，则控制信号可以伴随有对应于待读取数据的地址。如图4所示，然后共享存储器可以在随后的奇数周期中将所请求的数据提供给第二核。如果第二核意图将数据写入共享存储器，则控制信号可以伴随有指定数据将被写入何处的地址以及数据本身。由于不需要来自共享存储器的“响应”，因此第二核可以在单个周期中执行写操作。
对核架构可以显著地提高安装了具有一个或多个多核处理器的微控制器的计算装置的性能。例如，对核架构可以有助于提高被设计成经由宽带蜂窝网络进行通信的模型的效率。具有对核架构的多核处理器可能能够保持每个核以高性能水平运行，同时仍然允许核以有效的方式相互通信。简而言之，具有对核架构的多核处理器可以支持核之间的数据共享，而不会遭受性能损失。
图5示出了多核处理器500中包括的一系列核可以如何彼此配对以形成多对核。这里，存在三对核，即，(i)包括核1502a和核2502b的第一对，(ii)包括核2502b和核3502c的第二对，以及(iii)包括核3502c和核4502d的第三对。这些连续的核对可称为可用于以资源高效的方式解决计算密集型问题的“核管线”。如图5所示，核1502a和核2502b可以交替地访问第一共享存储器504a。此外，核2502b和核3502c可以交替地访问第二共享存储器504b，而核3502c和核4502d可以交替地访问第三共享存储器504c。
一些核可能在访问共享存储器与不进行任何动作之间交替，而其他核可能在访问一个共享存储器与访问另一个共享存储器之间交替。这里，例如，核1502a和核2502b将交替地访问第一共享存储器504a。如图5所示，时钟信号506可以管理核1502a何时访问第一共享存储器504a，而反相时钟信号可以管理核2502b何时访问第一共享存储器504a。反相时钟信号可以由反相器508a生成，时钟信号506作为输入被提供到反相器508a。当核2502b正在访问第一共享存储器504a时，核1502a可以不进行任何动作(除了如果读取请求在前一个周期中被提交给第一共享存储器504a，则接收数据，如上所述)。相比之下，当核1502a正在访问第一共享存储器504a时，核2502b可以访问第二共享存储器504b。因此，核2502b可以交替地访问第一共享存储器504a和第二共享存储器504b。对于可以交替地访问第二共享存储器504b和第三共享存储器504c的核3502c以及可以交替地访问第三共享存储器504c和第四共享存储器(未示出)的核4502d，这同样适用。
可以串联排列任意数量的核，在它们之间具有共享存储器。如图5所示，这是允许的，因为可以使用单个时钟信号506来管理一系列核对共享存储器的访问。然而，如以上所讨论的，在每个核对中，一个核进行的访问将由时钟信号506来管理，而另一个核进行的访问将由反相时钟信号来管理。每个反相时钟信号可以由对应的反相器生成，该反相器被配置为将时钟信号506反相，以便生成可以作为输入提供给对应核的反相时钟信号。这里，例如，第一反相器508a负责生成可以作为输入提供给核2502b的反相时钟信号，第二反相器508b负责生成可以作为输入提供给核4 502d的反相时钟信号。同时，时钟信号506可以直接馈送到核1502a和核3502c中，如图5所示。
图6包括用于促进对在核对之间共享内部存储器的交替访问的过程600的流程图。注意，过程600的步骤可以由多核处理器的各个组件执行。最初，时钟发生器可以生成时钟信号，该时钟信号作为输入被提供给第一核(步骤601)。该时钟信号可以管理第一核对内部存储器的访问。该时钟信号也可以作为输入提供给反相器。反相器可以将时钟信号反相以生成具有与时钟信号相反相位的反相时钟信号(步骤602)。换句话说，时钟信号和反相时钟信号可以在时钟信号可以具有“开”周期而反相时钟信号具有“关”周期(反之亦然)的意义上彼此互补。
该反相时钟信号可以作为输入提供给第二核(步骤603)。该反相时钟信号可以管理第二核对内部存储器的访问。时钟信号和反相时钟信号的相反相位可以使得共享存储器在每个周期中被第一核或第二核访问。
计算装置
图7包括高级(high-level)框图，其示出了可以实现具有双核架构的一个或多个多核处理器的计算装置700的示例。计算系统700可以包括多核处理器702、主存储器706、非易失性存储器710、网络适配器712、视频显示器718、输入/输出装置720、控制装置722、包括存储介质726的驱动单元724、信号生成装置730或其组合。这些组件可以通信地连接到总线716。总线716示出为抽象物，其表示通过合适的桥接器、适配器或控制器连接的物理总线或点对点连接。因此，总线716可以是系统总线、外围组件互连(PCI)总线、PCI-E总线、超级传输总线、工业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)、内部集成电路(I2C)总线、或者符合电气和电子工程师协会(IEEE)标准1394的总线。
虽然主存储器706、非易失性存储器710和存储介质724示出为单个的介质，但是应当认为术语“存储介质”和“机器可读介质”包括存储一个或多个指令集的单个介质或多个介质726。还应当认为术语“存储介质”和“机器可读介质”包括能够存储、编码或携带由计算装置700执行的指令集的任何介质。指示计算机程序的指令(例如，指令704、708、728)的序列可以在计算装置700的各种存储器和存储装置中在不同时间设置。指令在由多核处理器702读取和执行时，可以使计算装置700执行操作以执行计算机程序的各个方面。
网络适配器712使得计算装置700能够在网络714中通过由计算装置700和外部实体支持的任何通信协议来给计算装置700外部的实体居间传输数据。例如，计算装置700和外部实体能够经由宽带蜂窝网络(例如，4G或5G蜂窝网络)彼此通信。网络适配器712可包括网络适配器卡、无线网络接口卡、交换机、协议转换器、网关、桥接器、集线器、接收器、中继器、或者包括集成电路的收发器(例如，能够通过
Figure BDA0004108099690000101
或者
Figure BDA0004108099690000102
进行通信)。
备注
为了说明的目的，已提供各种实施例的前述描述。前述描述并不旨在穷举所要求保护的主题或者将所要求保护的主题限制到所公开的精确形式。这些各种实施例的修改对于本领域技术人员而言将是显而易见的。选择和描述实施例，以最好地描述技术的原理及其实际应用，从而使得相关领域的技术人员能够理解本公开。
虽然具体实施方式描述了各种实施例，但是技术可以以许多方式来实践，无论具体实施方式如何详细地呈现。实施例可以在其实现细节上相当大地变化，同时仍然由本公开涵盖。不应认为在描述各种实施例的某些特征或方面时使用的特定术语暗示术语在本文中重新定义而限制于与该术语相关联的技术的任何特定特性、特征或方面通常，所附权利要求中使用的术语不应解释为将技术限制于说明书中公开的特定实施例，除非本文明确定义那些术语。因此，本公开的实际范围不仅涵盖所公开的实施例，而且涵盖实践或实现实施例的所有等同方式。
说明书中所使用的语言主要出于可读性和指导性目的来选择。可能不选择该语言来描绘或限制主题。因此，意图是本公开的范围不受该具体实施方式的限制，而是由在此基础上在申请中发布的任何权利要求来限制。因此，各种实施例的描述旨在是说明如所附权利要求中阐述的技术的范围，而不是限制该技术的范围。

Claims (20)

1.一种处理器，包括：
多个核，至少包括第一核和第二核；
内部存储器，经由单独的引线连接到所述第一核和所述第二核，以允许所述第一核和所述第二核进行独立的访问；
时钟发生器，被配置为产生作为输入提供给所述第一核的时钟信号；以及
反相器，被配置为将所述时钟信号反相以生成反相时钟信号，所述反相时钟信号作为输入被提供给所述第二核；
其中，所述第一核对所述内部存储器的访问由所述时钟信号管理，而所述第二核对所述内部存储器的访问由所述反相时钟信号管理。
2.根据权利要求1所述的处理器，其中，所述第一核在所述时钟信号的上升沿进行操作，而所述第二核在所述反相时钟信号的上升沿进行操作。
3.根据权利要求1所述的处理器，其中，所述时钟信号和所述反相时钟信号具有互补的相位，从而保证所述内部存储器在每个周期中被所述第一核或所述第二核之一访问。
4.根据权利要求1所述的处理器，其中，所述多个核还包括第三核，并且其中，所述处理器还包括：
第二内部存储器，经由单独的引线连接到所述第二核和第三核，以允许所述第二核和所述第三核进行独立的访问。
5.根据权利要求4所述的处理器，其中，所述第二核被配置为在连续的周期中交替地访问所述内部存储器和所述第二内部存储器。
6.根据权利要求4所述的处理器，其中，所述时钟信号还作为输入被提供给所述第三核。
7.根据权利要求6所述的处理器，其中，所述第二核对所述第二内部存储器的访问由所述反相时钟信号管理，而所述第三核对所述第二内部存储器的访问由所述时钟信号管理。
8.一种用于控制多核处理器的方法，所述方法包括：
生成作为输入提供给所述多核处理器的第一核的时钟信号，其中，所述时钟信号管理所述第一核对内部存储器的访问；
将所述时钟信号进行反相以生成反相时钟信号；以及
将所述反相时钟信号作为输入提供给所述多核处理器的第二核，其中，所述反相时钟信号管理所述第二核对所述内部存储器的访问。
9.根据权利要求8所述的方法，其中，所述时钟信号和所述反相时钟信号具有互补的相位，从而保证所述内部存储器在每个周期中被所述第一核或所述第二核之一访问。
10.根据权利要求8所述的方法，其中，所述时钟信号由单相时钟发生器产生，所述单相时钟发生器经由单独的引线连接到(i)第一处理单元和(ii)反相器，所述反相器负责将所述时钟信号反相以生成所述反相时钟信号。
11.一种多核处理器，包括：
内部存储器；
反相器，被配置为将作为输入提供的时钟信号反相以生成处于反相的反相时钟信号；
第一核，所述第一核对所述内部存储器的访问由所述时钟信号管理；以及
第二核，所述第二核对所述内部存储器的访问由所述反相时钟信号控制。
12.根据权利要求11所述的多核处理器，还包括：
时钟发生器，被配置为产生所述时钟信号。
13.根据权利要求11所述的多核处理器，其中，所述时钟信号的下降沿与所述反相时钟信号的上升沿重合，而所述时钟信号的上升沿与所述反相时钟信号的下降沿重合。
14.根据权利要求11所述的多核处理器，其中，所述内部存储器包括第一总线和第二总线，所述第一核通信地连接到所述第一总线，所述第二核通信地连接到所述第二总线。
15.根据权利要求11所述的多核处理器，其中，所述第一核与所述第二核相同。
16.根据权利要求11所述的多核处理器，其中，所述内部存储器是包括在所述多核处理器中的多个内部存储器之一。
17.根据权利要求16所述的多核处理器，其中，所述多个内部存储器中的每一个在核对之间共享。
18.根据权利要求11所述的多核处理器，还包括：
第二内部存储器；以及
第三核，所述第三核对所述第二内部存储器的访问由所述时钟信号管理。
19.根据权利要求18所述的多核处理器，其中，所述第二核交替地访问所述内部存储器和所述第二内部存储器。
20.根据权利要求11所述的多核处理器，其中，所述第一核和所述第二核经由单独的引线连接到所述内部存储器。
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