CN116049060A - 数据转换桥电路和数据传输系统 - Google Patents

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CN116049060A CN202210011793.1A CN202210011793A CN116049060A CN 116049060 A CN116049060 A CN 116049060A CN 202210011793 A CN202210011793 A CN 202210011793A CN 116049060 A CN116049060 A CN 116049060A
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Abstract

本申请实施例提供了数据转换桥电路和数据传输系统，所述数据转换桥电路通过第一转换桥单元和第二转换桥单元的设置，使得具有第一接口位宽的所述高速串行计算机扩展总线发送的第一载荷数据可以传输至所述北桥，并使得具有第二接口位宽的北桥发送的第二有效载荷数据可以传输至所述高速串行计算机扩展总线，从而可以在第一接口位宽和第二接口位宽不匹配的情况下，实现高速串行计算机扩展总线与北桥之间的数据传输。

Description

数据转换桥电路和数据传输系统
技术领域
本申请实施例涉及集成电路领域，具体涉及一种数据转换桥电路和数据传输系统。
背景技术
高速串行计算机扩展总线(PCI-Express，PCIe)是一种总线，其主要优势在于提高数据传输速率的同时仍能满足低速设备需求，具有较大发展潜力。
随着现代处理器技术的飞速发展，PCIe协议也提升了版本更迭的速度。随着PCIe协议的版本不断升级，带来的是数据传送速率的提升。
而由于PCIe更新迭代较快，加之应用较为广泛，在不同公司，不同版本的PCIe产品中将会出现数据位宽不匹配的问题。因此，如何在具有不同接口位宽的PCIe产品之间实现数据位宽匹配，成为了本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本申请实施例提供一种数据转换桥电路和数据传输系统，以在高速串行计算机扩展总线与北桥之间实现数据位宽匹配。
为实现上述目的，本申请实施例提供如下技术方案：
第一方面，本申请实施例提供一种数据转换桥电路，用于高速串行计算机扩展总线与北桥之间进行数据传输，所述高速串行计算机扩展总线具有第一接口位宽，所述北桥具有第二接口位宽，所述第一接口位宽为所述第二接口位宽的倍数，所述数据转换桥电路包括以下至少一项：
第一转换桥单元，输入端与所述高速串行计算机扩展总线耦接，输出端与所述北桥耦接，适于获取所述高速串行计算机扩展总线发送的第一载荷数据，并根据所述第一载荷数据中第一有效载荷数据的位宽和位置信息，对所述第一载荷数据进行选择输出处理，使得每次传输至所述北桥的第一输出载荷数据的位宽与所述北桥的接口位宽保持一致；
第二转换桥单元，输入端与所述北桥耦接，输出端与高速串行计算机扩展总线耦接，适于获取所述北桥发送的第二有效载荷数据，并根据所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对所述第二有效载荷数据进行拼接输出处理，使得每次传输至所述高速串行计算机扩展总线的第二输出载荷数据的位宽与所述高速串行计算机扩展总线的接口位宽保持一致。
第二方面，本申请实施例提供一种数据传输系统，所述数据传输系统包括：
高速串行计算机扩展总线；
北桥；
如上述任一项所述数据转换桥电路，耦接于所述高速串行计算机扩展总线与所述北桥之间。
可选地，所述数据传输系统为X86体系架构。
与现有技术相比，本申请实施例的技术方案具有以下优点：
本申请实施例所提供的数据转换桥电路和数据传输系统，所述数据转换桥电路包括第一转换桥单元和第二转换桥单元中至少一者；其中，第一转换桥单元，输入端与所述高速串行计算机扩展总线耦接，输出端与所述北桥耦接，适于获取所述高速串行计算机扩展总线发送的第一载荷数据；根据所述第一载荷数据中第一有效载荷数据的位宽和位置信息，对所述第一载荷数据进行选择输出处理，使得每次传输至所述北桥的第一输出载荷数据的位宽与所述北桥的接口位宽保持一致；第二转换桥单元，输入端与所述北桥耦接，输出端与高速串行计算机扩展总线耦接，适于获取所述北桥发送的第二有效载荷数据；根据所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对所述第二有效载荷数据进行拼接输出处理，使得每次传输至所述高速串行计算机扩展总线的第二输出载荷数据的位宽与所述高速串行计算机扩展总线的接口位宽保持一致。
可以看出，通过第一转换桥单元获取所述高速串行计算机扩展总线发送的第一载荷数据，并根据所述第一载荷数据中第一有效载荷数据的位宽和位置信息，对所述第一载荷数据进行选择输出处理，使得每次传输至所述北桥的第一输出载荷数据的位宽与所述北桥的接口位宽保持一致，从而可以实现将具有第一接口位宽的高速串行计算机扩展总线发送的第一有效载荷数据传输至北桥。
同时，通过第二转换桥单元获取所述北桥发送的第二有效载荷数据，并根据所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对所述第二有效载荷数据进行拼接输出处理，使得每次传输至所述高速串行计算机扩展总线的第二输出载荷数据的位宽与所述高速串行计算机扩展总线的接口位宽保持一致，从而可以实现将具有第二接口位宽的北桥传输的第二有效载荷数据传输至高速串行计算机扩展总线。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为一种X86体系架构的结构示意图；
图2为本发明实施例中的数据转换桥电路的一种可选结构示意图；
图3为本发明实施例中的第一转换桥单元的一种可选结构示意图；
图4为本发明实施例中第一传输处理模块的一种可选结构示意图；
图5为本发明实施例中第一附属传输处理模块的一种可选结构示意图；
图6为本发明实施例中第二转换桥单元的一种可选结构示意图；
图7为本发明实施例中的第二存储模块的一种可选结构示意图；
图8为本发明实施例中第二传输处理模块的一种可选结构示意图；
图9为本发明实施例中第二附属存储模块的一种可选结构示意图；
图10为本发明实施例中第二附属传输处理模块的一种可选结构示意图；
图11为本发明实施例中数据传输系统的一种可选结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
X86是一种中央处理器(CPU)体系架构，该体系架构也常被称为80×86。
图1示出了一种X86体系架构的结构示意图。如图1所示，X86体系架构包括依次耦接的中央处理器核(CPU Core)101、北桥102、高速串行计算机扩展总线(PCIe总线)103和端点设备104。
在进行下行数据传输时，中央处理器核101发起端点设备访问请求，通过北桥102将端点设备访问请求传送到高速串行计算机扩展总线103，由高速串行计算机扩展总线103将端点设备访问请求转换为事务层包(Transaction Layer Packet，TLP)并通过高速接口送往端点设备104，端点设备104对端点设备访问请求做出响应，生成对应的响应信息，并将所生成的响应信息传输至高速串行计算机扩展总线103，再由高速串行计算机扩展总线103通过北桥102将响应反馈给中央处理器核101。
在进行上行数据传输的情况下，端点设备104发起处理器访问请求，并通过高速串行计算机扩展总线103将处理器设备访问请求传送到北桥102，由北桥102将处理器设备访问请求转换为事务层包并发送至中央处理器核101，中央处理器核101对处理器访问请求做出响应，并将所生成的响应信息通过北桥102传送到高速串行计算机扩展总线103，再由高速串行计算机扩展总线103将响应信息反馈给端点设备104。
然而，随着PCIe协议的迭代升级加快，高速串行计算机扩展总线103的接口位宽从原来的256位(256bits)升级为512位，而北桥的接口位宽保持256位，导致在数据传输过程中产生位宽不匹配的问题。
为此，本发明实施例提供了一种数据转换桥电路和数据传输系统，所述数据转换桥电路包括第一转换桥单元和第二转换桥单元中至少一项；其中，第一转换桥单元，输入端与所述高速串行计算机扩展总线耦接，输出端与所述北桥耦接，适于获取所述高速串行计算机扩展总线发送的第一载荷数据，并根据所述第一载荷数据中第一有效载荷数据的位宽和位置信息，对所述第一载荷数据进行选择输出处理，使得每次传输至所述北桥的第一输出载荷数据的位宽与所述北桥的接口位宽保持一致；第二转换桥单元，输入端与所述北桥耦接，输出端与高速串行计算机扩展总线耦接，适于获取所述北桥发送第二有效载荷数据，并根据所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对所述第二有效载荷数据进行拼接输出处理，使得每次传输至所述高速串行计算机扩展总线的第二输出载荷数据的位宽与所述高速串行计算机扩展总线的接口位宽保持一致。
可以看出，通过第一转换桥单元获取所述高速串行计算机扩展总线发送的第一载荷数据，并根据所述第一载荷数据中第一有效载荷数据的位宽和位置信息，对所述第一载荷数据进行选择输出处理，使得每次传输至所述北桥的第一输出载荷数据的位宽与所述北桥的接口位宽保持一致，从而可以实现将具有第一接口位宽的高速串行计算机扩展总线发送的第一有效载荷数据传输至北桥。
同时，通过第二转换桥单元获取所述北桥发送的第二有效载荷数据，并根据所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对所述第二有效载荷数据进行拼接输出处理，使得每次传输至所述高速串行计算机扩展总线的第二输出载荷数据的位宽与所述高速串行计算机扩展总线的接口位宽保持一致，从而可以实现将具有第二接口位宽的北桥传输的第二有效载荷数据传输至高速串行计算机扩展总线。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2示出了本发明实施例中的数据转换桥电路的一种可选结构示意图。参见图2，在本发明的一个可选实施例中，在数据传输方和数据接收方分别为具有第一接口位宽的高速串行计算机扩展总线和具有第二接口位宽的北桥，且第一接口位宽为第二接口位宽的倍数的情况下，数据转换桥电路20包括第一转换桥单元21和第二转换桥单元22。
第一转换桥单元21具有输入端和输出端，其中，第一转换桥单元21的输入端与高速串行计算机扩展总线(未示出)耦接，第一转换桥单元21的输出端与北桥(未示出)耦接。第一转换桥单元21用于获取高速串行计算机扩展总线发送第一载荷数据，并根据第一载荷数据中第一有效载荷数据的位宽和位置信息，对第一载荷数据进行选择输出处理，使得每次传输至北桥的第一输出载荷数据的位宽与北桥的接口位宽保持一致。
第二转换桥单元22具有输入端和输出端，其中，第二转换桥单元22的输入端与北桥耦接，第二转换桥单元22的输出端与高速串行计算机扩展总线耦接。第二转换桥单元22用于获取北桥发送的第二有效载荷数据，并根据第二有效载荷数据的位宽和在第一接口位宽中的位置信息，对第二有效载荷数据进行拼接输出处理，使得每次传输至高速串行计算机扩展总线的第二输出载荷数据的位宽与高速串行计算机扩展总线的接口位宽保持一致。
第一转换桥单元21和第二转换桥单元22的设置，使得具有第一接口位宽的高速串行计算机扩展总线发送的第一载荷数据可以传输至北桥，并使得具有第二接口位宽的北桥发送的第二有效载荷数据可以传输至高速串行计算机扩展总线，从而可以在第一接口位宽和第二接口位宽不匹配的情况下，实现高速串行计算机扩展总线与北桥之间的双向数据传输。
在其他可选实施例中，数据转换桥电路还能够仅包括第一转换桥单元和第二转换桥单元任一者，以实现高速串行计算机扩展总线与北桥之间的单向数据传输。
需要指出的是，在本发明实施例中，高速串行计算机扩展总线具有第一接口位宽指的是高速串行计算机扩展总线的写数据通道具有第一接口位宽，北桥具有第二接口位宽指的是北桥的写数据通道具有第二接口位宽。
图3示出了本发明实施例中的第一转换桥单元的一种可选结构示意图。请参见图3，在一个可选的实施例中，第一转换桥单元包括第一获取模块31、第一解析模块32、第一存储模块33和第一传输处理模块34。其中，第一获取模块31与第一解析模块32耦接，第一解析模块32还分别与第一存储模块33和第一传输处理模块34耦接，第一存储模块33还与第一传输处理模块34耦接。
第一获取模块31具有输入端和输出端，其中，第一获取模块31的输入端作为第一转换桥单元的输入端与第一转换桥单元的输入端耦接，第一获取模块31的输出端与第一解析模块32耦接。第一获取模块31用于获取高速串行计算机扩展总线发送的第一数据包并传输至第一解析模块32。
第一解析模块32具有输入端、第一输出端和第二输出端，其中，第一解析模块32的输入端与第一获取模块31耦接，第一解析模块32的第一输出端与第一存储模块33耦接，第一解析模块32的第二输出端与第一传输处理模块34耦接。第一解析模块32用于对第一数据包进行解析，获取对应的第一载荷数据和第一载荷数据中第一有效载荷数据的位宽和位置信息并分别传输至第一存储模块33和第一传输处理模块34。
第一存储模块33具有写入控制端、输入端，其中，第一存储模块33的写入控制端和输入端分别与第一解析模块32耦接，第一存储模块33的读取控制端和输出端分别与第一传输处理模块34耦接。第一存储模块33用于获取第一载荷数据并存储。
后续，第一存储模块33还用于在接收到有效的第一数据获取控制信号时，将第一载荷数据进行输出，以使得第一传输处理模块34获取第一载荷数据。相应地，第一存储模块33还具有读取控制端和输出端，其中，第一存储模块33的读取控制端和输出端分别与第一传输处理模块34耦接。
在一个可选的实施例中，第一数据包为事务层包，第一数据包包括第一载荷数据对应的第一数据有效性指示信号。相应地，第一存储模块33用于在接收到有效的第一数据有效性指示信号时，获取第一载荷数据并存储。其中，第一解析模块32对第一数据包进行解析，获取第一数据有效性指示信号并发送至第一存储模块33，以使得第一存储模块33获取第一数据有效性指示信号。
在一个可选的实施例中，第一存储模块为先进先出(First Input First Output，FIFO)存储器。FIFO存储器不存在外部读写地址线，具有操作简单、成本低廉的优点，可以简化本发明实施例中数据转换桥的控制逻辑，并提高数据的传输速度，且可以降低本发明实施例中的数据转换桥的成本。
在其他可选实施例中，第一存储模块还能够为静态随机存取存储器(StaticRandom-Access Memory，SRAM)等。
第一传输处理模块34具有第一输入端、第二输入端和输出端，其中，第一传输处理模块34的第一输入端与第一解析模块31耦接，第一传输处理模块34的第二输入端与第一存储模块33耦接，第一传输处理模块34的输出端作为第一转换桥单元的输出端或与第一转换桥单元的输出端耦接。第一传输处理模块34用于从第一存储模块33中获取第一载荷数据中第一有效数据的位宽和位置信息，并根据第一载荷数据中第一有效数据的位宽和位置信息，对第一载荷数据进行选择输出处理，使得每次传输至北桥的第一输出载荷数据的位宽与北桥的接口位宽保持一致。
在一个可选实施例中，第一传输处理模块34在接收到北桥发送的第一接收指示信息时，从第一存储模块33中获取第一载荷数据中第一有效数据的位宽和位置信息。相应地，第一传输处理模块34还具有第二输入端，第一传输处理模块34的第二输入端用于接收北桥发送的第一接收指示信息。
图4示出了本发明实施例中第一传输处理模块的一种可选结构示意图。如图4所示，在一个可选的实施例中，第一传输处理模块包括第一存储子模块341、第一控制子模块342和选择输出子模块343。其中，第一存储子模块341与第一控制子模块342耦接，第一控制子模块342还与选择输出子模块343耦接。
第一存储子模块341具有写入控制端、输入端，其中，第一存储子模块341的写入控制端和输入端分别与第一解析模块耦接。第一存储子模块342用于获取第一载荷数据中第一有效载荷数据的位宽和位置信息并存储。
在一个可选的实施例中，第一数据包为事务层包，第一数据包包括第一载荷数据对应的第一请求有效性指示信号。相应地，第一存储子模块342用于在接收到有效的第一数据有效性指示信号时，获取第一载荷数据中第一有效载荷数据的位宽和位置信息并存储。其中，第一解析模块对第一数据包进行解析，获取第一数据有效性指示信号并发送至第一存储子模块，以使得第一存储子模块获取第一数据有效性指示信号。
后续，第一存储子模块341还用于在接收到第一控制子模块342传输的有效的第一请求获取控制信号时，将第一载荷数据中第一有效载荷数据的位宽和位置信息进行输出，以使得第一控制子模块342从第一存储子模块341中获取第一载荷数据中第一有效载荷数据的位宽和位置信息。相应地，第一存储子模块341还具有读取控制端和输出端，且第一存储子模块341的读取控制端和输出端均与第一控制子模块342耦接。
在一个可选的实施例中，第一存储子模块342中存储的第一载荷数据中第一有效载荷数据的位宽和位置信息分别采用第一位宽指示信息和第一位置指示信息进行标识。
在第一接口位宽为第二接口位宽的两倍的情况下，第一载荷数据中第一有效载荷数据的位宽和位置信息具有三种情况：其一、第一有效载荷数据具有第二接口位宽且位于第一载荷数据的低位段；其二、第一有效载荷数据具有第二接口位宽且位于第一载荷数据的高位段；其三、第一有效载荷数据具有第一接口位宽且位于第一载荷数据的高位段和低位段。
相应地，当第一位宽指示信息为第一位宽指示数值且第一位置指示数值为第一位置指示数值时，表征第一有效载荷数据具有第二接口位宽且位于第一载荷数据的低位段；当第一位宽指示信息为第一位宽指示数值且第一位置指示数值为第二位置指示数值时，表征第一有效载荷数据具有第二接口位宽且位于第一载荷数据的高位段；当第一位宽指示信息为第二位宽指示数值且第一位置指示数值为第一位置指示数值时，表征第一有效载荷数据具有第一接口位宽且位于第一载荷数据的高位段和低位段，也即第一载荷数据与第一有效载荷数据相同。
在一个可选的实施例中，第一位宽指示数值为0，第二位宽指示数值为1，第一位置指示数值为0，第二位置指示数值为1。在其他可选实施例中，第一位宽指示数值、第二位宽指示数值、第一位置指示数值和第二位置指示数值还能够为其他数值，只要所设置的第一位宽指示数值、第二位宽指示数值、第一位置指示数值和第二位置指示数值能够对第一载荷数据中第一有效载荷数据的位宽和位置进行准确标识即可。
在本发明一个可选的实施例中，第一存储子模块为FIFO存储器。在其他可选实施例中，第一存储子模块还能够为SRAM等其他类型的存储器。
第一控制子模块342具有第一输入端、第一输出端和第二输出端，其中，第一控制子模块342的第二输入端与第一输出端分别与第一存储子模块341耦接，第一控制子模块342的第二输出端与选择输出子模块343耦接。第一控制子模块342用于从第一存储子模块341中获取第一载荷数据中第一有效载荷数据的位宽和位置信息；当确定第一有效载荷数据具有第二接口位宽且位于第一载荷数据的低位段时，生成第一输出选择信号；当确定第一有效载荷数据具有第二接口位宽且位于第一载荷数据的低位段时，生成第二输出选择信号；当确定第一有效载荷数据具有第一接口位宽且位于第一载荷数据的高位段和低位段时，生成第三输出选择信号。
需要指出的是，当第一有效载荷数据具有第一接口位宽时，第一有效载荷数据包括第一高位段子数据和第一低位段子数据，且第一高位段子数据和第一低位段子数据均具有第二接口位宽。
在一个可选实施例中，第一控制子模块342用于在接收所述北桥发送的第一接收指示信号时，从第一存储子模块341中获取第一载荷数据中第一有效载荷数据的位宽和位置信息。相应地，第一控制子模块342还具有第二输入端，且第一控制子模块342的第二输入端用于所述北桥发送的第一接收指示信号。
选择输出子模块343具有控制端、输入端和输出端，其中，选择输出子模块343的控制端与第一控制子模块342耦接，选择输出子模块343的输入端作为第一传输处理模块的第一输入端或与第一传输处理模块的第一输入端耦接，选择输出子模块343的输出端作为第一传输处理模块的输出端或与第一传输处理模块的输出端耦接。选择输出子模块343用于从第一存储模块内获取第一载荷数据；在接收第一输出选择信号时，将第一载荷数据中的第一有效载荷数据作为第一输出载荷数据并通过自身的低位段输出端进行输出；在接收第二输出选择信号时，将第一载荷数据中的第一有效载荷数据作为第一输出载荷数据并通过自身的高位段输出端进行输出；在接收第三输出选择信号时，在第一传输周期将第一有效载荷数据的第一低位段子数据作为第一输出载荷数据且通过自身的低位段输出端进行输出，并在第二传输周期将第一有效载荷数据的高位段子数据作为第一输出载荷数据且通过自身的高位段输出端进行输出。
需要指出的是，在第一接口位宽为第二接口位宽两倍的情况下，选择输出子模块的输出端具有第一接口位宽，并包括低位段输出端和高位段输出端，且所述低位段输出端和高位段输出端均具有第二接口位宽。
在一个可选的实施例中，选择输出子模块343在从第一存储模块内获取第一载荷数据时，由第一控制子模块342生成对应的第一数据获取控制信号并传输至第一存储模块，从而使得第一存储模块在接收到第一数据获取控制信号时，将所存储的第一载荷数据进行输出，从而使得选择输出子模块343从第一存储模块中获取第一载荷数据。
在一个可选的实施例中，选择输出子模块343的第一传输周期和第二传输周期由第一控制子模块342产生的第一计数信号进行控制。具体地，在第一传输周期时，第一控制子模块342将第一计数信号置为第一计数值，并在第一传输周期结束时，将第一计数信号从第一计数值增加为第二计数值，从而使得选择输出子模块343进入第二传输周期。
在一个可选的实施例中，第一计数值为0，第二计数值为1。在其他可选实施例中，第一计数值和第二计数值还能够为其他数值，只要所设置的第一计数值和第二计数值可以对选择输出子模块343的第一传输周期和第二传输周期进行准确控制即可，在此不做限制。
在一个可选实施例中，选择输出子模块为多路开关(MUX)。在其他可选实施例中，选择输出子模块还可以采用其他具有相同功能的结构实现，在此不做限制。
在一个可选实施例中，第一转换桥单元还用于对第一载荷数据的对应的第一附属信号进行选择输出处理，以使得每次传输至北桥的第一输出附属信号与每次传输至北桥的第一输出载荷数据相匹配。其中，第一附属信号用于指示第一载荷数据的相关信息。
具体地，请继续参见图3，在一个可选实施例中，第一转换桥单元还包括第一附属存储模块35和第一附属传输处理模块36。其中，第一附属存储模块35和第一附属传输处理模块36之间相互耦接。
第一附属存储模块35具有写入控制端、输入端，其中，第一附属存储模块35的写入控制端和输入端分别与第一解析模块32耦接。第一附属存储模块35用于获取第一载荷数据的第一附属信号并存储。
后续，第一附属存储模块35还用于在接收到第一附属传输处理模块36传输的第一附属读取控制信号时，将第一附属信号进行输出，以使得第一附属传输处理模块36获取第一附属信号。相应地，第一附属存储模块35还具有读取控制端和输出端，第一附属存储模块35的读取控制端和输出端分别与第一附属传输处理模块36耦接
在一个可选的实施例中，第一数据包为事务层包，相应地，第一附属存储模块35用于在接收到有效的第一数据有效性指示信号时，获取第一附属信号并存储。其中，第一数据有效性指示信号为第一解析模块32对第一数据包进行解析获取并发送至第一附属存储模块35，以使得第一附属存储模块35获取第一数据有效性指示信号。
在一个可选的实施例中，第一附属存储模块为FIFO存储器。在其他可选实施例中，第一附属存储模块还能够为其他类型的存储器，如SRAM等。
第一附属传输处理模块36具有第一输入端、第二输入端和输出端，其中，第一附属传输处理模块36的第一输入端与第一解析模块31耦接，第一附属传输处理模块36的第二输入端与第一附属存储模块35耦接，第一附属传输处理模块36的输出端作为第一转换桥单元的输出端或与第一转换桥单元的输出端耦接。第一附属传输处理模块36用于获取第一载荷数据中第一有效载荷数据的位宽和位置信息，并根据第一载荷数据中第一有效载荷数据的位宽和位置信息，对第一附属信号进行选择输出处理，以使得每次传输至北桥的第一输出附属信号与第一输出载荷数据相匹配。
在一个可选实施例中，第一数据包为事务层包，相应地，第一附属信号包括第一字节数据有效性信号和第一奇偶校验信号。其中，第一字节数据有效性信号用于指示第一载荷数据中各个字节的载荷数据是否有效，第一奇偶校验信号用于指示第一载荷数据的奇偶校验信息。
需要指出的是，在第一载荷数据具有第一接口位宽的情况下，第一附属信号具有对应的第一附属信号位宽；所述第一有效附属信号与所述第一载荷数据中的第一有效载荷数据对应设置；当第一有效载荷数据具有第一接口位宽时，第一有效附属信号具有第一附属信号位宽；当第一有效载荷数据具有第二接口位宽时，第一有效附属信号具有对应的第二附属信号位宽，第一附属信号位宽为第二附属信号位宽的倍数，且第一附属信号位宽之间的倍数关系与第一接口位宽与第二接口位宽的倍数关系一致。
例如，在所述第一附属信号为第一字节数据有效性指示信号时，所述第一载荷数据中每8位的载荷数据对应于第一字节数据有效性指示信号中相应位序的信号位，则第一字节数据有效性指示信号对应的第一附属信号位宽相应为第一载荷数据所具有的第一接口位宽的八分之一。
相应地，第一字节数据有效性指示信号还包括与所述第一有效载荷数据对应设置的第一有效字节数据有效性指示信号。因此，在第一有效载荷数据具有第一接口位宽时，则第一有效字节数据有效性指示信号对应的第一附属信号位宽为所述第一接口位宽的八分之一；当第一有效载荷数据具有第二接口位宽时，则第一有效字节数据有效性指示信号所具有的第二附属信号位宽也为所述第二接口位宽的八分之一。
再如，在所述第一附属信号为第一奇偶校验信号的情况下，所述第一载荷数据中每64位的载荷数据对应于第一奇偶校验信号中相应位序的信号位，则第一奇偶校验信号对应的第一附属信号位宽相应为第一载荷数据所具有的第一接口位宽的六十四分之一。
相应地，第一奇偶校验信号具有与所述第一有效载荷数据对应设置的第一有效奇偶校验信号。因此，在第一有效载荷数据具有第一接口位宽时，则第一有效字节数据有效性指示信号所具有的第一附属信号位宽为所述第一接口位宽的六十四分之一；当第一有效载荷数据具有第二接口位宽时，则第一有效字节数据有效性指示信号所具有的第二附属信号位宽也为所述第二接口位宽的六十四分之一。
图5示出了本发明实施例中第一附属传输处理模块的一种可选结构示意图。如图5所示，在一个可选的实施例中，在第一附属信号位宽为第二附属信号位宽的两倍的情况下，第一附属传输处理模块包括第一附属存储子模块361、第一附属控制子模块362和附属选择输出子模块363。其中，第一附属存储子模块361与第一附属控制子模块362耦接，第一附属控制子模块342还与附属选择输出子模块363耦接。
第一附属存储子模块361具有写入控制端、输入端，其中，第一附属存储子模块361的写入控制端和输入端分别与第一解析模块耦接。第一附属存储子模块361用于获取根据第一载荷数据中第一有效载荷数据的位宽和位置信息并存储。
在一个可选的实施例中，第一数据包为事务层包，第一数据包相应包括第一载荷数据对应的第一请求有效性指示信号。相应地，第一附属存储子模块361用于在接收到有效的第一数据有效性指示信号时，获取第一载荷数据中第一有效载荷数据的位宽和位置信息并存储。其中，第一载荷数据中第一有效载荷数据的位宽和位置信息为第一解析模块对第一数据包进行解析获取并发送至第一附属存储子模块361，以使得第一附属存储子模块361获取第一数据有效性指示信号。
后续，第一附属存储子模块361还用于在接收到第一附属控制子模块362传输的有效的第一附属请求获取控制信号时，将第一载荷数据中第一有效载荷数据的位宽和位置信息进行输出，以使得第一附属控制子模块362从第一附属存储子模块361中获取第一载荷数据中第一有效载荷数据的位宽和位置信息。相应地，所述第一附属存储子模块361具有读取控制端和输出端，第一附属存储子模块361的读取控制端和输出端分别与第一附属控制子模块362耦接。
在其他可选实施例中，第一附属存储子模块还可以为第一存储子模块，也即第一附属存储子模块可以省略，第一附属传输处理模块可以直接从第一存储子模块中获取第一载荷数据中第一有效载荷数据的位宽和位置信息，以简化本发明实施中的数据转换桥电路的结构。
第一附属存储子模块可以参照第一存储子模块的内容执行，在此不再赘述。
第一附属控制子模块362具有第一输入端、第一输出端和第二输出端，其中，第一附属控制子模块362的第一输入端与第一输出端分别与第一附属存储子模块361耦接，第一附属控制子模块362的第二输出端与附属选择输出子模块363耦接。第一附属控制子模块362用于从第一附属存储子模块361中获取第一载荷数据中第一有效载荷数据的位宽和位置信息；当确定第一有效附属信号具有第二附属信号位宽且位于第一附属信号的低位段时，生成第一附属输出选择信号；当确定第一有效附属信号具有第二附属信号位宽且位于第一附属信号的低位段时，生成第二附属输出选择信号；当确定第一有效附属信号具有第一附属信号位宽且位于第一附属信号的低位段的高位段和低位段时，生成第三附属输出选择信号。
在一个可选实施例中，第一附属控制子模块362在接收到北桥发送的第一接收指示信号时，从第一附属存储子模块361中获取第一载荷数据中第一有效载荷数据的位宽和位置信息。相应地，第一附属控制子模块362还具有第二输入端，且第一附属控制子模块362的第二输入端用于接收北桥发送的第一接收指示信号。
需要指出的是，当第一有效载荷数据具有第二接口位宽时，第一有效附属信号具有对应的第二附属信号位宽；当第一有效载荷数据具有第一接口位宽时，第一有效附属信号具有对应的第一附属信号位宽，并包括第一附属低位段子信号和第一附属高位段子信号，且第一附属低位段子信号和第一附属高位段子信号均具有第二附属信号位宽。
附属选择输出子模块363具有控制端、输入端和输出端，其中，附属选择输出子模块363的控制端与第一附属控制子模块362耦接，附属选择输出子模块363的输入端作为第一附属传输处理模块的第二输入端或与第一附属传输处理模块的第二输入端耦接，附属选择输出子模块363的输出端作为第一附属传输处理模块的输出端或与第一附属传输处理模块的输出端耦接。附属选择输出子模块363用于从第一附属存储模块内获取第一附属信号；在接收第一附属输出选择信号时，将第一附属信号中的第一有效附属信号作为第一输出附属信号并通过自身的低位段输出端进行输出；在接收第二附属输出选择信号时，将第一附属信号中的第一有效附属信号作为第一输出附属信号并通过自身的高位段输出端进行输出；在接收第三附属输出选择信号时，在第一附属传输周期将第一有效附属信号的第一附属低位段子信号作为第一输出附属信号且通过自身的低位段输出端进行输出，并在第二附属传输周期将第一有效附属信号的第一附属高位段子信号作为第一输出附属信号且通过自身的高位段输出端进行输出。
需要指出的是，所述附属选择子模块的输出端具有第一附属信号位宽，且包括均具有第二附属信号位宽的高位段输出端和低位段输出端。
在一个可选的实施例中，附属选择输出子模块363在从第一附属存储模块内获取第一附属信号时，由第三附属控制子模块362生成对应的第一附属数据获取控制信号并传输至第一附属存储模块，从而使得第一附属存储模块在接收到第一附属数据获取控制信号时，将所存储的第一附属信号进行输出，从而使得附属选择输出子模块363从第一附属存储模块中获取第一附属信号。
在一个可选的实施例中，附属选择输出子模块363的第一附属传输周期和第二附属传输周期由第一附属控制子模块362产生的第一附属计数信号进行控制。具体地，在第一附属输周期时，第一附属控制子模块362将第一附属计数信号置为第一附属计数值，并在第一附属传输周期结束时，将第一附属计数信号从第一附属计数值增加为第二附属计数值，从而使得附属选择输出子模块363进入第二附属传输周期。
在一个可选的实施例中，第一附属计数值为0，第二附属计数值为1。在其他可选实施例中，第一附属计数值和第二附属计数值还能够为其他数值，只要所设置的第一附属计数值和第二附属计数值可以对附属选择输出子模块的第一附属传输周期和第二附属传输周期进行准确控制即可，在此不做限制。
在其他可选实施例中，还能够采用其他的方式对附属选择输出子模块的第一附属传输周期和第二附属传输周期进行控制，只要所采用的方式可以对附属选择输出子模块的第一附属传输周期和第二附属传输周期进行准确控制即可，在此不做限制。
需要指出的是，所述第一附属传输周期与第一传输周期相同，第二附属传输周期与第一传输周期相同，从而使得第一载荷数据和第一附属信号的同步处理和传输，以使得北桥同步接收到所述第一载荷数据和第一附属信号。
在一个可选实施例中，附属选择输出子模块为多路开关(MUX)。在其他可选实施例中，附属选择输出子模块还可以采用其他具有相同功能的结构实现，在此不做限制。
图6示出了本发明实施例中第二转换桥单元的一种可选结构示意图。参见图6，在一个可选的实施例中，第二转换桥单元包括第二获取模块41、第二解析模块42、第二存储模块43和第二传输处理模块44。其中，第二获取模块41与第二解析模块42耦接，第二解析模块42还与第二存储模块43和第二传输处理模块44耦接，第二存储模块43还与第二传输处理模块44耦接。
第二获取模块41具有输入端和输出端，其中，第二获取模块41的输入端作为第二转换桥单元的输入端与第二转换桥单元的输入端耦接，第二获取模块41的输出端与第二解析模块42耦接。第二获取模块41用于获取第一数据包并传输至第二解析模块42。
第二解析模块42具有输入端、第一输出端和第二输出端，其中，第二解析模块42的输入端与第二获取模块41耦接，第二解析模块42的第一输出端与第二存储模块43耦接，第二解析模块42的第二输出端与第二传输处理模块44耦接。第二解析模块42用于对第二数据包进行解析，获取对应的第二有效载荷数据和第二有效载荷数据的位宽及在第一接口位宽中的位置信息并分别传输至第二存储模块43和第二传输处理模块44。
第二存储模块43具有写入控制端和输入端，其中，第二存储模块43的写入控制端和输入端与第二解析模块42耦接。第二存储模块43用于在接收到有效的第二数据有效性指示信号时，获取第二有效载荷数据并存储。
后续，第二存储模块43在接收到第二传输处理模块44发送的第二数据获取控制信号时，将第二有效载荷数据进行输出，以使得第二传输处理模块44获取第二有效载荷数据。相应地，第二存储模块43还具有读取控制端和输出端，且第二存储模块43的读取控制端和输出端分别与第二传输处理模块44耦接。
图7示出了本发明实施例中的第二存储模块的一种可选结构示意图。参见图7，在一个可选实施例中，在第一接口位宽为第二接口位宽两倍的情况下，第二存储模块包括第二存储子模块431、第二控制子模块432、第三存储子模块433和第四存储子模块434。其中，第二存储子模块431与第二控制子模块432耦接，第二控制子模块432还分别与第三存储子模块433和第四存储子模块434耦接。
第二存储子模块431具有写入控制端、输入端，其中，第二存储子模块431的写入控制端作为第二存储模块的写入控制端或与第二存储模块的写入控制端耦接，第二存储子模块431输入端作为第二存储模块的输入端或与第二存储模块的输入端端耦接。第二存储子模块431用于在接收到有效的第一请求有效性指示信号时，获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息并存储；
后续，第二存储子模块431还用于在接收到第二控制子模块432发送的第二请求获取控制信号时，将第二有效载荷数据的位宽和在第一接口位宽中的位置信息进行输出，以使得第二控制子模块432获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息。相应地，第二存储子模块431还包括读取控制端和输出端，第二存储子模块431的读取控制端和输出端分别与第二控制子模块432耦接。
在一个可选的实施例中，第二存储子模块431中存储的第二有效载荷数据的位宽和在第一接口位宽中的位置信息分别采用写入位宽指示信息和写入位置指示信息进行标识。
在第一接口位宽为第二接口位宽两倍的情况下，第一载荷数据中第二有效载荷数据的位宽和在第一接口位宽中的位置信息具有三种情况：其一、第二有效载荷数据具有第二接口位宽且位于第一接口位宽的低位段；其二、第二有效载荷数据具有第二接口位宽且位于第一接口位宽的高位段；其三、第二有效载荷数据具有第一接口位宽且位于第一接口位宽的高位段和低位段。
相应地，当写入位宽指示信息为第一写入位宽指示数值且第二写入位置指示数值为第一写入位置指示数值时，表征第二有效载荷数据具有第二接口位宽且位于第一接口位宽的低位段；当写入位宽指示信息为第一写入位宽指示数值且写入位置指示数值为第二写入位置指示数值时，表征第一有效载荷数据具有第二接口位宽且位于第一接口位宽的高位段；当写入位宽指示信息为第二写入位宽指示数值且写入位置指示数值为第一写入位置指示数值时，表征第一有效载荷数据具有第一接口位宽且位于第一有效载荷数据的高位段和低位段，即第一有效载荷数据与第一有效数据相同。
在一个可选的实施例中，第一写入位宽指示数值为0，第二写入位宽指示数值为1，第一写入位置指示数值为0，第二写入位置指示数值为1。在其他可选实施例中，第一写入位宽指示数值、第二写入位宽指示数值、第一写入位置指示数值和第二写入位置指示数值还能够为其他数值，只要所设置的第一写入位宽指示数值、第二写入位宽指示数值、第一写入位置指示数值和第二写入位置指示数值能够对第二有效载荷数据的位宽和在第一接口位宽中的位置信息进行准确标识即可，在此不做限制。
在其他可选实施例中，所述第二存储子模块中存储的第二有效载荷数据的位宽和在第一接口位宽中的位置信息还能够用其他方式进行标识，在此不做限定。
在一个可选的实施例中，第二存储子模块为FIFO存储器。在其他可选实施例中，第二存储子模块还能够为SRAM等。
第二控制子模块432具有第一输入端、第一输出端、第二输出端和第三输出端，其中，第二控制子模块432的第一输入端与第二存储子模块431耦接，第二控制子模块432的第二输出端与第三存储子模块433耦接，第二控制子模块432的第三输出端与第四存储子模块434耦接。第二控制子模块432用于从第二存储子模块431中获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息；当确定第二有效载荷数据具有第二接口位宽且位于第一接口位宽的低位段时，生成第一写入选择信号；当确定第二有效载荷数据具有第二接口位宽且位于第一接口位宽的高位段时，生成第二写入选择信号；当确定第二有效载荷数据具有第一接口位宽且位于第一接口位宽的低位段和高位段时，生成第三写入选择信号。
在一个可选实施例中，第二控制子模块432用于在接收到高速串行计算机扩展总线发送的第二接收指示信号时，从第二存储子模块431中获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息。相应地，第二控制子模块432还包括第二输入端，所述第二控制子模块432的第二输入端用于接收第二接收指示信号。
第三存储子模块433具有写入控制端和输入端，其中，第三存储子模块433的写入控制端与第二控制子模块432耦接，第三存储子模块433的输入端作为第二存储模块输入端或与第二存储模块的输入端耦接，第三存储子模块433的读取控制端作为第二存储模块的读取输入端或与第二存储模块的读取控制端耦接。第三存储子模块433用于在接收到第一写入选择信号时，获取第二有效载荷数据并存储；在接收到第三写入选择信号时，获取第二有效载荷数据的第二低位段子数据并存储。
后续，第三存储子模块433还用于在接收到第二传输处理模块发送的第二数据获取控制信号时，将第二有效载荷数据进行输出，以使得第二传输处理模块获取第二有效载荷数据；在接收到第二传输处理模块发送的第三数据获取控制信号时，将第二有效载荷数据的第二低位段子数据进行输出，以使得第二传输处理模块获取第二有效载荷数据的第二低位段子数据。相应地，第三存储子模块433还具有读取控制端和输出端，且第三存储子模块433的读取控制端和输出端分别作为第二存储模块的读取控制端和输出端或分别与第二存储模块的读取控制端和输出端耦接。
在一个可选的实施例中，第三存储子模块为FIFO存储器。在其他可选实施例中，第三存储子模块还能够为SRAM等其他类型的存储器。
第四存储子模块434具有写入控制端和输入端，其中，第四存储子模块434的写入控制端与第二控制子模块432耦接，第四存储子模块434的输入端作为第二存储模块的输入端或与第二存储模块的输入端耦接。第四存储子模块34用于在接收到第二写入选择信号时，获取第二有效载荷数据并存储；在接收到第三写入选择信号时，获取第二有效载荷数据的第二高位段子数据并存储。
后续，第四存储子模块434还用于在接收到第二传输处理子模块发送的第四数据获取控制信号时，将第二有效载荷数据进行输出，以使得第二传输处理模块获取第二有效载荷数据；在接收到第二传输处理模块发送的第五数据获取控制信号时，将第二有效载荷数据的第二高位段子数据进行输出，以使得第二传输处理模块获取第二有效载荷数据的第二高位段子数据。相应地，第四存储子模块434还具有读取控制端和输出端，第四存储子模块434的读取控制端和输出端分别作为第二存储模块43的读取控制端和输出端或分别与第二存储模块的读取控制端和输出端耦接。
在一个可选的实施例中，第四存储子模块为FIFO存储器。在其他可选实施例中，第四存储子模块还能够为SRAM等。
第二传输处理模块44具有第一输入端、第二输入端和输出端，其中，第二传输处理模块44的第一输入端与第二解析模块43耦接，第二传输处理模块44第二输入端与第二存储模块43耦接，第二传输处理模块44的输出端作为第二转换桥单元的输出端或与第二转换桥单元的输出端耦接。第二传输处理模块44用于获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息，并根据第二有效载荷数据的位宽和在第一接口位宽中的位置信息，对第二有效载荷数据进行拼接输出处理，使得每次传输至高速串行计算机扩展总线的第二输出载荷数据的位宽与高速串行计算机扩展总线的接口位宽保持一致。
在一个可选的实施例中，第二传输处理模块44用于在接收到北桥发送的第二接收指示信号时，获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息。相应地，第二传输处理模块44还具有第二输入端，第二传输处理模块44的第二输入端作为第二转换桥单元的输入端或与所述第二转换桥单元的输入端耦接。
图8示出了本发明实施例中第二传输处理模块的一种可选结构示意图。参见图8，在一个可选的实施例中，第二传输处理模块包括第五存储子模块441、第三控制子模块442和拼接输出子模块443。其中，第五存储子模块441与第三控制子模块442耦接，第三控制子模块442还与拼接输出子模块443耦接。
第五存储子模块441具有写入控制端、输入端，其中，第五存储子模块441的写入控制端作为第二传输处理模块的第一输入端或与第二传输处理模块的第一输入端耦接，第五存储子模块441的输入端作为第二传输处理模块的第二输入端或与第二传输处理模块的第二输入端耦接。第五存储子模块441用于获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息并存储。
后续，第五存储子模块441还用于在接收到第三控制子模块442发送的有效的第二请求获取控制信号时，将所存储的第二有效载荷数据的位宽和在第一接口位宽中的位置信息进行输出，以使得第三控制子模块442获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息。相应地，第五存储子模块441具有读取控制端和输出端，第五存储子模块441的读取控制端和输出端分别与第三控制子模块442耦接。
在一个可选的实施例中，第五存储子模块441内存储的第二有效载荷数据的位宽和在第一接口位宽中的位置信息分别采用读取位宽指示信息和读取位置指示信息进行标识。
具体地，当读取位宽指示信息为第一读取位宽指示数值且读取位置指示信息为第一读取位置指示数值时，表征第二有效载荷数据具有第二接口位宽且位于第一接口位宽的低位段；当读取位宽指示信息为第一读取位宽指示数值且读取位置指示信息为第二读取位置指示数值时，表征第二有效载荷数据具有第二接口位宽且位于第一接口位宽的高位段；当读取位宽指示信息为第二读取位宽指示数值且读取位置指示信息为第一读取位置指示数值时，表征第二有效载荷数据具有第一接口位宽且位于第一接口位宽的高位段和低位段。
在一个可选实施例中，第一读取位宽指示数值为0，第二读取位宽指示数值为1，第一读取位置指示数值为0，第二读取位置指示数值为1。在其他可选实施例中，第一读取位宽指示数值、第二读取位宽指示数值、第一读取位置指示数值和第二读取位置指示数值还能够为其他数值，只要所设置的第一读取位宽指示数值、第二读取位宽指示数值、第一读取位置指示数值和第二读取位置指示数值可以用于对第二有效载荷数据的位宽和在第一接口位宽中的位置进行准确标识即可。
在其他可选实施例中，第五存储子模块内存储的第二有效载荷数据的位宽和在第一接口位宽中的位置信息还能够采用其他方式进行标识，在此不做限制。
在一个可选的实施例中，第五存储子模块为FIFO存储器。在其他可选实施例中，第五存储子模块还能够为SRAM等。
第三控制子模块442具有第一输入端、第一输出端和第二输出端，其中，第三控制子模块442的第一输入端与第一输出端分别第五存储子模块441耦接，第三控制子模块442的输出端与拼接输出子模块443耦接。第三控制子模块442用于从第五存储子模块441中获取第二有效载荷数据的位宽且在第一接口位宽中的位置信息；当确定第二有效载荷数据具有第二接口位宽且位于第一接口位宽的低位段时，生成第一读取选择信号；当确定第二有效载荷数据具有第二接口位宽且位于第一接口位宽的高位段时，生成第二读取选择信号；当确定第二有效载荷数据具有第一接口位宽且位于第一接口位宽的低位段和高位段时，生成第三读取选择信号。
在一个可选的实施例中，第三控制子模块442用于在接收到所述高速串行计算机扩展总线发送的第二接收指示信号，从第五存储子模块441中获取第二有效载荷数据的位宽且在第一接口位宽中的位置信息。相应地，第三控制子模块442还具有第二输入端，第三控制子模块442的第二输入端作为第二传输处理模块的第二输入端或与第二传输处理模块的第二输入端耦接。
在一个可选的实施例中，第三控制子模块442通过生成对应的第二请求获取控制信号并发送至第五存储子模块441，使得第五存储子模块441在接收到有效的第二请求获取控制信号，将所存储的第二有效载荷数据的位宽且在第一接口位宽中的位置信息进行输出，从而从第五存储子模块441中获取第二有效载荷数据的位宽且在第一接口位宽中的位置信息。
拼接输出子模块443具有控制端、输入端和输出端，其中，拼接输出子模块443的控制端与第三控制子模块442耦接，拼接输出子模块443的输入端作为第二传输处理模块的第二输入端或与第二传输处理模块的第二输入端耦接，拼接输出子模块443的输出端作为第二传输处理模块的输出端或与第二传输处理模块的输出端耦接。拼接输出子模块443用于在接收到第一读取选择信号时，从第三存储子模块获取第二有效载荷数据且置于第一接口位宽的低位段，并将第一接口位宽的高位段进行补零处理，获取第二输出载荷数据并输出；在接收到第二读取选择信号时，从第四存储子模块中获取第二有效载荷数据且置于第一接口位宽的高位段，并将第一接口位宽的低位段进行补零处理，获取第二输出载荷数据并输出；在接收到第三读取选择信号时，从第三存储子模块中获取第二有效载荷数据的第二低位段子数据且置于第一接口位宽的低位段，并从第四存储子模块内获取第二有效载荷数据的高位段子数据且置于第一接口位宽的高位段，获取第二输出载荷数据并输出。
在一个可选的实施例中，在从第三存储子模块获取第二有效载荷数据时，由第三控制子模块442生成对应的第二数据获取控制信号并传输至第三存储子模块，从而使得第三存储子模块在接收到第二数据获取控制信号时，将所存储的第二有效载荷数据进行输出，从而使得拼接输出子模块443从第三存储子模块获取第二有效载荷数据。
类似地，在从第三存储子模块获取第二有效载荷数据的第二低位段子数据时，由第三控制子模块442生成对应的第三数据获取控制信号并传输至第三存储子模块，从而使得第三存储子模块在接收到第三数据获取控制信号时，将所存储的第二有效载荷数据进行输出，从而使得拼接输出子模块443从第三存储子模块获取第二有效载荷数据的第二低位段子数据。
类似地，在从第四存储子模块获取第二有效载荷数据时，由第三控制子模块442生成对应的第四数据获取控制信号并传输至第四存储子模块，从而使得第四存储子模块在接收到第四数据获取控制信号时，将所存储的第二有效载荷数据进行输出，从而使得拼接输出子模块443从第四存储子模块获取第二有效载荷数据。
类似地，在从第四存储子模块获取第二有效载荷数据的第二高位段子数据时，由第三控制子模块442生成对应的第五数据获取控制信号并传输至第四存储子模块，从而使得第四存储子模块在接收到第五数据获取控制信号时，将所存储的第二有效载荷数据的第二高位段子数据进行输出，从而使得拼接输出子模块443从第四存储子模块获取第二有效载荷数据的第二高位段子数据。
在一个可选的实施例中，第二转换桥单元还用于对第二有效附属信号进行拼接输出处理，使得每次传输至高速串行计算机扩展总线的第二输出附属信号与第二输出载荷数据相匹配。
具体地，请继续参见图6，在一个可选实施例中，第一转换桥单元还包括第二附属存储模块45和第二附属传输处理模块46。其中，第二附属存储模块45与第二解析模块42耦接，第二附属存储模块45还与第二附属传输处理模块46耦接，第二附属传输处理模块46还与第二解析模块42耦接。
第二附属存储模块45包括写入控制端、输入端，其中，第二附属存储模块45的写入控制端和输入端分别与第二解析模块42耦接。第二附属存储模块45用于获取第二有效载荷数据对应的第二有效附属信号并存储。其中，第二有效附属信号用于指示第二有效载荷数据的相关信息；
后续，第二附属存储模块45还用于在接收到第二附属传输处理模块46发送的第二附属数据获取控制信号时，将所存储的第二有效附属信号进行输出，以使得第二附属传输处理模块46获取第二有效附属信号。相应地，第二附属存储模块45还具有读取控制端和输出端，第二附属存储模块45的读取控制端和输出端分别与第二附属传输处理模块46耦接。
需要指出的是，当第二有效载荷数据具有第一接口位宽时，第二有效附属信号具有对应的第一附属信号位宽；当第二有效载荷数据具有第二接口位宽时，第二有效附属信号具有第二附属信号位宽。
图9示出了本发明实施例中的第二附属存储模块的一种可选结构示意图。参见图9，在一个可选实施例中，在第一附属信号位宽为第二附属信号位宽的两倍的情况下，第二附属存储模块包括第二附属存储子模块451、第二附属控制子模块452、第三附属存储子模块453和第四附属存储子模块454。其中，第二附属存储子模块451与第二附属控制子模块452耦接，第二附属控制子模块452还分别与第三附属存储子模块453和第四附属存储子模块454耦接。
第二附属存储子模块451具有写入控制端、输入端，其中，第二附属存储子模块451的写入控制端用于接收第一请求有效性指示信号，第二附属存储子模块451输入端用于接收第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，第二附属存储子模块451的输出端与第二附属控制子模块452耦接。第二附属存储子模块451用于获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息。
后续，第二附属存储子模块451还用于在接收到第二附属控制子模块452发送的第二附属请求获取控制信号时，将第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息进行输出，以使得第二附属控制子模块452获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息。相应地，第二附属存储子模块451还具有读取控制端和输出端，且第二附属存储子模块451的读取控制端和输出端均与第二附属控制子模块452耦接。
第二附属存储子模块可以参照第二存储子模块的内容执行，在此不再赘述。
在其他可选实施例中，第二附属存储子模块还可以省略，第二附属传输处理模块可以从第二存储子模块中获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，以简化本发明实施例中的数据转换桥的结构。
第二附属控制子模块452具有第一输入端、第二输入端、第一输出端、第二输出端和第三输出端，其中，第二附属控制子模块452的第一输入端用于接收第二接收指示信号，第二附属控制子模块452的第二输入端与第二附属存储子模块451耦接，第二附属控制子模块452的第二输出端与第三附属存储子模块453耦接，第二附属控制子模块452的第三输出端与第四附属存储子模块454耦接。第二附属控制子模块452用于从第二附属存储模块44中获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息；当确定第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的低位段时，生成第一附属写入选择信号；当确定第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的高位段时，生成第二附属写入选择信号；当确定第二有效附属信号具有第一附属信号位宽且位于第一附属信号位宽的低位段和高位段时，生成第三附属写入选择信号。
在一个可选实施例中，第二附属控制子模块452在接收到高速串行计算机扩展总线发送的第二接收指示信号时，从第二附属存储模块44中获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息。相应地，第二附属控制子模块452还具有第二输入端，第二附属控制子模块452的第二输入端作为第二附属存储模块的第二输入端或与第二附属存储模块的第二输入端耦接。
在一个可选实施例中，第二数据包为事务层包，相应地，第二附属信号包括第二字节数据有效性信号和第二奇偶校验信号。其中，第二字节数据有效性信号用于指示第二有效载荷数据中各个字节的载荷数据是否有效，第一奇偶校验信号用于指示第二有效载荷数据的奇偶校验信息。
需要指出的是，当第二有效载荷数据具有第二接口位宽时，第二有效附属信号具有对应的第二附属信号位宽；当第二有效载荷数据具有第一接口位宽时，第二有效附属信号具有对应的第一附属信号位宽，并包括第二附属高位段子信号和第二附属低位段子信号，且第二附属高位段子信号和第二附属低位段子信号均具有第二附属信号位宽。
例如，在所述第二有效附属信号为第二有效字节数据有效性指示信号时，第二有效载荷数据中每8位的载荷数据对应于第二有效字节数据有效性指示信号中相应位序的信号位，则第二有效字节数据有效性指示信号所具有的第一附属信号位宽或者第二附属信号位宽相应为第二有效载荷数据所具有的第一接口位宽或第二接口位宽的八分之一。
再如，在所述第二有效附属信号为第二有效奇偶校验信号的情况下，所述第二有效载荷数据中每64位的载荷数据对应于第二有效奇偶校验信号中相应位序的信号位，则第二有效奇偶校验信号对应的第一附属信号位宽或者第二附属信号位宽相应为第二有效载荷数据所具有的第一接口位宽或者第一接口位宽的六十四分之一。
第三附属存储子模块453具有写入控制端、输入端，其中，第三附属存储子模块453的写入控制端与第二控制子模块432耦接，第三附属存储子模块453的输入端作为第二附属存储模块输入端或与第二附属存储模块的输入端耦接。第三附属存储子模块453用于在接收到第一附属写入选择信号时，获取第二有效附属信号并存储；在接收到第三附属写入选择信号时，获取第二有效附属信号的第二附属低位段子信号并存储。
后续，第三附属存储子模块453还用于在接收到第二附属传输处理模块发送的第二附属数据获取控制信号时，将第二有效附属信号进行输出，以使得第二附属传输处理模块获取第二有效附属信号；在接收到第二附属传输处理模块发送的第三附属数据获取控制信号时，将第二有效附属信号的第二附属低位段子信号进行输出，以使得第二传输处理模块获取第二有效附属信号的第二附属低位段子信号。相应地，第三附属存储子模块453还具有读取控制端和输出端，且第三附属存储子模块453的读取控制端作为第二附属存储模块的读取输入端或与第二附属存储模块的读取控制端耦接，第三附属存储子模块453的输出端作为第二附属存储模块的输出端或与第二附属存储模块的输出端耦接。
在一个可选的实施例中，第三附属存储子模块为FIFO存储器。在其他可选实施例中，第三附属存储子模块还能够为SRAM等其他类型的存储器。
第四附属存储子模块454具有写入控制端、输入端，其中，第四附属存储子模块454的写入控制端与第二附属控制子模块452耦接，第四附属存储子模块454的输入端作为第二附属存储模块输入端或与第二附属存储模块的输入端耦接。第四附属存储子模块454用于在接收到第二附属写入选择信号时，获取第二有效附属信号并存储；在接收到第三附属写入选择信号时，获取第二有效附属信号的第二附属高位段子信号并存储。
后续，第四附属存储子模块454还用于在接收到第二附属传输处理模块发送的第四附属数据获取控制信号时，将第二有效附属信号进行输出，以使得第二传输处理模块获取第二有效附属信号；在接收到第二传输处理模块发送的第五附属数据获取控制信号时，将第二有效附属信号的第二附属高位段子信号进行输出，以使得第二传输处理模块获取第二有效附属信号的第二附属高位段子信号。相应地，第四附属存储子模块454还具有读取控制端和输出端，且第四附属存储子模块454的读取控制端作为第二附属存储模块的读取输入端或与第二附属存储模块的读取控制端耦接，第四附属存储子模块454的输出端作为第二附属存储模块的输出端或与第二附属存储模块的输出端耦接。
在一个可选的实施例中，第四附属存储子模块为FIFO存储器。在其他可选实施例中，第四附属存储子模块还能够为SRAM等。
第二附属传输处理模块46具有第一输入端、第二输入端和输出端，其中，第二附属传输处理模块46的第一输入端与第二解析模块43耦接，第二附属传输处理模块46二输入端与第二附属存储模块45耦接，第二附属传输处理模块46的输出端作为第二转换桥单元的输出端或与第二转换桥单元的输出端耦接。第二附属传输处理模块46用于获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，并根据第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对第二有效附属信号进行拼接输出处理，使得每次传输至高速串行计算机扩展总线的第二输出附属信号与第二输出载荷数据相匹配。
图10示出了本发明实施例中第二附属传输处理模块的一种可选结构示意图。参见图10，在一个可选的实施例中，第二附属传输处理模块包括第五附属存储子模块461、第三附属控制子模块462和附属拼接输出子模块463。其中，第五附属存储子模块461与第三附属控制子模块462耦接，第三附属控制子模块462还与附属拼接输出子模块463耦接。
第五附属存储子模块461具有写入控制端、输入端，其中，第五附属存储子模块461的写入控制端作为第二附属传输处理模块的第一输入端或与第二附属传输处理模块的第一输入端耦接，第五附属存储子模块461的输入端作为第二附属传输处理模块的第二输入端或与第二附属传输处理模块的第二输入端耦接。第五附属存储子模块461用于获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息并存储。
后续，第五附属存储子模块461还用于在接收到第三附属控制子模块462发送的有效的第二附属请求获取控制信号时，将所存储的第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息进行输出，以使得第三附属控制子模块462获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息。相应地，第五附属存储子模块461还具有读取控制端和输出端，且第五附属存储子模块461的读取控制端和输出端分别与第三附属控制子模块462耦接。
第五附属存储子模块可以参照第五存储子模块的内容执行，在此不再赘述。
在其他可选实施例中，第五附属存储子模块还可以省略，第二附属传输处理模块可以从第物存储子模块中获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，以简化本申请的数据转换桥的结构。
第三附属控制子模块462具有第一输入端、第一输出端和第二输出端，其中，第三附属控制子模块462的第一输入端与第一输出端分别与第五附属存储子模块461耦接，第三附属控制子模块462的输出端与附属拼接输出子模块463耦接。第三附属控制子模块462用于从第五附属存储子模块中获取第二附属信号中第二有效附属信号的位宽且在第一附属信号位宽中的位置信息；当确定第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的低位段时，生成第一附属读取选择信号；当确定第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的高位段时，生成第二附属读取选择信号；当确定第二有效附属信号具有第一附属信号位宽且位于第一附属信号位宽的低位段和高位段时，生成第三附属读取选择信号。
在一个可选的实施例中，第三附属控制子模块462用于在接收到高速串行计算机扩展总线发送的第二接收指示信号时，从第五附属存储子模块461中获取第二附属信号中第二有效附属信号的位宽且在第一附属信号位宽中的位置信息。相应地，第三附属控制子模块462还具有第二输入端，且第三附属控制子模块462的第二输入端作为第二附属传输处理模块的第二输入端或与第二附属传输处理模块的第二输入端耦接。
在一个可选的实施例中，在从第五附属存储子模块461中获取第二有效附属信号的位宽且在第一附属信号位宽中的位置信息时，第三附属控制子模块462生成对应的第二附属请求获取控制信号并发送至第五附属存储子模块461，使得第五附属存储子模块461在接收到第二附属请求获取控制信号，将所存储的第二有效附属信号的位宽且在第一附属信号位宽中的位置信息进行输出，从而从第五附属存储子模块461中获取第二有效附属信号的位宽且在第一附属信号位宽中的位置信息。
附属拼接输出子模块463具有控制端、输入端和输出端，其中，附属拼接输出子模块463的控制端与第三附属控制子模块462耦接，附属拼接输出子模块463的输入端作为第二附属传输处理模块的第二输入端或与第二附属传输处理模块的第二输入端耦接，附属拼接输出子模块463的输出端作为第二附属传输处理模块的输出端或与第二附属传输处理模块的输出端耦接。附属拼接输出子模块463用于在接收到第一附属读取选择信号时，从第三附属存储子模块获取第二有效附属信号且置于第一附属信号位宽的低位段，并将第一附属信号位宽的高位段进行补零处理，获取第二输出附属信号并输出；在接收到第二附属读取选择信号时，从第四附属存储子模块中获取第二有效附属信号且置于第一附属信号位宽的高位段，并将第一附属信号位宽的低位段进行补零处理，获取第二输出附属信号并输出；在接收到第三附属读取选择信号时，从第三附属存储子模块中获取第二有效附属信号的第二附属低位段子信号且置于第一附属信号位宽的低位段，并从第四附属存储子模块内获取第二有效附属信号的第二附属高位段子信号且置于第一附属信号位宽的高位段，获取第二输出附属信号并输出。
在一个可选的实施例中，在从第三附属存储子模块获取第二有效附属信号时，由第三附属控制子模块462生成对应的第二附属数据获取控制信号并传输至第三附属存储子模块，从而使得第三附属存储子模块在接收到第二附属数据获取控制信号时，将所存储的第二有效附属信号进行输出，从而使得附属拼接输出子模块463从第三附属存储子模块获取第二有效附属信号。
附属拼接输出子模块463在从第三附属存储子模块获取第二有效附属信号的第二附属低位段子信号时，由第三附属控制子模块462生成对应的第三附属数据获取控制信号并传输至第三附属存储子模块，从而使得第三附属存储子模块在接收到第三附属数据获取控制信号时，将所存储的第二有效附属信号进行输出，从而使得附属拼接输出子模块463从第三附属存储子模块获取第二有效附属信号的第二附属低位段子信号。
在从第四附属存储子模块获取第二有效附属信号时，由第三附属控制子模块462生成对应的第四附属数据获取控制信号并传输至第四附属存储子模块，从而使得第四附属存储子模块在接收到第四附属数据获取控制信号时，将所存储的第二有效附属信号进行输出，从而使得附属拼接输出子模块463从第四附属存储子模块获取第二有效附属信号。
类似地，在从第四附属存储子模块获取第二有效附属信号的第二附属高位段子信号时，由第三附属控制子模块462生成对应的第五附属数据获取控制信号并传输至第四附属存储子模块，从而使得第四附属存储子模块在接收到第五附属数据获取控制信号时，将所存储的第二有效附属信号的第二附属高位段子信号进行输出，从而使得附属拼接输出子模块463从第四附属存储子模块获取第二有效附属信号的第二附属高位段子信号。
下面以第一接口位宽为第二接口位宽的两倍为例，并结合图2至图10，将对本发明实施例中提供的数据转换桥电路的工作原理进行介绍。
在上行数据传输方向，当接收到高速串行计算机扩展总线发送的第一数据包时，第一转换桥单元21中的第一获取模块31将所接收的第一数据包发送至第一解析模块32。
在一个可选的实施例中，第一数据包包括：
第一请求有效性指示信号PCIE_SLV_ReqVld，用于标识当前接收到的第一数据包是否有效；具体地，当PCIE_SLV_ReqVld为第一请求有效性指示数值时，表征接收到的第一数据包有效；当PCIE_SLV_ReqVld为第二请求有效性指示数值时，则表明接收到的第一数据包无效；
第一数据包类型指示信号PCIE_SLV_ReqCmd，用于标识当前接收到的第一数据包中是否包含第一载荷数据；其中，当PCIE_SLV_ReqCmd为第一数据包类型指示数值时，表征接收到的第一数据包中包含第一载荷数据；当PCIE_SLV_ReqCmd为第二数据包类型指示数值时，表征接收到的第一数据包中不包含第一载荷数据；
第一数据有效性指示信号PCIE_SLV_OrigDataVld，用于标识当前所接收的第一数据包中的第一载荷数据是否有效；具体地，当PCIE_SLV_OrigDataVld中对应位序的信号为第一数据有效性指示数值时，表征相应字节的载荷数据有效；当PCIE_SLV_OrigDataVld中对应位序的信号为第二数据有效性指示数值时，表征相应字节的载荷数据无效；
第一数据指示信号PCIE_SLV_OrigData，用于标识第一数据包中的第一载荷数据；
第一字节有效性指示信号PCIE_SLV_OrigDataByteEn，用于标识第一数据包各个字节的载荷数据是否有效；PCIE_SLV_OrigDataByteEn中对应位序的信号为第一字节有效性指示数值时，表征相应字节的载荷数据有效；当PCIE_SLV_OrigDataByteEn中对应位序的信号为第二字节有效性指示数值时，表征相应字节的载荷数据无效；
第一数据结束指示信号PCIE_SLV_OrigDataLast，用于标识第一数据包中载荷数据的结束；
第一数据错误指示信号PCIE_SLV_OrigDataError，用于标识第一数据包中的第一载荷数据是否错误；具体地，当PCIE_SLV_OrigDataError为第一数据错误指示数值时，表征第一数据包中的第一载荷数据正确；当PCIE_SLV_OrigDataError为第二数据错误指示数值时，表征第一数据包中的第一载荷数据错误；
第一数据位置偏移信号PCIE_SLV_OrigDataOffset，用于标识当前第一数据包中的第一载荷数据在整个数据中的位置；
第一奇偶校验信号PCIE_SLV_OrigDataParity，用标识第一数据包中的第一载荷数据对应的奇偶校验信息；其中，第一载荷数据中每64位对应1位奇偶校验位。
第一解析模块32在接收到第一数据包时，对所接收到的第一数据包进行解析，以获取对应的第一载荷数据和第一载荷数据中第一有效载荷数据的位宽和位置信息。
同时，第一解析模块32对解析获取的第一数据有效性指示信号PCIE_SLV_OrigDataVld传输至第一存储模块33，并将解析获取的第一请求有效性指示信号PCIE_SLV_ReqVld和第一数据包类型指示信号PCIE_SLV_ReqCmd传输至第一传输处理模块34。
当确定第一数据有效性指示信号PCIE_SLV_OrigDataVld有效时，第一存储模块33获取对应的第一载荷数据并存储。
当获取第一请求有效性指示信号PCIE_SLV_ReqVld和第一数据包类型指示信号PCIE_SLV_ReqCmd均有效时，第一传输处理模块34获取第一载荷数据中第一有效数据的位宽和位置信息存储。
随后，在接收北桥发送的第一接收指示信号时，第一传输处理模块34根据第一载荷数据中第一有效数据的位宽和位置信息，对第一载荷数进行选择输出处理，使得每次传输至北桥的第一输出数据的接口位宽与北桥的接口位宽保持一致。
具体地，第一传输处理模块34中的第一存储子模块341在确定第一请求有效性指示信号PCIE_SLV_ReqVld和第一数据包类型指示信号PCIE_SLV_ReqCmd均有效时，获取述第一载荷数据中第一有效数据的位宽和位置信息并存储。
接着，当接收到北桥发送的第一接收指示信号时，第一传输处理模块34中的第一控制子模块342从第一存储子模块341中获取第一载荷数据中第一有效载荷数据的位宽和位置信息，并根据所获取的第一载荷数据中第一有效载荷数据的位宽和位置信息生成对应的写入选择信号。具体地：
当确定第一有效载荷数据具有第二接口位宽且位于第一载荷数据的低位段时，第一控制子模块342生成第一输出选择信号并传输至第一传输处理模块34中选择输出子模块343，选择输出子模块343在接收到第一输出选择信号时，从第一存储模块33内获取第一载荷数据，并将第一有效载荷数据作为第一输出载荷数据并通过自身的低位段输出端输出至北桥，从而使得北桥获取第一有效载荷数据。
当确定第一有效载荷数据具有第二接口位宽且位于第一载荷数据的高位段时，第一控制子模块342生成第二输出选择信号并传输至选择输出子模块343，选择输出子模块343在接收到第二输出选择信号时，从第一存储模块33内获取第一载荷数据，将第一载荷数据中的第一有效载荷数据作为第一输出载荷数据并通过自身的低位段输出端输出至北桥，从而使得北桥获取第一有效载荷数据。
当确定第一有效载荷数据具有第一接口位宽且位于第一载荷数据的高位段和低位段时，第一控制子模块312生成第三输出选择信号并传输至选择输出子模块343；选择输出子模块343在接收到第三输出选择信号时，从第一存储模块3内获取第一载荷数据，在第一传输周期将第一有效载荷数据的第一低位段子数据作为第一输出载荷数据且通过自身的低位段输出端进行输出，并在第二传输周期将第一有效载荷数据的高位段子数据作为第一输出载荷数据且通过自身的高位段输出端进行输出，从而使得北桥获取第一有效载荷数据。
与此同时，第一解析模块32还对所接收到的第一数据包进行解析，以获取对应的第一载荷数据对应的第一附属信号和第一载荷数据中第一有效载荷数据的位宽和位置信息并分别传输至第一附属存储模块35和第一附属传输处理模块36。
具体地，第一解析模块32将通过对第一数据包进行解析获取的第一数据有效性指示信号PCIE_SLV_OrigDataVld传输至第一附属存储模块35，并将解析得到的第一请求有效性指示信号PCIE_SLV_ReqVld和第一数据包类型指示信号PCIE_SLV_ReqCmd传输至第一附属传输处理模块36。
当确定第一数据有效性指示信号PCIE_SLV_OrigDataVld有效时，第一附属存储模块35获取对应的第一附属信号并存储。
当确定第一请求有效性指示信号PCIE_SLV_ReqVld和第一数据包类型指示信号PCIE_SLV_ReqCmd均有效时，第一附属传输处理模块36获取第一载荷数据中第一有效载荷数据的位宽和位置信息存储。
随后，在接收北桥发送的第一接收指示信号时，第一附属传输处理模块36根据第一载荷数据中第一有效载荷数据的位宽和位置信息，对第一附属信号进行选择输出处理，使得每次传输至北桥的第一输出数据的接口位宽与北桥的接口位宽保持一致。
具体地，第一附属传输处理模块36中的第一附属存储子模块361在确定第一请求有效性指示信号PCIE_SLV_ReqVld和第一数据包类型指示信号PCIE_SLV_ReqCmd均有效时，获取述第一载荷数据中第一有效载荷数据的位宽和位置信息并存储。
接着，当接收到北桥发送的第一接收指示信号时，第一附属传输处理模块36中的第一附属控制子模块362从第一附属存储子模块361中获取第一载荷数据中第一有效载荷数据的位宽和位置信息，并根据所获取的第一载荷数据中第一有效载荷数据的位宽和位置信息生成对应的附属输出选择信号。
具体地，当确定第一有效附属信号具有第二附属信号位宽且位于第一附属信号的低位段时，第一附属控制子模块362生成第一输出选择信号并传输至第一附属传输处理模块36中附属选择输出子模块363，附属选择输出子模块363在接收到第一附属输出选择信号时，从第一附属存储模块35内获取第一附属信号，并将第一附属信号中的第一有效附属信号作为第一输出附属信号并通过自身的低位段输出端输出至北桥，从而使得北桥获取第一有效附属信号。
当确定第一有效附属信号具有第二附属信号位宽且位于第一附属信号的高位段时，第一附属控制子模块362生成第二附属输出选择信号并传输至附属选择输出子模块363；附属选择输出子模块363在接收到第二附属输出选择信号时，从第一附属存储模块35内获取第一附属信号，将第一附属信号中的第一有效附属信号作为第一输出附属信号并通过自身的低位段输出端输出至北桥，从而使得北桥获取第一有效附属信号。
当确定第一有效附属信号具有第一接附属信号位宽且位于第一附属信号位宽的高位段和低位段时，第一附属控制子模块362生成第三附属输出选择信号并传输至附属选择输出子模块363，附属选择输出子模块363在接收到第三附属输出选择信号时，从第一附属存储模块35内获取第一附属信号，在第一附属传输周期将第一有效附属信号的第一附属低位段子信号作为第一输出附属信号且通过自身的低位段输出端进行输出，并在第二附属传输周期将第一有效附属信号的第一附属高位段子信号作为第一输出附属信号且通过自身的高位段输出端进行输出，从而使得北桥获取第一有效附属信号。
在下行数据传输方向，当接收到北桥发送的第二数据包时，第二转换桥单元22中的第二获取模块41将所接收的第二数据包发送至第二解析模块42。
在一个可选的实施例中，第二数据包包括：
第二请求有效性指示信号PCIE_MST_ReqVld，用于标识当前接收到的第二数据包是否有效；其中，当PCIE_MST_ReqVld为第二请求有效性指示数值时，表征接收到的第二数据包有效；当PCIE_MST_ReqVld为第二请求有效性指示数值时，则表明接收到的第二数据包无效；
第二数据包类型指示信号PCIE_MST_ReqCmd，用于标识当前接收到的第二数据包中是否包含第二载荷数据；其中，当PCIE_MST_ReqCmd为第一数据包类型指示数值时，表征接收到的第二数据包中包含第二载荷数据；当PCIE_MST_ReqCmd为第二数据包类型指示数值时，表征接收到的第二数据包中不包含第二载荷数据；
第二数据有效性指示信号PCIE_MST_OrigDataVld，用于标识当前所接收的第二数据包中的第二载荷数据是否有效；具体地，当PCIE_MST_OrigDataVld中对应位序的信号为第一数据有效性指示数值时，表征相应字节的载荷数据有效；当PCIE_MST_OrigDataVld中对应位序的信号为第二数据有效性指示数值时，表征相应字节的载荷数据无效；
第二数据指示信号PCIE_MST_OrigData，用于标识第二数据包中的第二载荷数据；
第二字节有效性指示信号PCIE_MST_OrigDataByteEn，用于标识第二数据包各个字节的载荷数据是否有效；具体地，PCIE_MST_OrigDataByteEn中对应位序的信号为第二数值时，表征相应字节的载荷数据有效；当PCIE_MST_OrigDataByteEn中对应位序的信号为第二数值时，表征相应字节的载荷数据无效；
第二数据结束指示信号PCIE_MST_OrigDataLast，用于标识第二数据包中第二载荷数据的结束；
第二数据错误指示信号PCIE_MST_OrigDataError，用于标识第二数据包中的第二载荷数据是否错误；具体地，当PCIE_MST_OrigDataError为第一数据错误指示数值时，表征第二数据包中的第二载荷数据正确；当PCIE_MST_OrigDataError为第二数据错误指示数值时，表征第二数据包中的第二载荷数据错误；
第二数据位置偏移信号PCIE_MST_OrigDataOffset，用于标识当前第二数据包中的第二载荷数据在整个数据中的位置；
第二奇偶校验信号PCIE_MST_OrigDataParity，用标识第二数据包中的第二有效载荷数据对应的奇偶校验信息；其中，第二有效载荷数据中每64位对应1位奇偶校验位。
第二解析模块42在接收到北桥发送的第二数据包时，对第一数据包进行解析，以获取对应的第二有效载荷数据以及第二有效载荷数据的位宽和在第一接口位宽中的位置信息。
同时，第二解析模块42对通过对第一数据包进行解析获取的第二数据有效性指示信号PCIE_MST_OrigDataVld传输至第二存储模块43，并将解析得到的第二请求有效性指示信号PCIE_MST_ReqVld和第二数据包类型指示信号PCIE_MST_ReqCmd传输至第二传输处理模块44。
第二存储模块43中的第二存储子模块431在确定第二请求有效性指示信号PCIE_MST_ReqVld和第一数据包类型指示信号PCIE_MST_ReqCmd均有效时，获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息并存储。
接着，第二存储模块43中的第二控制子模块432在接收到高速串行计算机扩展总线发送的第二接收指示信号时，从第二存储子模块431中获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息，并根据所获取的第二有效载荷数据的位宽和在第一接口位宽中的位置，生成对应的写入选择信号，以使得第三存储子模块和第四存储子模块获取第二有效载荷数据进行存储。
具体地，当确定第二有效载荷数据具有第二接口位宽且位于第一接口位宽的低位段时，第二控制子模块432生成对应的第一写入选择信号并传输至第三存储子模块433；第三存储子模块433在接收到第一写入选择信号时，获取第二有效载荷数据并存储。
当确定第二有效载荷数据具有第二接口位宽且位于第一接口位宽的高位段时，第二控制子模块432生成对应的生成第二写入选择信号并传输至第四存储子模块434；第四存储子模块434在接收到第二写入选择信号时，获取第二有效载荷数据并存储。
当确定第二有效载荷数据具有第一接口位宽且位于第一接口位宽的低位段和高位段时，第二控制子模块432生成第三写入选择信号并分别传输至第三存储子模块433和第四存储子模块434，使得第三存储子模块443在接收到第三写入选择信号时，获取第二有效载荷数据的第二低位段子数据并存储，并使得第四存储子模块434在接收到第三写入选择信号时，获取第二有效载荷数据的第二高位段子数据并存储。
至此，第二有效载荷数据被存储至第三存储子模块433和第四存储子模块434中至少一者之中。
随后，在接收到高速串行计算机扩展总线发送的第二接收指示信号时，第二传输处理模块44获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息，并根据第二有效载荷数据的位宽和在第一接口位宽中的位置信息，从第三存储子模块和/或第四存储子模块中获取对第二有效载荷数据进行拼接输出处理，使得每次传输至高速串行计算机扩展总线的第二输出载荷数据的位宽与高速串行计算机扩展总线的接口位宽保持一致。
具体地，在确定第二请求有效性指示信号有效时，第二传输处理模块44中的第五存储子模块441获取第二有效载荷数据的位宽和在第一接口位宽中的位置信息并存储。
随后，在接收到高速串行计算机扩展总线发送的第二接收指示信号时，第二传输处理模块44中的第三控制子模块442从第五存储子模块442中获取第二有效载荷数据的位宽且在第一接口位宽中的位置信息，并根据所获取的第二有效载荷数据的位宽且在第一接口位宽中的位置信息，生成相应的读取选择信号，以使得第二传输处理模块中的拼接输出子模块在获取对应的读取选择信号时，从第三存储子模块433和/或第四存储子模块434中获取第二有效载荷数据并进行拼接输出处理，从而使得每次传输至高速串行计算机扩展总线的第二输出载荷数据的位宽与高速串行计算机扩展总线的接口位宽保持一致。
具体地，当确定第二有效载荷数据具有第二接口位宽且位于第一接口位宽的低位段时，第三控制子模块442生成对应的第一读取选择信号并发送至拼接输出子模块443。拼接输出子模块443在接收到第一读取选择信号时，从第三存储子模块433获取第二有效载荷数据且置于第一接口位宽的低位段，并将第一接口位宽的高位段进行补零处理，作为第二输出载荷数据并输出至高速串行计算机扩展总线。
当确定第二有效载荷数据具有第二接口位宽且位于第一接口位宽的高位段时，第三控制子模块442生成对应的生成第二读取选择信号并发送至拼接输出子模块443；拼接输出子模块443在接收到第二读取选择信号时，从第四存储子模块434中获取第二有效载荷数据且置于第一接口位宽的高位段，并将第一接口位宽的低位段进行补零处理，获取第二输出载荷数据并输出至高速串行计算机扩展总线。
当确定第二有效载荷数据具有第一接口位宽且位于第一接口位宽的低位段和高位段时，第三控制子模块442生成对应的生成第三读取选择信号并发送至拼接输出子模块443。拼接输出子模块443在接收到第三读取选择信号时，从第三存储子模块433中获取第二有效载荷数据的低位段子数据且置于第一接口位宽的低位段，并从第四存储子模块434内获取第二有效载荷数据的高位段子数据且置于第一接口位宽的高位段，获取第二输出载荷数据并输出至高速串行计算机扩展总线。
与此同时，第二解析模块42还将所获取的第二数据有效性指示信号PCIE_MST_OrigDataVld传输至第二附属存储模块45，并将解析得到的第二请求有效性指示信号PCIE_MST_ReqVld和第二数据包类型指示信号PCIE_MST_ReqCmd传输至第二附属传输处理模块46。
同时，第二解析模块42还对第二数据包进行解析，以获取对应的第二有效附属信号以及第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息。
第二附属存储模块45中的第二附属存储子模块451在确定第二请求有效性指示信号PCIE_MST_ReqVld和第一数据包类型指示信号PCIE_MST_ReqCmd均有效时，获取第二解析模块42传输的第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息并存储。
接着，第二附属存储模块45中的第二附属控制子模块452在接收到高速串行计算机扩展总线发送的第二接收指示信号时，从第二附属存储子模块451中获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，并根据所获取的第二有效附属信号的位宽和在第一附属信号位宽中的位置，生成对应的附属写入选择信号，以使得第三附属存储子模块和/或第四附属存储子模块获取第二有效附属信号进行存储。
具体地，当确定第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的低位段时，第二附属控制子模块452生成对应的第一附属写入选择信号并传输至第三附属存储子模块453，第三附属存储子模块453在接收到第一附属写入选择信号时，获取第二有效附属信号并存储。
当确定第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的高位段时，第二附属控制子模块452生成对应的生成第二附属写入选择信号并传输至第四附属存储子模块444，第四附属存储子模块454在接收到第二附属写入选择信号时，获取第二有效附属信号并存储。
当确定第二有效附属信号具有第一附属信号位宽且位于第一附属信号位宽的低位段和高位段时，第二附属控制子模块452生成第三附属写入选择信号并分别传输至第三附属存储子模块453和第四附属存储子模块454，使得第三附属存储子模块453在接收到第三附属写入选择信号时，获取第二有效附属信号的第二附属低位段子信号并存储，并使得第四附属存储子模块454在接收到第三附属写入选择信号时，获取第二有效附属信号的第二附属高位段子信号并存储。
随后，在接收到高速串行计算机扩展总线发送的第二接收指示信号时，第二附属传输处理模块44获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，并根据第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，从第三附属存储子模块和/或第四附属存储子模块中获取对第二有效附属信号进行拼接输出处理，使得每次传输至高速串行计算机扩展总线的第二输出附属信号的位宽与高速串行计算机扩展总线的接口位宽保持一致。
具体地，在确定第二请求有效性指示信号有效时，第二附属传输处理模块46中的第五附属存储子模块461获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息并存储。
随后，在接收到高速串行计算机扩展总线发送的第二接收指示信号时，第二附属传输处理模块46中的第三附属控制子模块462从第五附属存储子模块461中获取第二有效附属信号的位宽且在第一附属信号位宽中的位置信息，并根据所获取的第二有效附属信号的位宽且在第一附属信号位宽中的位置信息，生成相应的附属读取选择信号，以使得第二附属传输处理模块中的附属拼接输出子模块在获取对应的附属读取选择信号时，从第三附属存储子模块453和/或第四附属存储子模块454中获取第二有效附属信号并进行拼接输出处理，从而使得每次传输至高速串行计算机扩展总线的第二输出附属信号的位宽与高速串行计算机扩展总线的接口位宽保持一致。
具体地，当确定第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的低位段时，第三附属控制子模块462生成对应的第一附属读取选择信号并发送至附属拼接输出子模块463；附属拼接输出子模块463在接收到第一附属读取选择信号时，从第三附属存储子模块463获取第二有效附属信号且置于第一附属信号位宽的低位段，并将第一附属信号位宽的高位段进行补零处理，获取第二输出附属信号并输出至高速串行计算机扩展总线。
当确定第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的高位段时，第三附属控制子模块462生成对应的生成第二附属读取选择信号并发送至附属拼接输出子模块463。附属拼接输出子模块463在接收到第二附属读取选择信号时，从第四附属存储子模块454中获取第二有效附属信号且置于第一附属信号位宽的高位段，并将第一附属信号位宽的低位段进行补零处理，获取第二输出附属信号并输出至高速串行计算机扩展总线。
当确定第二有效附属信号具有第一有效附属信号位宽且位于第一有效附属信号位宽的低位段和高位段时，第三附属控制子模块462生成对应的第三附属读取选择信号并发送至附属拼接输出子模块463。附属拼接输出子模块463在接收到第三附属读取选择信号时，从第三附属存储子模块453中获取第二有效附属的第二附属低位段子信号且置于第一附属位宽的低位段，并从第四附属存储子模块454内获取第二有效附属的第二附属高位段子信号且置于第一附属位宽的高位段，获取第二输出附属并输出至高速串行计算机扩展总线。
本发明实施例还提供了一种数据传输系统，在一些实施例中，该数据传输系统可以结合图11所示，包括高速串行计算机扩展总线1101、北桥1102和数据转换桥电路1103。其中，数据转换桥电路请参见前述部分的相应描述，在此不再赘述。
在一个可选实施例中，该数据传输系统为X86体系结构。在其他可选实施例中，该数据传输系统还能够为其他的数据传输系统。
上文描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。
虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种数据转换桥电路，用于高速串行计算机扩展总线与北桥之间进行数据传输，所述高速串行计算机扩展总线具有第一接口位宽，所述北桥具有第二接口位宽，所述第一接口位宽为所述第二接口位宽的倍数，其特征在于，包括以下至少一项：
第一转换桥单元，输入端与所述高速串行计算机扩展总线耦接，输出端与所述北桥耦接，适于获取所述高速串行计算机扩展总线发送的第一载荷数据，并根据所述第一载荷数据中第一有效载荷数据的位宽和位置信息，对所述第一载荷数据进行选择输出处理，使得每次传输至所述北桥的第一输出载荷数据的位宽与所述北桥的接口位宽保持一致；
第二转换桥单元，输入端与所述北桥耦接，输出端与高速串行计算机扩展总线耦接，适于获取所述北桥发送第二有效载荷数据，并根据所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对所述第二有效载荷数据进行拼接输出处理，使得每次传输至所述高速串行计算机扩展总线的第二输出载荷数据的位宽与所述高速串行计算机扩展总线的接口位宽保持一致。
2.根据权利要求1所述的数据转换桥电路，其特征在于，所述第一转换桥单元包括：
第一获取模块，适于获取所述高速串行计算机扩展总线发送的第一数据包；
第一解析模块，适于对所述第一数据包进行解析，获取对应的第一载荷数据和所述第一载荷数据中第一有效载荷数据的位宽和位置信息；
第一存储模块，适于获取所述第一载荷数据并存储；
第一传输处理模块，适于获取所述第一载荷数据中第一有效载荷数据的位宽和位置信息，并根据所述第一载荷数据中第一有效数据的位宽和位置信息，对所述第一载荷数进行选择输出处理，使得每次传输至所述北桥的第一输出数据的接口位宽与所述北桥的接口位宽保持一致。
3.根据权利要求2所述的数据转换桥电路，其特征在于，所述第一接口位宽为所述第二接口位宽的两倍；
所述第一传输处理模块包括：
第一存储子模块，适于获取所述第一载荷数据中第一有效载荷数据的位宽和位置信息并存储；
第一控制子模块，适于从所述第一存储子模块中获取所述第一载荷数据中第一有效载荷数据的位宽和位置信息；当确定所述第一有效载荷数据具有第二接口位宽且位于所述第一载荷数据的低位段时，生成第一输出选择信号；当确定所述第一有效载荷数据具有所述第二接口位宽且位于所述第一载荷数据的高位段时，生成第二输出选择信号；当确定所述第一有效载荷数据具有所述第一接口位宽且位于所述第一载荷数据的高位段和低位段时，生成第三输出选择信号；其中，当所述第一有效载荷数据具有所述第一接口位宽时，所述第一有效载荷数据包括第一高位段子数据和第一低位段子数据，且所述第一高位段子数据和第一低位段子数据均具有所述第二接口位宽；
选择输出子模块，适于从所述第一存储模块内获取所述第一载荷数据；在接收所述第一输出选择信号时，将所述第一载荷数据中的第一有效载荷数据作为所述第一输出载荷数据并通过自身的低位段输出端进行输出；在接收所述第二输出选择信号时，将所述第一载荷数据中的第一有效载荷数据作为所述第一输出载荷数据并通过自身的高位段输出端进行输出；在接收所述第三输出选择信号时，在第一传输周期将所述第一有效载荷数据的第一低位段子数据作为所述第一输出载荷数据且通过自身的低位段输出端进行输出，并在第二传输周期将所述第一有效载荷数据的第一高位段子数据作为所述第一输出载荷数据且通过自身的高位段输出端进行输出；其中，所述选择输出子模块的输出端具有所述第一接口位宽且包括所述低位段输出端和所述高位段输出端，且所述低位段输出端和所述高位段输出端均具有所述第二接口位宽。
4.根据权利要求3所述的数据转换桥电路，其特征在于，所述第一存储子模块，适于分别采用第一位宽指示信息和第一位置指示信息对所述第一载荷数据中第一有效载荷数据的位宽和位置进行标识。
5.根据权利要求2所述的数据转换桥电路，其特征在于，所述第一解析单元，还适于对所述第一数据包进行解析，获取所述第一载荷数据对应的第一附属信号；所述第一附属信号用于指示所述第一载荷数据的相关信息；其中，在所述第一载荷数据具有第一接口位宽的情况下，所述第一附属信号具有对应的第一附属信号位宽；
所述第一转换桥单元还包括：
第一附属存储模块，适于获取所述第一附属信号并存储；
第一附属传输处理模块，适于获取所述第一载荷数据中第一有效载荷数据的位宽和位置信息，并根据所述第一载荷数据中第一有效载荷数据的位宽和位置信息，对所述第一附属信号进行选择输出处理，以使得每次传输至所述北桥的第一输出附属信号与所述第一输出载荷数据相匹配。
6.根据权利要求5所述的数据转换桥电路，其特征在于，所述第一附属信号包括第一字节数据有效性信号和第一奇偶校验信号。
7.根据权利要求5所述的数据转换桥电路，其特征在于，所述第一附属信号具有与所述第一有效载荷数据对应的第一有效附属信号，且所述第一有效附属信号具有第一附属信号位宽或第二附属信号位宽；所述第一附属信号位宽为所述第二附属信号位宽的两倍；
所述第一附属传输处理模块包括：
第一附属存储子模块，适于获取所述第一载荷数据中第一有效载荷数据的位宽和位置信息并存储；
第一附属控制子模块，适于从所述第一附属存储子模块中获取所述第一载荷数据中第一有效载荷数据的位宽和位置信息；当确定所述第一有效附属信号具有第二附属信号位宽且位于所述第一附属信号的低位段时，生成第一附属输出选择信号；当确定所述第一有效附属信号具有第二附属信号位宽且位于所述第一附属信号的低位段时，生成第二附属输出选择信号；当确定所述第一有效附属信号具有第一附属信号位宽且位于所述第一附属信号的低位段的高位段和低位段时，生成第三附属输出选择信号；其中，当所述第一有效附属信号具有所述第一附属信号位宽时，所述第一有效附属信号包括所述第一附属低位段子信号和第一附属高位段子信号，且所述第一附属低位段子信号和第一附属高位段子信号均具有所述第二附属信号位宽；
附属选择输出子模块，适于从所述第一附属存储子模块内获取所述第一附属信号；在接收所述第一附属输出选择信号时，将所述第一附属信号中的第一有效附属信号作为所述第一输出附属信号并通过自身的低位段输出端进行输出；在接收所述第二附属输出选择信号时，将所述第一附属信号中的第一有效附属信号作为所述第一输出附属信号并通过自身的高位段输出端进行输出；在接收所述第三附属输出选择信号时，在第一附属传输周期将所述第一有效附属信号的第一附属低位段子信号作为所述第一输出附属信号且通过自身的低位段输出端进行输出，并在第二附属传输周期将所述第一有效附属信号的第一附属高位段子信号作为所述第一输出附属信号且通过自身的高位段输出端进行输出。
8.根据权利要求1所述的数据转换桥电路，其特征在于，所述第二转换桥单元包括：
第二获取模块，适于获取所述北桥发送的第二数据包；
第二解析模块，适于对所述第二数据包进行解析，获取对应的第二有效载荷数据和所述第二有效载荷数据的位宽及在所述第一接口位宽中的位置信息；
第二存储模块，适于获取所述第二有效载荷数据并存储；
第二传输处理模块，适于获取所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，并根据所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对所述第二有效载荷数据进行拼接输出处理，使得每次传输至所述高速串行计算机扩展总线的第二输出载荷数据的位宽与所述高速串行计算机扩展总线的接口位宽保持一致。
9.根据权利要求8所述的数据转换桥电路，其特征在于，所述第一接口位宽为所述第二接口位宽的两倍；
所述第二存储模块包括：
第二存储子模块，适于获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息；
第二控制子模块，适于从所述第二存储子模块中获取第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息；当确定所述第二有效载荷数据具有第二接口位宽且位于所述第一接口位宽的低位段时，生成第一写入选择信号；当确定所述第二有效载荷数据具有第二接口位宽且位于所述第一接口位宽的高位段时，生成第二写入选择信号；当确定所述第二有效载荷数据具有第一接口位宽且位于所述第一接口位宽的低位段和高位段时，生成第三写入选择信号；其中，当所述第二有效载荷数据具有第一接口位宽时，所述第二有效载荷数据包括第二高位段子数据和第二低位段子数据，且所述第二高位段子数据和第二低位段子数据均具有所述第二接口位宽；
第三存储子模块，适于在接收到所述第一写入选择信号时，获取所述第二有效载荷数据并存储；在接收到所述第三写入选择信号时，获取所述第二有效载荷数据的第二低位段子数据并存储；
第四存储子模块，适于在接收到所述第二写入选择信号时，获取所述第二有效载荷数据并存储；在接收到所述第三写入选择信号时，获取第二有效载荷数据的第二高位段子数据并存储。
10.根据权利要求9所述的数据转换桥电路，其特征在于，所述第二存储子模块，适于分别采用写入位宽指示信息和写入位置信息对所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置进行标识。
11.根据权利要求9所述的数据转换桥电路，其特征在于，所述第二传输处理模块包括：
第五存储子模块，适于获取所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息；
第三控制子模块，适于从所述第五存储子模块中获取第二有效载荷数据的位宽且在第一接口位宽中的位置信息；当确定所述第二有效载荷数据具有第二接口位宽且位于第一接口位宽的低位段时，生成第一读取选择信号；当确定所述第二有效载荷数据具有第二接口位宽且位于第一接口位宽的高位段时，生成第二读取选择信号；当确定所述第二有效载荷数据具有第一接口位宽且位于第一接口位宽的低位段和高位段时，生成第三读取选择信号；
拼接输出子模块，适于在接收到所述第一读取选择信号时，从所述第三存储子模块获取所述第二有效载荷数据且置于第一接口位宽的低位段，并将所述第一接口位宽的高位段进行补零处理，获取所述第二输出载荷数据并输出；在接收到所述第二读取选择信号时，从所述第四存储子模块中获取所述第二有效载荷数据且置于第一接口位宽的高位段，并将所述第一接口位宽的低位段进行补零处理，获取所述第二输出载荷数据并输出；在接收到所述第三读取选择信号时，从所述第三存储子模块中获取所述第二有效载荷数据的第二低位段子数据且置于第一接口位宽的低位段，并从所述第四存储子模块内获取所述第二有效载荷数据的第二高位段子数据且置于第一接口位宽的高位段，获取所述第二输出载荷数据并输出；其中，当所述第二有效载荷数据具有所述第一接口位宽时，所述第二有效载荷数据包括所述第二低位段子数据和所述第二高位段子数据，且所述第二低位段子数据和所述第二高位段子数据均具有所述第二接口位宽。
12.根据权利要求11所述的数据转换桥电路，其特征在于，所述第五存储子模块，适于分别采用读取位宽指示信息和读取位置信息对所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置进行标识。
13.根据权利要求11所述的数据转换桥电路，其特征在于，所述第二存储子模块为FIFO存储器。
14.根据权利要求11所述的数据转换桥电路，其特征在于，所述第三存储子模块为FIFO存储器。
15.根据权利要求11所述的数据转换桥电路，其特征在于，所述第四存储子模块为FIFO存储器。
16.根据权利要求11所述的数据转换桥电路，其特征在于，所述第五存储子模块为FIFO存储器。
17.根据权利要求8所述的数据转换桥电路，其特征在于，所述第二解析单元，还适于对所述第二数据包进行解析，获取所述第二有效载荷数据对应的第二有效附属信号；所述第一有效附属信号用于指示所述第二有效载荷数据的相关信息；其中，在所述第二有效载荷数据具有第一接口位宽的情况下，所述第二有效附属信号具有对应的第一附属信号位宽；在所述第二有效载荷数据具有第二接口位宽的情况下，所述第二有效附属信号具有对应的第二附属信号位宽；
所述第二转换桥单元还包括：
第二附属存储模块，适于获取所述第二有效载荷数据对应的第二有效附属信号并存储；所述第二有效附属信号用于指示所述第二有效载荷数据的相关信息；
第二附属传输处理模块，适于获取所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，并根据所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息，对所述第二有效附属信号进行拼接输出处理，使得每次传输至所述高速串行计算机扩展总线的第二输出附属信号与所述第二输出载荷数据相匹配。
18.根据权利要求17所述的数据转换桥电路，其特征在于，所述第一附属信号包括第二字节数据有效性信号和第二奇偶校验信号。
19.根据权利要求17所述的数据转换桥电路，其特征在于，所述第一附属信号位宽为所述第二附属信号位宽的两倍；
所述第二附属存储模块包括：
第二附属存储子模块，适于获取所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息；
第二附属控制子模块，适于从所述第二附属存储子模块中获取所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息；当确定所述第二有效附属信号具有第二附属信号位宽且位于所述第一附属信号位宽的低位段时，生成第一附属写入选择信号；当确定所述第二有效附属信号具有第二附属信号位宽且位于所述第一附属信号位宽的高位段时，生成第二附属写入选择信号；当确定所述第二有效附属信号具有第一附属信号位宽且位于所述第一附属信号位宽的低位段和高位段时，生成第三附属写入选择信号；其中，当所述第二有效载荷数据具有第二接口位宽时，所述第二有效附属信号具有所述第二附属信号位宽；当所述第二有效载荷数据具有第一接口位宽时，所述第二有效附属信号具有对应的第一附属信号位宽，并包括第二附属高位段子信号和第二附属低位段子信号，且所述第二附属高位段子信号和第二附属低位段子信号均具有所述第二附属信号位宽；
第三附属存储子模块，适于在接收到所述第一附属写入选择信号时，获取所述第二有效附属信号并存储；在接收到所述第三附属写入选择信号时，获取所述第二有效附属信号的第二附属低位段子信号并存储；
第四附属存储子模块，适于在接收到所述第二附属写入选择信号时，获取所述第二有效附属信号并存储；在接收到所述第三附属写入选择信号时，获取第二有效附属信号的第二附属高位段子信号并存储。
20.根据权利要求19所述的数据转换桥电路，其特征在于，所述第二附属传输处理模块包括：
第五附属存储子模块，适于获取所述第二有效载荷数据的位宽和在所述第一接口位宽中的位置信息并存储；
第三附属控制子模块，适于从所述第五附属存储子模块中获取第二附属信号中第二有效附属信号的位宽且在第一附属信号位宽中的位置信息；当确定所述第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的低位段时，生成第一附属读取选择信号；当确定所述第二有效附属信号具有第二附属信号位宽且位于第一附属信号位宽的高位段时，生成第二附属读取选择信号；当确定所述第二有效附属信号具有第一附属信号位宽且位于第一附属信号位宽的低位段和高位段时，生成第三附属读取选择信号；
附属拼接输出子模块，适于在接收到所述第一附属读取选择信号时，从所述第三附属存储子模块获取所述第二有效附属信号且置于第一附属信号位宽的低位段，并将所述第一附属信号位宽的高位段进行补零处理，获取所述第二输出附属信号并输出；在接收到所述第二附属读取选择信号时，从所述第四附属存储子模块中获取所述第二有效附属信号且置于第一附属信号位宽的高位段，并将所述第一附属信号位宽的低位段进行补零处理，获取所述第二输出附属信号并输出；在接收到所述第三附属读取选择信号时，从所述第三附属存储子模块中获取所述第二有效附属信号的第二附属低位段子信号且置于第一附属信号位宽的低位段，并从所述第四附属存储子模块内获取所述第二有效附属信号的第二附属高位段子信号且置于第一附属信号位宽的高位段，获取所述第二输出附属信号并输出。
21.一种数据传输系统，其特征在于，包括：
高速串行计算机扩展总线；
北桥；
如权利要求1至20任一项所述数据转换桥电路，耦接于所述高速串行计算机扩展总线与所述北桥之间。
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