CN116010332B - 多核SoC系统及其内存通信方法 - Google Patents

Abstract

本发明提供一种多核SoC系统及其内存通信方法，包括多个核心处理器、内存、一个地址映射对照表；任一所述核心处理器所配置的可发出的访问内存的逻辑地址的范围大小与所述内存的物理地址的范围大小均相等；所述地址映射对照表的数量仅为一个，记录有一套所述多核SoC系统中逻辑地址与所述物理地址的对应关系，用于任一所述核心处理器在发出逻辑地址访问内存时读取以查找对应的内存的物理地址。如果所述物理地址对应于所述核心处理器的独立内存，则所述核心处理器直接访问自己的独立内存；如果所述物理地址对应于其他核心处理器的独立内存，则所述核心处理器直接访问其他核心处理器的独立内存。本发明所述多核SoC系统结构简单，内存通信速度较快。

Description

多核SoC系统及其内存通信方法

技术领域

本发明涉及电子工程和计算机科学技术领域，具体涉及一种多核SoC系统及其内存通信方法。

背景技术

随着汽车电子电器架构和整车功能的复杂度日益增加，硬件的算力要求不断提升，并行/串行计算的场景日益增多，系统响应能力的要求越来越高以及汽车电子在安全性和可靠性方面的要求也愈发严苛。这些变化使得传统的单核SoC系统（System on Chip，系统级芯片，也称片上系统）已经无法处理，因此多核SoC系统是当前汽车电子的必然趋势。

多核SoC系统的内存通信方法是多核SoC系统中的一种关键技术，整个系统架构都依赖于它，其性能的好坏直接影响多核SoC系统的性能，任务的执行效率，嵌入式应用开发的复杂度，以及嵌入式系统的稳定性。目前在多数多核SoC系统架构中，每个核心处理器都拥有各自的独立内存，各核心处理器的独立内存的大小根据各核心处理器的要求进行配置。因为各核心处理器被允许的可以发出的访问内存的逻辑地址的范围是可以被配置的，以与各自对应的独立内存的大小相对应，但都是只能从某一固定地址（例如大都是0x0）开始配置，所以各个核心处理器访问其各自的独立内存的逻辑地址之间会有重叠，所以，只能给各个核心处理器分别设置一个地址映射对照表，记录各个核心处理器自己访问内存的逻辑地址与各自对应的独立内存的物理地址的对应关系，用于各核心处理器在访问内存时读取以查找对应的独立内存的物理地址。如此，多核SoC系统内就有多个地址映射对照表，存在多套地址映射关系，增加了系统复杂度，同时在之后产品设计和嵌入式开发中，也会增加一定开发难度，降低开发效率。而且通信速度也比较慢，尤其是各个核心处理器之间也需要数据交互，多核SoC系统中一般会给每个核心处理器分配一个后门地址以对应于各核心处理器的后门接口，用于去访问其他核心处理器的独立内存；其他非核主机，比如DMA，ETHET等主机访问时也只能通过后门接口访问该内存空间，这样大大降低了数据访问效率。

发明内容

本发明的目的在于提供一种多核SoC系统及其内存通信方法，结构简单，而且通信速度较快。

为达上述目的，本发明提供如下技术方案：

本发明提供一种多核SoC系统，所述多核SoC系统包括多个核心处理器、内存、一个地址映射对照表，所述内存划分为多个区块分别作为一个所述核心处理器的独立内存；多个所述核心处理器与所述内存均耦接，发出逻辑地址以访问内存，所述内存具有物理地址，任一所述核心处理器所配置的可发出的访问内存的逻辑地址的范围大小与所述内存的物理地址的范围大小均相等；所述地址映射对照表的数量仅为一个，记录有一套所述多核SoC系统中逻辑地址与所述物理地址的对应关系，用于任一所述核心处理器在发出逻辑地址访问内存时读取以查找对应的内存的物理地址。

在一实施方式中，所述多核SoC系统还包括仲裁管理器，所述仲裁管理器管理各所述核心处理器访问内存的顺序、权限。

在一实施方式中，各所述核心处理器的独立内存包括指令存储器和数据存储器。

在一实施方式中，一个或多个所述核心处理器的独立内存划分为多个子区域，各子区域相对于不同的核心处理器具有不同的权限。

在一实施方式中，所述多核SoC系统还包括非核主机，所述非核主机经由所述仲裁管理器直接访问内存或经由各核心处理器的后门接口访问内存。

本发明还提供一种如前所述的多核SoC系统的内存通信方法，所述内存通信方法包括：任一所述核心处理器直接发出访问内存的逻辑地址，根据所述地址映射对照表直接确认所需访问内存的物理地址，如果所述物理地址对应于所述核心处理器的独立内存，则所述核心处理器直接访问自己的独立内存；如果所述物理地址对应于其他核心处理器的独立内存，则所述核心处理器直接访问其他核心处理器的独立内存。

在一实施方式中，通过仲裁管理器管理各所述核心处理器访问内存的顺序、权限。

在一实施方式中，所述仲裁管理器管理各所述核心处理器访问内存的顺序包括：每个核心处理器访问自已的独立内存为最高优先级，访问其他核心处理器的独立内存，采取固定优先级、优先级可配或轮询方式进行处理。

在一实施方式中，所述仲裁管理器管理各所述核心处理器访问内存的权限包括读、写、执行以及特权模式。

在一实施方式中，所述仲裁管理器还记录内存被访问的情况信息，包括访问内存的核心处理器的id、访问内存的物理地址以及访问类型。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明所述多核SoC系统及其内存通信方法，虽然内存也划分多个区块以分别作为各个核心处理器的独立内存，但各个核心处理器所配置的可发出的访问内存的逻辑地址的范围大小与内存的物理地址的范围大小均相等，即任一核心处理器均可以直接实际访问内存的全部范围，通过系统中唯一的一个地址映射对照表，其上记录有一套多核SoC系统中所有的逻辑地址与内存的物理地址的对应关系，用于任一核心处理器在访问内存时读取以查找对应的内存的物理地址。如此，任一核心处理器在发出逻辑地址访问内存时，如果查找到对应的物理地址是该核心处理器自身对应的独立内存，则该核心处理器直接访问自己的独立内存；如果物理地址对应于其他核心处理器的独立内存，则该核心处理器直接访问其他核心处理器的独立内存，不需要通过其他后门接口。所以，本发明所述多核SoC系统结构简单，而且内存通信速度较快。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明第一实施方式提供的一种多核SoC系统的结构示意图。

具体实施方式

下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明的技术方案提供一种多核SoC系统及其内存通信方法，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本发明实施例优选顺序的限定。且在以下实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。

请参阅图1所示，本发明第一实施方式提供一种多核SoC系统，所述多核SoC系统包括多个核心处理器10、内存20、一个地址映射对照表，所述内存20划分为多个区块分别作为一个所述核心处理器10的独立内存；多个所述核心处理器10与所述内存20均耦接，发出逻辑地址以访问内存20，所述内存20具有物理地址，任一所述核心处理器10所配置的可发出的访问内存20的逻辑地址的范围大小与所述内存20的物理地址的范围大小均相等；所述地址映射对照表的数量仅为一个，记录有一套所述多核SoC系统中逻辑地址与所述物理地址的对应关系，用于任一所述核心处理器10在发出逻辑地址访问内存20时读取以查找对应的内存20的物理地址。

所述内存20可以是单个的一整块，也可以是多个小块共同构成。所述内存20由多个小块共同构成的情况下，多个小块共同构成后的内存20即作为一个整体来看待。所述内存20在整体上被划分为多个区块，一个区块作为一个核心处理器10的独立内存。当然，各个区块之间可以有大小之分，也可以相等，主要是根据各核心处理器10的需求而确定。多个所述核心处理器10之间可以相同，也可以不相同。在一具体实施例中，采用4个相同的ARM（公司名） Cortex-M7（型号）构成一多核SoC系统。即4个核心处理器10是相同的，则内存20被划分为4个区块，各个区块也是相等的。而且，各所述核心处理器10的独立内存一般还可以进一步划分为指令存储器和数据存储器，以ARM Cortex-M7作为核心处理器10为例，各个核心处理器10的独立内存均包括有指令存储器和数据存储器，各指令存储器和各数据存储器的大小均可以为64K。另外，各个核心处理器10的独立内存还可以划分为多个子区域，各子区域相对于不同的核心处理器10具有不同的权限。例如，第一个核心处理器10的独立内存中的数据存储器部分，划分为4个子区域，第1个子区域对第一个核心处理器10当然开放全部的权限，但第2个子区域只对第二个核心处理器10开放读取权限，第3个子区域只对第三个核心处理器10开放读取权限，第4个子区域则只对第四个核心处理器10开放读取修改等权限，如此更有利于通信的安全。

核心处理器10在生产厂家销售出厂时，本身能够发出的逻辑地址（以访问内存20）的范围是很大的。在使用核心处理器10进行系统设计时，往往对核心处理器10进行配置，限制能够发出的逻辑地址的范围，只允许发出部分逻辑地址以直接访问自己对应的独立内存，而要访问其他核心处理器10对应的独立内存则通过其他后门接口（系统中会配置其他对应的后门地址）进行，此即现有方案。而本发明中，各个核心处理器10所配置的可发出的访问内存20的逻辑地址的范围大小（可简称寻址范围）与内存20的物理地址的范围大小均相等，即任一核心处理器10均可以直接访问内存20的全部范围，即既可以直接发出逻辑地址访问自己的独立内存，也可以直接发出逻辑地址访问其他核心处理器10的独立内存。当然，这样配置的前提是各核心处理器10之间确实需要访问对方的独立内存。如果一个多核SoC系统中，有一个或多个核心处理器10只需要访问自己的独立内存，不需要访问其他核心处理器10的独立内存，而其他核心处理器10之间需要相互访问各自（或部分）的独立内存，则该只需要访问自己的独立内存的核心处理器10与相应独立内存之间可以参考采用现有单核SoC系统或多核SoC系统的方案，而其他核心处理器10与各自的独立内存之间依然可以采用本发明的方案或借鉴本发明的精髓。本发明的保护范围应当涵盖此种情形。当然，在所述多核SoC系统中包含仲裁管理器（详见后文描述）时，只需要访问自己的独立内存的核心处理器10与相应独立内存之间也可以通过配置所述仲裁管理器实现。

所述核心处理器10配置好能够直接发出逻辑地址访问自已的或其他核心处理器10的独立内存，而具体的，所述核心处理器10在发出逻辑地址以访问内存20时，则是通过所述地址映射对照表以查找对应的内存20的物理地址。本发明，所述地址映射对照表在所述多核SoC系统中只有一个，记录有一套所述多核SoC系统中所有逻辑地址与所述内存20的物理地址的对应关系。任一核心处理器10在发出逻辑地址访问内存20时均读取该唯一的一个地址映射对照表，以查找对应的内存20的物理地址。又如前所述，所述内存20被划分为多个区块以分别作为一个核心处理器10的独立内存，所以不同的物理地址则可能对应不同的核心处理器10的独立内存。如此，任一核心处理器10在发出逻辑地址访问内存20时，如果查找到对应的物理地址是该核心处理器10自身对应的独立内存，则该核心处理器10直接访问自己的独立内存；如果物理地址对应于其他核心处理器10的独立内存，则该核心处理器10直接访问其他核心处理器10的独立内存，不需要通过其他后门接口。以前述具体实施例来理解，假定所述地址映射对照表中，逻辑地址0x00000-0x0FFFF与第一个核心处理器10的指令存储器（独立内存，下同）的物理地址范围对应，逻辑地址0x10000-0x1FFFF与第二个核心处理器10的指令存储器的物理地址范围对应，逻辑地址0x20000-0x2FFFF与第三个核心处理器10的指令存储器的物理地址范围对应，逻辑地址0x30000-0x3FFFF与第四个核心处理器10的指令存储器的物理地址范围对应；逻辑地址0x20000000-0x2000FFFF与第一个核心处理器10的数据存储器（独立内存，下同）的物理地址范围对应，逻辑地址0x20010000-0x2001FFFF与第二个核心处理器10的数据存储器的物理地址范围对应，逻辑地址0x20020000-0x2002FFFF与第三个核心处理器10的数据存储器的物理地址范围对应，逻辑地址0x20030000-0x2003FFFF与第四个核心处理器10的数据存储器的物理地址范围对应，从而形成一个多核SoC系统中一套唯一的地址映射关系。如此，第一个核心处理器10发出逻辑地址0x00000-0x0FFFF时，实际上是访问第一个核心处理器10自身的指令存储器；而发出逻辑地址0x10000-0x1FFFF时，实际上是访问第二个核心处理器10自身的指令存储器；而对于第二个核心处理器10，发出逻辑地址0x0-0x0FFFF时，实际上是访问第一个核心处理器10的指令存储器，发出逻辑地址0x10000-0x1FFFF时才是访问第二个核心处理器10自身的指令存储器；其他核心处理器10、发出其他逻辑地址、访问数据存储器的情况亦与此类似。这样的一套唯一的地址映射关系，提高了多个核心处理器10之间访问各自独立内存的性能，提高了嵌入式开发的效率。

在一实施方式中，所述多核SoC系统还包括仲裁管理器30，所述地址映射对照表设置于所述仲裁管理器30中，所述仲裁管理器30管理各所述核心处理器10访问内存20的顺序、权限。具体如何管理，在后文详述。

在一实施方式中，所述多核SoC系统还包括非核主机40，所述非核主机40经由所述仲裁管理器30直接访问内存20或经由各核心处理器10的后门接口访问内存20。所述非核主机40可以为DMA、DSP、NPU或ETHET。所述非核主机40如果与多个所述核心处理器10的协议相兼容，则可以经由所述仲裁管理器30直接访问内存20；当然，如果不能兼容，则可以经由各核心处理器10的后门接口访问内存20。而且，前述各核心处理器10的独立内存或各独立内存的不同子区域，相对于不同的非核主机40也可以具有不同的权限。

本发明第二实施方式提供一种多核SoC系统的内存20通信方法，所述多核SoC系统的结构如前所述，所述内存20通信方法包括：任一所述核心处理器10直接发出访问内存20的逻辑地址，根据所述地址映射对照表直接确认所需访问内存20的物理地址，如果所述物理地址对应于所述核心处理器10的独立内存，则所述核心处理器10直接访问自己的独立内存；如果所述物理地址对应于其他核心处理器10的独立内存，则所述核心处理器10直接访问其他核心处理器10的独立内存。

在一实施方式中，通过仲裁管理器30管理各所述核心处理器10访问内存20的顺序、权限。

在一实施方式中，所述仲裁管理器30管理各所述核心处理器10访问内存20的顺序包括：每个核心处理器10访问自已的独立内存为最高优先级，访问其他核心处理器10的独立内存，采取固定优先级、优先级可配或轮询方式进行处理。具体处理方式可以由用户配置所决定。

在一实施方式中，所述仲裁管理器30管理各所述核心处理器10访问内存20的权限包括读、写、执行以及特权模式。具体处理方式可以由用户配置所决定。如前所述，不同的核心处理器10，对于不同的独立内存，甚至独立内存中不同的子区域，可以有不同的权限，用户根据需要配置好后，所述仲裁管理器30则根据配置的权限要求对核心处理器10的访问请求进行管理。当然，在所述多核SoC系统中包含其他非核主机40时，所述仲裁管理器30则也根据配置的权限要求对其他非核主机40的访问请求进行管理。

在一实施方式中，所述仲裁管理器30还记录内存20被访问的情况信息，包括访问内存20的核心处理器10的id、访问内存20的物理地址以及访问类型。如此，内存20的访问情况被记录后，可以后续进行查询内存20的访问情况，便于溯源研究。当然，在所述多核SoC系统中包含其他非核主机40时，所述仲裁管理器30记录内存20被访问的情况信息，也包括访问内存20的其他非核主机40的id、访问内存20的物理地址以及访问类型。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明所述多核SoC系统及其内存20通信方法，虽然内存20也划分多个区块以分别作为各个核心处理器10的独立内存，但各个核心处理器10所配置的可发出的访问内存20的逻辑地址的范围大小与内存20的物理地址的范围大小均相等，即任一核心处理器10均可以直接实际访问内存20的全部范围，通过系统中唯一的一个地址映射对照表，其上记录有一套多核SoC系统中所有的逻辑地址与内存20的物理地址的对应关系，用于任一核心处理器10在访问内存20时读取以查找对应的内存20的物理地址。如此，任一核心处理器10在发出逻辑地址访问内存20时，如果查找到对应的物理地址是该核心处理器10自身对应的独立内存，则该核心处理器10直接访问自己的独立内存；如果物理地址对应于其他核心处理器10的独立内存，则该核心处理器10直接访问其他核心处理器10的独立内存，不需要通过其他后门接口。所以，本发明所述多核SoC系统结构简单，而且内存通信速度较快。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。此外，说明书中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种多核SoC系统，其特征在于，所述多核SoC系统包括多个核心处理器、内存、一个地址映射对照表，所述内存划分为多个区块分别作为一个所述核心处理器的独立内存；多个所述核心处理器与所述内存均耦接，发出逻辑地址以访问内存，所述内存具有物理地址，任一所述核心处理器所配置的可发出的访问内存的逻辑地址的范围大小与所述内存的物理地址的范围大小均相等；所述地址映射对照表的数量仅为一个，记录有一套所述多核SoC系统中逻辑地址与所述物理地址的对应关系，用于任一所述核心处理器在发出逻辑地址访问内存时读取以查找对应的内存的物理地址以直接访问各任一核心处理器的独立内存。

2.根据权利要求1所述的多核SoC系统，其特征在于，所述多核SoC系统还包括仲裁管理器，所述仲裁管理器管理各所述核心处理器访问内存的顺序、权限。

3.根据权利要求1所述的多核SoC系统，其特征在于，各所述核心处理器的独立内存包括指令存储器和数据存储器。

4.根据权利要求1所述的多核SoC系统，其特征在于，一个或多个所述核心处理器的独立内存划分为多个子区域，各子区域相对于不同的核心处理器具有不同的权限。

5.根据权利要求2所述的多核SoC系统，其特征在于，所述多核SoC系统还包括非核主机，所述非核主机经由所述仲裁管理器直接访问内存或经由各核心处理器的后门接口访问内存。

6.一种如权利要求1-5任意一项所述的多核SoC系统的内存通信方法，其特征在于，所述内存通信方法包括：任一所述核心处理器直接发出访问内存的逻辑地址，根据所述地址映射对照表直接确认所需访问内存的物理地址，如果所述物理地址对应于所述核心处理器的独立内存，则所述核心处理器直接访问自己的独立内存；如果所述物理地址对应于其他核心处理器的独立内存，则所述核心处理器直接访问其他核心处理器的独立内存。

7.根据权利要求6所述的内存通信方法，其特征在于，通过仲裁管理器管理各所述核心处理器访问内存的顺序、权限。

8.根据权利要求7所述的内存通信方法，其特征在于，所述仲裁管理器管理各所述核心处理器访问内存的顺序包括：每个核心处理器访问自已的独立内存为最高优先级，访问其他核心处理器的独立内存，采取固定优先级、优先级可配或轮询方式进行处理。

9.根据权利要求7所述的内存通信方法，其特征在于，所述仲裁管理器管理各所述核心处理器访问内存的权限包括读、写、执行以及特权模式。

10.根据权利要求7所述的内存通信方法，其特征在于，所述仲裁管理器模块还记录内存被访问的情况信息，包括访问内存的核心处理器的id、访问内存的物理地址以及访问类型。

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