CN116009639A - 带隙基准电路 - Google Patents

Abstract

本公开的实施例提供一种带隙基准电路，其包括核心电流产生电路、运放、运放电压控制电路、电流镜像电路、电压控制电路、电流源电路、第一和第二分流电路及输出电路。核心电流产生电路根据运放的输出端的电压和第一电压生成核心电流。电流镜像电路生成核心电流的镜像电流。电压控制电路根据镜像电流控制第一节点的电压的温度变化率。电流源电路生成恒定电流。第一分流电路根据第一节点的电压和恒定电流生成第一分流。第二分流电路根据运放的第一输入端的电压和恒定电流生成第二分流。运放电压控制电路根据核心电流和第一分流控制运放的第一输入端的电压并根据核心电流和第二分流控制运放的第二输入端的电压。输出电路根据核心电流生成基准电压。

Description

带隙基准电路

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及带隙基准电路。

背景技术

带隙基准电路作为对温度变化不敏感的基准源，被广泛应用于集成电路中。在带隙基准电路内部，通过正温度系数电压/电流和负温度系数电压/电流的叠加，可以实现较低温度系数的电压/电流。然而现有的带隙基准电路内部存在非线性温度系数的电压/电流。为了实现更低温度系数的电压/电流，除了对线性温度系数项进行补偿外，还需要进行高阶曲率的温度补偿。

发明内容

本文中描述的实施例提供了一种带隙基准电路。

根据本公开的第一方面，提供了一种带隙基准电路。该带隙基准电路包括：核心电流产生电路、运放、运放电压控制电路、电流镜像电路、电压控制电路、电流源电路、第一分流电路、第二分流电路、以及输出电路。其中，核心电流产生电路被配置为：根据运放的输出端的电压和来自第一电压端的第一电压生成核心电流。电流镜像电路被配置为：生成核心电流的镜像电流，并经由第一节点向电压控制电路提供镜像电流。电压控制电路被配置为：使得第一节点的电压具有负温度系数，并根据镜像电流来控制第一节点的电压的温度变化率。电流源电路被配置为：生成恒定电流，并经由第二节点向第一分流电路和第二分流电路二者共同提供恒定电流。第一分流电路被配置为：根据第一节点的电压和恒定电流来生成第一分流。第二分流电路被配置为：根据运放的第一输入端的电压和恒定电流来生成第二分流。运放电压控制电路被配置为：根据核心电流和第一分流控制运放的第一输入端的电压，并根据核心电流和第二分流控制运放的第二输入端的电压。输出电路被配置为：根据核心电流生成基准电压。其中，运放的第一输入端的电压的温度变化率小于第一节点的电压的温度变化率。

在本公开的一些实施例中，核心电流产生电路包括：第一晶体管、以及第二晶体管。其中，第一晶体管的控制极耦接第二晶体管的控制极和运放的输出端。第一晶体管的第一极耦接第一电压端。第一晶体管的第二极耦接运放的第一输入端。第二晶体管的第一极耦接第一电压端。第二晶体管的第二极耦接运放的第二输入端。

在本公开的一些实施例中，运放电压控制电路包括：第三晶体管、第四晶体管、第一电阻器、第二电阻器、以及第三电阻器。其中，第一电阻器的第一端耦接第二电阻器的第一端和运放的第一输入端。第三晶体管的控制极耦接第三晶体管的第二极和第二电阻器的第二端。第三晶体管的第一极耦接第二电压端。第四晶体管的控制极耦接第四晶体管的第二极、运放的第二输入端和第三电阻器的第一端。第四晶体管的第一极耦接第二电压端。第一电阻器的第二端耦接第二电压端。第三电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，输出电路包括：第五晶体管、以及第四电阻器。其中，第五晶体管的控制极耦接第一晶体管的控制极。第五晶体管的第一极耦接第一电压端。第五晶体管的第二极耦接第四电阻器的第一端和输出电压端。第四电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，电流镜像电路包括：第六晶体管。其中，第六晶体管的控制极耦接第一晶体管的控制极。第六晶体管的第一极耦接第一电压端。第六晶体管的第二极耦接第一节点。

在本公开的一些实施例中，电压控制电路包括：第七晶体管。其中，第七晶体管的控制极耦接第七晶体管的第二极和第一节点。第七晶体管的第一极耦接第二电压端。

在本公开的一些实施例中，电流源电路包括：第八晶体管。其中，第八晶体管的控制极耦接第一晶体管的控制极。第八晶体管的第一极耦接第一电压端。第八晶体管的第二极耦接第二节点。

在本公开的一些实施例中，第一分流电路包括：第九晶体管。其中，第九晶体管的控制极耦接第一节点。第九晶体管的第一极耦接第二节点。

第九晶体管的第二极耦接运放的第一输入端。

在本公开的一些实施例中，第二分流电路包括：第十晶体管。其中，第十晶体管的控制极耦接运放的第一输入端。第十晶体管的第一极耦接第二节点。第十晶体管的第二极耦接运放的第二输入端。

根据本公开的第二方面，提供了一种带隙基准电路。该带隙基准电路包括：第一晶体管至第十晶体管、第一电阻器至第四电阻器、以及运放。其中，第一晶体管的控制极耦接第二晶体管的控制极和运放的输出端。第一晶体管的第一极耦接第一电压端。第一晶体管的第二极耦接运放的第一输入端、第一电阻器的第一端和第二电阻器的第一端。第二晶体管的第一极耦接第一电压端。第二晶体管的第二极耦接运放的第二输入端、第三电阻器的第一端以及第四晶体管的控制极和第二极。第三晶体管的控制极耦接第三晶体管的第二极和第二电阻器的第二端。第三晶体管的第一极耦接第二电压端。第四晶体管的第一极耦接第二电压端。第一电阻器的第二端耦接第二电压端。第三电阻器的第二端耦接第二电压端。第五晶体管的控制极耦接第一晶体管的控制极。第五晶体管的第一极耦接第一电压端。第五晶体管的第二极耦接第四电阻器的第一端和输出电压端。第四电阻器的第二端耦接第二电压端。第六晶体管的控制极耦接第一晶体管的控制极。第六晶体管的第一极耦接第一电压端。第六晶体管的第二极耦接第七晶体管的控制极和第二极。第七晶体管的第一极耦接第二电压端。第八晶体管的控制极耦接第一晶体管的控制极。第八晶体管的第一极耦接第一电压端。第八晶体管的第二极耦接第九晶体管的第一极和第十晶体管的第一极。第九晶体管的控制极耦接第七晶体管的第二极。第九晶体管的第二极耦接运放的第一输入端。第十晶体管的控制极耦接运放的第一输入端。第十晶体管的第二极耦接运放的第二输入端。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是一种带隙基准电路的示例性电路图；

图2是用于图1所示的带隙基准电路的一些信号的波形图；

图3是根据本公开的实施例的带隙基准电路的示意性框图；

图4是根据本公开的实施例的带隙基准电路的示例性电路图；以及

图5是用于图4所示的带隙基准电路的一些信号的波形图。

在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。此外，为便于统一表述，在上下文中，将双极型晶体管(BJT)的基极称为控制极，将BJT的发射极称为第一极，将BJT的集电极称为第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出一种带隙基准电路100的示例性电路图。在图1的示例中，晶体管M1、晶体管M2、晶体管Q3、晶体管Q4、晶体管M5、电阻器R1、电阻器R2、电阻器R3、电阻器R4以及运放Amp构成带隙基准核心电路。晶体管M6、晶体管Q7、电阻器R5和电阻器R6构成补偿电路。其中，晶体管M1、晶体管M2和晶体管M5是PMOS晶体管。晶体管Q3、晶体管Q4和晶体管Q7是NPN双极型晶体管。

流过晶体管M5的电流(即，流过晶体管M1或M2的电流)为核心电流Icore。核心电流Icore流过电阻器R4，从而在电阻器R4的第一端生成基准电压Vref。晶体管M6生成流过晶体管M1的电流的镜像电流。通过将电阻器R5和电阻器R6的电阻值设置成相等可使得流过电阻器R5和电阻器R6的电流相等，在图1中由I_NL表示。晶体管Q3、晶体管Q4和晶体管Q7是NPN双极型晶体管，它们的基极发射极电压具有负温度系数。由于运放Amp的两个输入端虚短，两个输入端处的电压相等。因此，电阻器R2两端的电压都具有负温度系数。通过设置晶体管Q3和晶体管Q4的参数可使得流过电阻器R2的电流I_PATA具有正温度系数。流过电阻器R2的电流I_PATA等于分别流过晶体管Q3和晶体管Q4的电流。由于晶体管Q4的基极发射极电压具有负温度系数，因此流过电阻器R3的电流具有负温度系数。流过晶体管Q4的电流I_PATA与流过电阻器R3的电流的温度系数相反，从而使得流过晶体管M1或晶体管M2的电流的温度系数相比于电流I_PATA的温度系数更小，因此，流过晶体管Q7的电流I_CT的温度系数更小。

根据双极型晶体管的特性，流过双极型晶体管的电流的温度系数越小，则双极型晶体管的基极发射极电压的温度变化率越大。因此，晶体管Q7的基极发射极电压的温度变化率大于晶体管Q4的基极发射极电压的温度变化率。也就是说，随着温度升高，晶体管Q7的基极电压下降得比晶体管Q4的基极电压更快。因此，电流I_NL具有正温度系数。电流I_NL的流向如图1所示。参考图2可见，在核心电流Icore具有负温度系数的情况下，电流I_NL能够实现曲率补偿的目的。补偿后的核心电流Icorr相比于补偿前的核心电流Icore随温度T的变化更小，因此更加稳定。

然而由于元器件材料和工艺等的差异，带隙基准电路100的核心电流Icore有可能具有正温度系数。图1所示的带隙基准电路100只能对补偿前是负温度系数的核心电流Icore(对应负温度系数的基准电压)进行补偿，如果要对正温度系数的核心电流Icore(对应正温度系数的基准电压)进行补偿，需要将I_NL变为负温度系数或者使得图1中电流I_NL的流向被反向。而通过改变电阻器R5和电阻器R6的电阻值无法实现，所以图1所示的结构不能对正温度系数的基准电压进行补偿。

本公开的实施例提出了一种能够对正温度系数的基准电压进行补偿的带隙基准电路。图3示出根据本公开的实施例的带隙基准电路300的示意性框图。该带隙基准电路300包括：核心电流产生电路310、运放Amp、运放电压控制电路320、电流镜像电路330、电压控制电路340、电流源电路350、第一分流电路360、第二分流电路370、以及输出电路380。

核心电流产生电路310耦接运放Amp、运放电压控制电路320、电流镜像电路330和输出电路380。核心电流产生电路310还耦接第一电压端V1。核心电流产生电路310被配置为：根据运放Amp的输出端的电压V_G1和来自第一电压端V1的第一电压V1生成核心电流Icore。在本公开的一些实施例中，核心电流Icore随着运放Amp的输出端的电压V_G1的升高而降低，且随着运放Amp的输出端的电压V_G1的降低而升高。

电流镜像电路330耦接核心电流产生电路310、运放Amp、运放电压控制电路320、电流镜像电路330、电压控制电路340和输出电路380。电流镜像电路330被配置为：生成核心电流Icore的镜像电流I_CT，并经由第一节点N1向电压控制电路340提供镜像电流I_CT。

电压控制电路340经由第一节点N1耦接电流镜像电路330和第一分流电路360。电压控制电路340被配置为：使得第一节点N1的电压具有负温度系数，并根据镜像电流I_CT来控制第一节点N1的电压的温度变化率。在本公开的一些实施例中，镜像电流I_CT的温度系数接近于0。镜像电流I_CT的温度系数越低则第一节点N1的电压的温度变化率越高。

电流源电路350经由第二节点N2耦接第一分流电路360以及第二分流电路370。电流源电路350被配置为：生成恒定电流I_SUM，并经由第二节点N2向第一分流电路360和第二分流电路370二者共同提供恒定电流I_SUM。恒定电流I_SUM限定了流过第一分流电路360和第二分流电路370二者的电流之和。在本公开的一些实施例中，恒定电流I_SUM小于核心电流Icore。恒定电流I_SUM与核心电流Icore的比例可根据实际应用具体调整。

第一分流电路360经由第二节点N2耦接电流源电路350和第二分流电路370。第一分流电路360经由第一节点N1耦接电流镜像电路330和电压控制电路340。第一分流电路360耦接运放Amp的第一输入端。第一分流电路360被配置为：根据第一节点N1的电压和恒定电流I_SUM来生成第一分流I_NT1。第一分流I_NT1经由运放Amp的第一输入端流入运放电压控制电路320。

第二分流电路370经由第二节点N2耦接电流源电路350和第一分流电路360。第二分流电路370耦接运放Amp的两个输入端。第二分流电路370被配置为：根据运放Amp的第一输入端的电压V+和恒定电流I_SUM来生成第二分流I_NT2。其中，运放Amp的第一输入端的电压V+的温度变化率小于第一节点N1的电压的温度变化率。

运放电压控制电路320耦接运放Amp的两个输入端、核心电流产生电路310、第一分流电路360、以及第二分流电路370。运放电压控制电路320被配置为：根据核心电流Icore和第一分流I_NT1控制运放Amp的第一输入端的电压V+，并根据核心电流Icore和第二分流I_NT2控制运放Amp的第二输入端的电压V-。

输出电路380耦接核心电流产生电路310、运放Amp、以及电流镜像电路330。输出电路380被配置为：根据核心电流Icore生成基准电压Vref。

由于运放Amp的第一输入端的电压V+的温度变化率小于第一节点N1的电压的温度变化率，因此，第二分流I_NT2的温度变化率小于第一分流I_NT1的温度变化率。在第一分流I_NT1与第二分流I_NT2的总和被限定为恒定电流I_SUM的情况下，由于第一分流I_NT1与第二分流I_NT2的大小比例的改变，随着温度升高，第一分流I_NT1上升而第二分流I_NT2下降。这样第一分流I_NT1可使得运放Amp的第一输入端的电压V+升高，第二分流I_NT2可使得运放Amp的第二输入端的电压V-降低。因此，运放Amp的输出端的电压V_G1升高，从而使得核心电流Icore降低。因此，根据本公开的实施例的带隙基准电路300可使得具有正温度系数的核心电流Icore(对应正温度系数的基准电压Vref)具有负温度系数项的补偿，从而使得带隙基准电路300的输出更加稳定。

在本公开的一些实施例中，带隙基准电路300还可包括启动电路(在图3中未示出)，用于在启动阶段提供启动电流。启动电路在带隙基准电路300进入稳定工作状态后可停止提供启动电流。由于启动电路是带隙基准电路中常设置的电路，因此在本公开中不进一步赘述。

图4示出根据本公开的实施例的带隙基准电路400的示例性电路图。核心电流产生电路410包括：第一晶体管M1、以及第二晶体管M2。其中，第一晶体管M1的控制极耦接第二晶体管M2的控制极和运放Amp的输出端。第一晶体管M1的第一极耦接第一电压端V1。第一晶体管M1的第二极耦接运放Amp的第一输入端。第二晶体管M2的第一极耦接第一电压端V1。第二晶体管M2的第二极耦接运放Amp的第二输入端。

运放电压控制电路420包括：第三晶体管Q3、第四晶体管Q4、第一电阻器R1、第二电阻器R2、以及第三电阻器R3。其中，第一电阻器R1的第一端耦接第二电阻器R2的第一端和运放Amp的第一输入端。第三晶体管Q3的控制极耦接第三晶体管Q3的第二极和第二电阻器R2的第二端。第三晶体管Q3的第一极耦接第二电压端V2。第四晶体管Q4的控制极耦接第四晶体管Q4的第二极、运放Amp的第二输入端和第三电阻器R3的第一端。第四晶体管Q4的第一极耦接第二电压端V2。第一电阻器R1的第二端耦接第二电压端V2。第三电阻器R3的第二端耦接第二电压端V2。

输出电路480包括：第五晶体管M5、以及第四电阻器R4。其中，第五晶体管M5的控制极耦接第一晶体管M1的控制极。第五晶体管M5的第一极耦接第一电压端V1。第五晶体管M5的第二极耦接第四电阻器R4的第一端和输出电压端Vref。第四电阻器R4的第二端耦接第二电压端V2。

电流镜像电路430包括：第六晶体管M6。其中，第六晶体管M6的控制极耦接第一晶体管M1的控制极。第六晶体管M6的第一极耦接第一电压端V1。第六晶体管M6的第二极耦接第一节点N1。

电压控制电路440包括：第七晶体管Q7。其中，第七晶体管Q7的控制极耦接第七晶体管Q7的第二极和第一节点N1。第七晶体管Q7的第一极耦接第二电压端V2。

电流源电路450包括：第八晶体管M8。其中，第八晶体管M8的控制极耦接第一晶体管M1的控制极。第八晶体管M8的第一极耦接第一电压端V1。第八晶体管M8的第二极耦接第二节点N2。在图4的示例中，可通过设置第八晶体管M8的宽长比与第一晶体管M1的宽长比的比例来使得流过第八晶体管M8的电流小于流过第一晶体管M1的电流。在图4示例的替代实施例中，第八晶体管M8的控制极也可耦接偏置电压端。可通过设置来自偏置电压端的偏置电压的大小来使得流过第八晶体管M8的电流小于流过第一晶体管M1的电流。流过第八晶体管M8的电流可根据需要补偿的电流大小来具体设置。在本公开的一些实施例中，流过第八晶体管M8的电流小于流过第一晶体管M1的电流的百分之一。

第一分流电路460包括：第九晶体管M9。其中，第九晶体管M9的控制极耦接第一节点N1。第九晶体管M9的第一极耦接第二节点N2。第九晶体管M9的第二极耦接运放Amp的第一输入端。

第二分流电路470包括：第十晶体管M10。其中，第十晶体管M10的控制极耦接运放Amp的第一输入端。第十晶体管M10的第一极耦接第二节点N2。第十晶体管M10的第二极耦接运放Amp的第二输入端。

在图4的示例中，从第一电压端V1输入高电压信号，第二电压端V2接地。第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6、第八晶体管M8至第十晶体管M10是PMOS晶体管。第三晶体管Q3、第四晶体管Q4和第七晶体管Q7是NPN双极型晶体管。运放Amp的第一输入端是运放Amp的同相输入端。运放Amp的第二输入端是运放Amp的反相输入端。第一电阻器R1的电阻值等于第三电阻器R3的电阻值。本领域技术人员应理解，基于上述发明构思对图4所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图4所示的示例不同的设置。

在图4的示例中，第三晶体管Q3、第四晶体管Q4和第七晶体管Q7是NPN双极型晶体管，它们的基极发射极电压具有负温度系数。由于运放Amp的两个输入端虚短，两个输入端处的电压基本上相等。因此，第二电阻器R2两端的电压都具有负温度系数。通过设置第三晶体管Q3和第四晶体管Q4的参数可使得流过第二电阻器R2的电流I1具有正温度系数。因此，流过第四晶体管Q4的电流I2也具有正温度系数。由于第四晶体管Q4的基极发射极电压具有负温度系数，因此流过第三电阻器R3的电流具有负温度系数。流过第四晶体管Q4的电流I2与流过第三电阻器R3的电流的温度系数相反，从而使得流过第一晶体管M1或第二晶体管M2的电流的温度系数相比于电流I2的温度系数更小，因此，流过第七晶体管Q7的镜像电流I_CT的温度系数更小。

根据双极型晶体管的特性，流过双极型晶体管的电流的温度系数越小，则双极型晶体管的基极发射极电压的温度变化率越大。因此，第七晶体管Q7的基极发射极电压(第一节点N1的电压)的温度变化率大于第四晶体管Q4的基极发射极电压(运放Amp的第二输入端的电压V-)的温度变化率。由于运放Amp的两个输入端虚短，第七晶体管Q7的基极发射极电压(第一节点N1的电压)的温度变化率大于运放Amp的第一输入端的电压V+的温度变化率。参考图5可见，随着温度T升高，第一节点N1的电压V_N1下降得比运放Amp的第一输入端的电压V+更快。由于第九晶体管M9的栅极耦接第一节点N1，第十晶体管M10的栅极耦接运放Amp的第一输入端，因此，流过第九晶体管M9的第一分流I_NT1的上升变化率大于流过第十晶体管M10的第二分流I_NT2的上升变化率。由于第一分流I_NT1和第二分流I_NT2之和是恒定电流I_SUM，第一分流I_NT1和第二分流I_NT2的比例的改变导致第一分流I_NT1升高而第二分流I_NT2降低。这样第一分流I_NT1可使得运放Amp的第一输入端的电压V+升高，第二分流I_NT2可使得运放Amp的第二输入端的电压V-降低。因此，运放Amp的输出端的电压V_G1升高，从而使得核心电流Icore降低Icp(参考图5)。根据MOS晶体管的电压-电流关系(电流的温度系数是电压的温度系数的平方)可知电流Icp具有非线性的负温度系数。

在通过根据温度改变运放Amp的输出端的电压V_G1来对核心电流Icore进行补偿之前，带隙基准电路的核心电流Icore具有正温度系数。参考图5可见，通过在具有正温度系数的核心电流Icore上叠加具有负温度系数的电流Icp可得到补偿后的电流Icorr(Icorr＝Icore+Icp)，补偿后的电流Icorr相比于补偿前的核心电流Icore更加稳定。因此，在补偿之后，从带隙基准电路400输出的基准电压Vref也更加稳定。

本公开的实施例还提供了一种芯片。该芯片包括根据本公开的实施例的带隙基准电路。该芯片例如是电源管理类芯片。

本公开的实施例还提供了一种电子设备。该电子设备包括根据本公开的实施例的芯片。该电子设备例如是智能终端设备，诸如平板电脑、智能手机等。

综上所述，根据本公开的实施例的带隙基准电路通过根据温度调整运放的输出端的电压来对具有正温度系数的基准电压进行高阶曲率的温度补偿，从而使得带隙基准电路输出的基准电压更加稳定。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种带隙基准电路，包括：核心电流产生电路、运放、运放电压控制电路、电流镜像电路、电压控制电路、电流源电路、第一分流电路、第二分流电路、以及输出电路，

其中，所述核心电流产生电路被配置为：根据所述运放的输出端的电压和来自第一电压端的第一电压生成核心电流；

所述电流镜像电路被配置为：生成核心电流的镜像电流，并经由第一节点向所述电压控制电路提供所述镜像电流；

所述电压控制电路被配置为：使得所述第一节点的电压具有负温度系数，并根据所述镜像电流来控制所述第一节点的电压的温度变化率；

所述电流源电路被配置为：生成恒定电流，并经由第二节点向所述第一分流电路和所述第二分流电路二者共同提供所述恒定电流；

所述第一分流电路被配置为：根据所述第一节点的电压和所述恒定电流来生成第一分流；

所述第二分流电路被配置为：根据所述运放的第一输入端的电压和所述恒定电流来生成第二分流；

所述运放电压控制电路被配置为：根据所述核心电流和所述第一分流控制所述运放的所述第一输入端的电压，并根据所述核心电流和所述第二分流控制所述运放的第二输入端的电压；

所述输出电路被配置为：根据所述核心电流生成基准电压；

其中，所述运放的所述第一输入端的电压的温度变化率小于所述第一节点的电压的温度变化率。

2.根据权利要求1所述的带隙基准电路，其中，所述核心电流产生电路包括：第一晶体管、以及第二晶体管，

其中，所述第一晶体管的控制极耦接第二晶体管的控制极和所述运放的所述输出端，所述第一晶体管的第一极耦接所述第一电压端，所述第一晶体管的第二极耦接所述运放的所述第一输入端；

所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述运放的所述第二输入端。

3.根据权利要求1所述的带隙基准电路，其中，所述运放电压控制电路包括：第三晶体管、第四晶体管、第一电阻器、第二电阻器、以及第三电阻器，

其中，所述第一电阻器的第一端耦接所述第二电阻器的第一端和所述运放的所述第一输入端；

所述第三晶体管的控制极耦接所述第三晶体管的第二极和所述第二电阻器的第二端，所述第三晶体管的第一极耦接第二电压端；

所述第四晶体管的控制极耦接所述第四晶体管的第二极、所述运放的所述第二输入端和所述第三电阻器的第一端，所述第四晶体管的第一极耦接所述第二电压端；

所述第一电阻器的第二端耦接所述第二电压端；

所述第三电阻器的第二端耦接所述第二电压端。

4.根据权利要求2所述的带隙基准电路，其中，所述输出电路包括：第五晶体管、以及第四电阻器，

其中，所述第五晶体管的控制极耦接所述第一晶体管的所述控制极，所述第五晶体管的第一极耦接所述第一电压端，所述第五晶体管的第二极耦接所述第四电阻器的第一端和输出电压端；

所述第四电阻器的第二端耦接第二电压端。

5.根据权利要求2或4所述的带隙基准电路，其中，所述电流镜像电路包括：第六晶体管，

其中，所述第六晶体管的控制极耦接所述第一晶体管的所述控制极，所述第六晶体管的第一极耦接所述第一电压端，所述第六晶体管的第二极耦接所述第一节点。

6.根据权利要求1至4中任一项所述的带隙基准电路，其中，所述电压控制电路包括：第七晶体管，

其中，所述第七晶体管的控制极耦接所述第七晶体管的第二极和所述第一节点，所述第七晶体管的第一极耦接第二电压端。

7.根据权利要求2或4所述的带隙基准电路，其中，所述电流源电路包括：第八晶体管，

其中，所述第八晶体管的控制极耦接所述第一晶体管的所述控制极，所述第八晶体管的第一极耦接所述第一电压端，所述第八晶体管的第二极耦接所述第二节点。

8.根据权利要求1至4中任一项所述的带隙基准电路，其中，所述第一分流电路包括：第九晶体管，

其中，所述第九晶体管的控制极耦接所述第一节点，所述第九晶体管的第一极耦接所述第二节点，所述第九晶体管的第二极耦接所述运放的所述第一输入端。

9.根据权利要求1至4中任一项所述的带隙基准电路，其中，所述第二分流电路包括：第十晶体管，

其中，所述第十晶体管的控制极耦接所述运放的第一输入端，所述第十晶体管的第一极耦接所述第二节点，所述第十晶体管的第二极耦接所述运放的所述第二输入端。

10.一种带隙基准电路，包括：第一晶体管至第十晶体管、第一电阻器至第四电阻器、以及运放，

其中，所述第一晶体管的控制极耦接第二晶体管的控制极和所述运放的输出端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述运放的第一输入端、所述第一电阻器的第一端和第二电阻器的第一端；

所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述运放的第二输入端、第三电阻器的第一端以及第四晶体管的控制极和第二极；

第三晶体管的控制极耦接所述第三晶体管的第二极和所述第二电阻器的第二端，所述第三晶体管的第一极耦接第二电压端；

所述第四晶体管的第一极耦接所述第二电压端；

所述第一电阻器的第二端耦接所述第二电压端；

所述第三电阻器的第二端耦接所述第二电压端；

第五晶体管的控制极耦接所述第一晶体管的所述控制极，所述第五晶体管的第一极耦接所述第一电压端，所述第五晶体管的第二极耦接所述第四电阻器的第一端和输出电压端；

所述第四电阻器的第二端耦接所述第二电压端；

第六晶体管的控制极耦接所述第一晶体管的所述控制极，所述第六晶体管的第一极耦接所述第一电压端，所述第六晶体管的第二极耦接第七晶体管的控制极和第二极；

所述第七晶体管的第一极耦接所述第二电压端；

第八晶体管的控制极耦接所述第一晶体管的所述控制极，所述第八晶体管的第一极耦接所述第一电压端，所述第八晶体管的第二极耦接第九晶体管的第一极和第十晶体管的第一极；

所述第九晶体管的控制极耦接所述第七晶体管的所述第二极，所述第九晶体管的第二极耦接所述运放的所述第一输入端；

所述第十晶体管的控制极耦接所述运放的所述第一输入端，所述第十晶体管的第二极耦接所述运放的所述第二输入端。

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