CN115996053A - 一种带有双校准环路的振荡器 - Google Patents

一种带有双校准环路的振荡器 Download PDF

Info

Publication number
CN115996053A
CN115996053A CN202211552888.0A CN202211552888A CN115996053A CN 115996053 A CN115996053 A CN 115996053A CN 202211552888 A CN202211552888 A CN 202211552888A CN 115996053 A CN115996053 A CN 115996053A
Authority
CN
China
Prior art keywords
current
clock
calibration
output
oscillator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211552888.0A
Other languages
English (en)
Inventor
胡伟波
石方敏
崔海涛
马伟
燕翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Gutai Microelectronics Co ltd
Original Assignee
Jiangsu Gutai Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Gutai Microelectronics Co ltd filed Critical Jiangsu Gutai Microelectronics Co ltd
Priority to CN202211552888.0A priority Critical patent/CN115996053A/zh
Publication of CN115996053A publication Critical patent/CN115996053A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种带有双校准环路的振荡器，包括电流校准环路和时钟校准环路两部分，所述时钟校准环路包括鉴相器、电荷泵、压控振荡器；所述电流校准环路包括电流阵列、逐次逼近控制逻辑、比较器CMP；通过使基准电流逐次逼近地与基准时钟呈固定的比例，在进行时钟校准的同时，进行基准电流校准，并将校准的结果存储于电流阵列中，对振荡器的输出时钟进行锁定。本发明输出电流的校准是基于基准时钟而完成的，无需再引入另外的基准源作为校准参考，不需要修调；在完成校准之后无需持续提供基准时钟，简化了校准流程，降低了电路成本。

Description

一种带有双校准环路的振荡器
技术领域
本发明涉及集成电路系统领域，特别是一种带有双校准环路的振荡器。
背景技术
传统的集成电路系统中，时钟相频校准和基准电流校准是两个独立的校准过程；时钟相频的校准通常采用锁相环来实现，电流的校准通常采用修调来实现，两个校准过程相互独立，造成了资源上的浪费；此外，传统的锁相环，需要一直有外部时钟的输入，才能保证输出时钟的相频保持恒定。
发明内容
发明目的：为了克服现有技术中存在的不足，本发明提供一种带有双校准环路的振荡器，通过同时设置电流校准环路和时钟校准环路两部分，在进行时钟校准的同时，进行了基准电流校准，并将校准的结果存储在了电流阵列中，代替基准时钟对振荡器的输出时钟进行锁定，在电路校准完成之后无需持续的外部时钟输入。
技术方案：为实现上述目的，本发明的一种带有双校准环路的振荡器，通过使基准电流逐次逼近地与基准时钟呈固定的比例，在进行时钟校准的同时，进行基准电流校准，并将校准的结果存储于电流阵列中，对振荡器的输出时钟进行锁定；
用于实现上述效果的集成电路系统包括电流校准环路和时钟校准环路两部分，所述时钟校准环路包括鉴相器、电荷泵、压控振荡器；
其中，所述鉴相器用于对所述基准时钟与所述输出时钟的相频进行比较，转换为QA、QB的高低电平；所述电荷泵由电流源、电容及控制QA、QB的两个开关S1、S2组成，当S1导通时对电容充电，当S2导通时对电容放电；所述压控振荡器输出频率与电压VC有关，电压VC由一个单刀双置开关S0接在电荷泵的输出VA或电流阵列的输出VR上；
所述电流校准环路包括电流阵列、逐次逼近控制逻辑、比较器CMP；
其中，所述电流阵列由与单位电流呈二次幂的一系列可关断电流镜组成，所述电流阵列输出的电流流过一个电阻形成电压VR；所述逐次逼近控制逻辑根据比较器的输出呈二次幂逐次递减地打开或关闭电流阵列中的电流源，使VR接近VA；所述比较器CMP，当VR>VA时，输出为高电平，当VR<VA时，输出为低电平；
具体的校准工作步骤如下：
步骤Ⅰ，电路上电开始校准后，开关S0接在VA上，电路先后进行时钟校准和电流校准；
步骤Ⅱ，校准完成之后，开关S0接在VR上，电路锁定，电流输出和时钟输出保持稳定。
进一步地，时钟校准的具体过程：当输出时钟与基准时钟有相频误差时，通过鉴相器的输出来控制电荷泵产生一个与相频误差相关的电压，利用该电压经过电容后变为一个直流电平VA，VA的变化造成了压控振荡器输出时钟频率的变化，使得输出时钟与基准时钟的相频误差减小，由此，输出时钟的相频逐渐接近基准时钟，最终得到一个与基准时钟相频相同的输出时钟；这时VA也是一个与基准时钟相关的固定电平，时钟校准完成。
进一步地，电流校准的具体过程：电流阵列产生的初始电流流过一个电阻产生电压VR，当时钟校准完成后，VR与VA进行比较，比较的结果通过SAR逻辑反馈到电流阵列造成输出电流的变化，随后进行下一次比较，并呈二次幂地减小输出电流的变化步长，使VR逐次逼近VA；此时输出电流即与基准时钟呈一个固定的比例关系，输出电流校准完成。
进一步地，所述电流阵列输出的电流范围在0～(2N-1)I0之间，且为I0的整数倍。
有益效果：本发明的一种带有双校准环路的振荡器，至少包括以下优点：
(1)输出电流的校准是基于基准时钟而完成的，无需再引入另外的基准源作为校准参考，不需要修调。
(2)在完成校准之后无需持续提供基准时钟，简化了校准流程，降低了电路成本。
附图说明
附图1为本发明的一种双校准环路的振荡器的整体布局结构图；
具体实施方式
下面结合附图对本发明作更进一步的说明。
如附图1所述的一种带有双校准环路的振荡器，包括电流校准环路和时钟校准环路两部分；所述时钟校准环路包括鉴相器、电荷泵、压控振荡器；
其中，所述鉴相器可以对两个时钟的相频进行比较，转换为QA、QB的高低电平，当两个时钟的相频相同时，QA、QB均为占空比为50％的方波；所述电荷泵由电流源、电容及控制QA、QB的两个开关S1、S2组成；当S1导通时对电容充电，当S2导通时对电容放电；所述压控振荡器经典的使用变容二极管的LC振荡器，其输出频率与电压VC有关，电压VC由一个单刀双置开关S0接在电荷泵的输出VA或电流阵列的输出VR上；
所述电流校准环路包括电流阵列、逐次逼近控制逻辑、比较器CMP；
其中，所述电流阵列由与单位电流呈二次幂的一系列可关断电流镜组成，可以输出范围在0～(2N-1)I0之间的，为I0整数倍的电流，该电流流过一个电阻，形成电压VR；所述逐次逼近控制逻辑根据比较器的输出呈二次幂逐次递减地打开或关闭电流阵列中的电流源，使VR接近VA；所述比较器CMP，当VR>VA时，输出为高电平，当VR<VA时，输出为低电平。
具体的校准工作过程如下：
步骤Ⅰ，电路上电开始校准后，开关S0接在VA上，电路先后进行时钟校准和电流校准；
步骤Ⅱ，校准完成之后，开关S0接在VR上，电路锁定，电流输出和时钟输出保持稳定。
时钟校准的具体过程：当输出时钟与基准时钟有相频误差时，鉴相器的输出会控制电荷泵产生一个与相频误差相关的电压，该电压经过电容后变为一个直流电平VA，VA的变化造成了压控振荡器输出时钟频率的变化，使得输出时钟与基准时钟的相频误差减小，由此，输出时钟的相频逐渐接近基准时钟，最终得到一个与基准时钟相频相同的输出时钟。这时滤波器的输出VA也是一个与基准时钟相关的固定电平，时钟校准完成。
电流校准的具体过程：电流阵列产生的初始电流输出为0.5(假设电流阵列的输出电流的范围为0～1，此电流范围流过电阻后对应VA的变化范围)，该电流流过一个电阻产生电压VR，当时钟校准完成后，VR与VA进行比较，比较的结果通过SAR逻辑反馈到电流阵列造成输出电流的变化，随后进行下一次比较，并呈二次幂地减小输出电流的变化步长，使VR逐次逼近VA；例如：由上可知VR的初始值为0.5，当VA的值为0.6时，在进行比较后VR<VA，输出电流+0.25，VR变为0.75；随后再次进行比较，VR>VA，输出电流-0.125，VR变为0.625，如此逐次使得VR逼近VA，此时输出电流即与基准时钟呈一个固定的比例关系，输出电流校准完成。
以上描述仅为本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明上述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也同样视为本发明的保护范围。

Claims (4)

1.一种带有双校准环路的振荡器，其特征在于：通过使基准电流逐次逼近地与基准时钟呈固定的比例，在进行时钟校准的同时，进行基准电流校准，并将校准的结果存储于电流阵列中，对振荡器的输出时钟进行锁定；
用于实现上述效果的集成电路系统包括电流校准环路和时钟校准环路两部分，所述时钟校准环路包括鉴相器、电荷泵、压控振荡器；
其中，所述鉴相器用于对所述基准时钟与所述输出时钟的相频进行比较，转换为QA、QB的高低电平；所述电荷泵由电流源、电容及控制QA、QB的两个开关S1、S2组成，当S1导通时对电容充电，当S2导通时对电容放电；所述压控振荡器输出频率与电压VC有关，电压VC由一个单刀双置开关S0接在电荷泵的输出VA或电流阵列的输出VR上；
所述电流校准环路包括电流阵列、逐次逼近控制逻辑、比较器CMP；
其中，所述电流阵列由与单位电流呈二次幂的一系列可关断电流镜组成，所述电流阵列输出的电流流过一个电阻形成电压VR；所述逐次逼近控制逻辑根据比较器的输出呈二次幂逐次递减地打开或关闭电流阵列中的电流源，使VR接近VA；所述比较器CMP，当VR>VA时，输出为高电平，当VR<VA时，输出为低电平；
具体的校准工作步骤如下：
步骤Ⅰ，电路上电开始校准后，开关S0接在VA上，电路先后进行时钟校准和电流校准；
步骤Ⅱ，校准完成之后，开关S0接在VR上，电路锁定，电流输出和时钟输出保持稳定。
2.根据权利要求1所述的一种带有双校准环路的振荡器，其特征在于：时钟校准的具体过程：当输出时钟与基准时钟有相频误差时，通过鉴相器的输出来控制电荷泵产生一个与相频误差相关的电压，利用该电压经过电容后变为一个直流电平VA，VA的变化造成了压控振荡器输出时钟频率的变化，使得输出时钟与基准时钟的相频误差减小，由此，输出时钟的相频逐渐接近基准时钟，最终得到一个与基准时钟相频相同的输出时钟；这时VA也是一个与基准时钟相关的固定电平，时钟校准完成。
3.根据权利要求2所述的一种带有双校准环路的振荡器，其特征在于：电流校准的具体过程：电流阵列产生的初始电流流过一个电阻产生电压VR，当时钟校准完成后，VR与VA进行比较，比较的结果通过SAR逻辑反馈到电流阵列造成输出电流的变化，随后进行下一次比较，并呈二次幂地减小输出电流的变化步长，使VR逐次逼近VA；此时输出电流即与基准时钟呈一个固定的比例关系，输出电流校准完成。
4.根据权利要求1所述的一种带有双校准环路的振荡器，其特征在于：所述电流阵列输出的电流范围在0～(2N-1)I0之间，且为I0的整数倍。
CN202211552888.0A 2022-12-06 2022-12-06 一种带有双校准环路的振荡器 Pending CN115996053A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211552888.0A CN115996053A (zh) 2022-12-06 2022-12-06 一种带有双校准环路的振荡器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211552888.0A CN115996053A (zh) 2022-12-06 2022-12-06 一种带有双校准环路的振荡器

Publications (1)

Publication Number Publication Date
CN115996053A true CN115996053A (zh) 2023-04-21

Family

ID=85989711

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211552888.0A Pending CN115996053A (zh) 2022-12-06 2022-12-06 一种带有双校准环路的振荡器

Country Status (1)

Country Link
CN (1) CN115996053A (zh)

Similar Documents

Publication Publication Date Title
US6794944B2 (en) Lock detection circuit
US6147561A (en) Phase/frequency detector with time-delayed inputs in a charge pump based phase locked loop and a method for enhancing the phase locked loop gain
KR100847687B1 (ko) 주파수합성기 및 주파수조절방법
US7154978B2 (en) Cascaded delay locked loop circuit
US5708395A (en) Frequency multiplying device and digitally-controlled oscillator
EP0318930B1 (en) Voltage controlled oscillator
US6275115B1 (en) PLL circuit having current control oscillator receiving the sum of two control currents
CN100466475C (zh) 锁相环频率合成器开关电容的自动调节方法及电路
US7323942B2 (en) Dual loop PLL, and multiplication clock generator using dual loop PLL
CN110635803A (zh) 一种基于电平宽度提取的锁相加速电路及锁相环系统
CN101132176A (zh) 时钟乘法器以及具有该时钟乘法器的时钟发生器
US20040164811A1 (en) Wide lock range phase locked loop type frequency synthesizer capable of enhancing precision of phase/frequency comparator without increasing lockup time and its method for selecting oscillation frequency
CN115276646A (zh) 一种低噪声级联小数锁相环
US7436264B2 (en) Charge supply apparatus and method in frequency synthesizer
US8901974B2 (en) Phase locked loop and method for operating the same
US7154344B2 (en) Versatile feedback system for phase locked loop architecture
US6693987B1 (en) Digital-to-analog DAC-driven phase-locked loop PLL with slave PLL&#39;s driving DAC reference voltages
CN210469272U (zh) 基于电平宽度提取的锁相加速电路及锁相环系统
CN108988853B (zh) 数字辅助锁定电路
CN115996053A (zh) 一种带有双校准环路的振荡器
CN117097338A (zh) 一种基于可调延时精度tdc的电压数字转换电路
US10447253B2 (en) High performance PLL based on PVT independent stable oscillator
WO2007058002A1 (ja) 周波数シンセサイザ
JPH0993125A (ja) Ｐｌｌシンセサイザ回路
US7659785B2 (en) Voltage controlled oscillator and PLL having the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination