CN115983195B - 一种通过图形运算检查芯片版图噪声耦合与屏蔽的方法 - Google Patents

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Abstract

本申请技术针对复杂的片上系统芯片设计所面临的噪声耦合和屏蔽的关键问题，提出了一个物理版图设计验证流程中的用设计规则检查(DRC)的方法收集和筛选噪声源节点走线和噪声敏感节点走线的几何图形，并用几何图形运算的定量方法过滤筛选出产生较大寄生电容的交叠面积和平行走线区域。本方法除了能够图像化地直观显示芯片顶层的噪声耦合与屏蔽检查的结果，更能够以ASCII格式输出的数据库结果，叠加在原始的物理版图数据库上，其几何图形运算的定量结果可以以ASCII格式输出到报告文件中。本发明对于以“电路设计‑布局布线‑寄生参数提取‑后仿真‑电路设计修改”为核心的循环递增式射频模拟电路的设计流程来说极大地提高了设计效率。

Description

一种通过图形运算检查芯片版图噪声耦合与屏蔽的方法
技术领域
本发明涉及半导体设计中计算机辅助设计（Computer-Aided Design，简称CAD）工具与电子设计自动化工具（Electronic Design Automation，简称 EDA）技术领域，具体是指一种通过几何图形运算的方法对芯片物理版图中存在的噪声源电路节点组与对噪声敏感的电路节点组之间的噪声耦合与噪声屏蔽的性能进行分析和计算，并过滤筛选，然后根据筛选的结果对芯片版图设计进行优化调整，以获得更优越的屏蔽噪声和去噪声耦合性能的版图设计的方法。
背景技术
随着超大规模半导体集成电路的制造工艺进入深亚微米时代，在同一个芯片衬底上有越来越多的电路功能模块和子系统模块被集成进来，组成了复杂的片上系统(System-On-Chip，简称SOC)。片上系统中的电路模块分为模拟射频电路模块和数字逻辑模块两大类，其中，模拟射频电路处理的是在连续时间轴上物理量连续变化的电信号，称为模拟信号；数字逻辑模块处理的是在离散序列域里面的离散逻辑信号，简单的说，就是“1”和“0”逻辑信号。因为模拟信号的特点就是在时间横轴和代表物理量大小的纵轴上连续变化，其在两个轴上的精度是模拟信号处理的关键；相比之下，数字逻辑信号只要解决了时间轴上的同步问题，逻辑信号的电平高低是十分容易区分和处理的。
半导体芯片内部除了作为信息的载体而需要被处理的信号之外，还有无处不在的噪声存在。噪声来源于半导体器件本身的物理特性，比如由于载流子的布朗运动而造成的热噪声；由于半导体器件的晶体表面不均匀性导致载流子不断整合和产生而发生能量变化，在半导体能带之间而跃迁，进而造成的闪烁噪声；还有晶体管内部少数载流子不规则运动产生的散粒噪声等。噪声也可以来源于半导体器件外部，比如某个节点上的电压或者电流的大幅度波动和开关操作而造成一定程度的电压抖动通过寄生电容的耦合效应，传导到所关心的电路节点上来。
在噪声耦合的定量分析中，在半导体加工工艺参数都已经确定的前提下，不同金属层的之间的寄生电容的大小取决于两个相互绝缘的平板金属导体之间相互交叠的面积大小，即单位寄生电容为恒定值，那么交叠面积越大，寄生电容越大。在几何运算中，两个几何图形之间的交叠面积计算就是一个简单的逻辑与（AND）操作和面积计算（AREA）操作。
不同金属层之间的走线在三维空间中因相互靠近而造成的寄生电容，可以借助物理版图验证中的PEX检查，获取金属层之间每单位长度的走线在特定的三维间距范围内的寄生效应参数，从而计算出这种情况下的寄生电容。在几何运算中，获取平行走线间特定间距范围的操作是一个平行扩展（EXTEND）加上尺寸缩回（SIZE）的简单的几何图形操作组合。
同样，相同金属层之间的平行走线寄生电容测量，上述的三维方法退化成二维PEX检查，并获取该金属层每单位长度的走线在二维间距范围内的寄生效应参数，由此采取与上述描述同样的几何运算操作。
在高频段的射频信号处理芯片物理版图设计领域，存在着长走线造成寄生电阻的增加、或者走线长度需要根据所处理的射频信号波长而获得四分之一波长的阻抗变换特性等复杂的限制和设计要求，在几何运算中，这些要求也可以用简单的长度测量（LENGTH）操作而得到。
噪声对于作为信号的模拟物理量的干扰作用是显而易见的。其不可避免地提高了整个电子系统的平均噪声功率底线，从而降低了系统的信号处理性能，即信噪比这一关键的性能指标。在噪声的影响下，模拟物理量不得不提高其信号幅度大小或者信号功率大小，以便能够从噪声中区分出来，这样的处理方法显然阻碍了集成电路继续朝着超低功耗和超低电源电压的方向发展。所以，在半导体芯片版图的设计阶段，对噪声进行有效的隔离和屏蔽操作，是提高片上系统信噪比的重要手段之一。
要做到对噪声进行准确的隔离和屏蔽，需要明确在噪声耦合的机制中，哪一方是噪声的发生源，即施加影响方，哪一方是噪声的接收方，也即被动受影响方。通常在一个典型的片上系统中，时钟产生电路，特别是其中的振荡器电路，在很多情况下被当作噪声的发生源，其产生的地线到电源线之间的满幅振荡信号对周围环境有着显著的影响，比如噪声电流通过衬底和电源线传播到片上系统的其他电路模块，同时，在版图中传输时钟信号的连接线通过寄生电容的耦合效应，也会将电压或者电流的波动传递给周围的电学节点。另一个噪声源的例子是通讯系统中的功率放大器电路，因为驱动负载和尽可能提高信噪比的需要，功率放大器上的输出节点的电压和电流都具有最大幅度的变化；所以在一个具有功率放大器的片上系统中，版图中位于功率放大器周围的电路模块会受到非常强的电磁干扰，换言之，它们工作在噪声非常强的环境中。另一方面，片上系统中大都必不可少的带隙基准参考电压模块因为提供了芯片中几乎所有电路进行模拟信号处理所需要的参考基准电压，其受噪声所影响而导致的电压波动应该尽可能地降低，所以带隙基准电压模块的关键输出节点是芯片设计中的噪声敏感节点，需要进行噪声隔离。另一个典型的精确模拟信号处理模块的例子是高精度的模拟-数字转换器（Analogue-to-Digital Converter，即ADC），以典型的低功耗逐次逼近型ADC为例，其高精度比较器的两个差模输入节点和共模电压节点都需要严格的与噪声隔离，才能达到高精度高分辨率的性能要求，所以上述ADC的几个关键节点也是芯片设计中的噪声敏感节点，需要进行有效的噪声隔离。
大规模集成电路芯片的物理版图设计往往采用分模块的层级设计方法，即每一个相对独立的电路模块版图设计好之后在更高的层级上拼接成完整芯片的物理版图。所以电路模块版图的位置摆放设计在芯片的物理版图设计中属于布局设计，即Placement。电路模块内部的各个物理器件之间的电学连接由金属层连线完成，电路模块之间的模块接口的连接也由若干层金属层和金属层之间的通孔层完成，这些连接走线的设计在芯片的物理版图设计中属于布线设计，即Routing。物理版图设计的一个重要指标是做到尽可能紧凑的几何设计，以尽可能降低芯片的制造成本。所以布局设计中理所当然的需要考虑数据流或者信号流在各个电路模块中依次处理的走向，以尽可能减少走线所占用的面积；布局设计中另一个要考虑的因素就是噪声源模块和噪声敏感模块的相对位置间距需要尽可能拉大，并且用特殊的保护环或者深阱结构做成一个隔离岛的形式进行隔离。而走线设计则要求用最短的走线距离完成两个节点之间的连接，在此基础上，对噪声敏感的电路节点的走线需要注意与噪声源模块的电路节点走线拉开足够的距离，避免噪声源模块的电路节点走线的金属层与对噪声敏感的电路节点的走线金属层的交叠，或者交叠面积尽可能小，以避免噪声通过走线之间的寄生电容耦合进来。在密集布线的情况下还可以构建三维（或者二维）的走线屏蔽隧道（或者通道），屏蔽隧道（或者通道）自身接地，敏感走线从隧道（或者通道）中央穿过的特殊结构。
鉴于电路模块以及子系统的位置摆放对于芯片版图的整体设计具有极大的影响，布局设计的审核和修改往往被安排在物理版图设计的最初阶段，而对于噪声隔离的敏感布线审核流程则在版图设计的后半段流程中进行。在该流程中，对于噪声隔离的效果往往需要经过对寄生效应的提取，再进行结合了寄生效应的电路性能后仿真（Post-LayoutSimulation）来评估，所以这个审核流程在高性能的模拟射频芯片中会反复进行很多次，直到结合了寄生效应的电路性能后仿真结果达到设计要求为止。考虑片上系统错综复杂的体系结构和模块间数量巨大的连接走线，被视为噪声源的电路节点的走线和对噪声敏感的电路节点的走线的数量和不同走法的可能性都非常的多，提取了寄生效应的电路规模比原始的电路规模大很多，仿真时间大大延长，这样的反复调整和验证的过程往往耗费巨大的人力物力和时间成本，在研发项目管理中不是最优的研发管理方式。
芯片物理版图的验证是半导体芯片设计流程中一个重要的环节，其主要分设计规则检查（Design Rule Check，简称DRC）、电学规则检查（Electrical Rule Check，简称ERC）、和版图与电路图一致性检查（Layout Versus Schematic,简称LVS）。如果考虑物理版图带来的即生效应对电路性能的影响，那么还需要用到寄生提取检查（ParasiticExtraction，简称PEX，也叫RC Extraction，因为提取的是寄生的电阻和寄生的电容的缘故，简称XRC）。
在版图设计的实践中，还可以进一步衍生出一系列高级的检查和验证，比如金属密度的检查（Metal Density Check），天线效应检查（Antenna Check）、孤立通孔检查（Lonely Via Check）、和可制造性设计检查（Design for Manufacturability Check，简称DfM）等。
物理版图设计产生的数据是一个图形描述文件，其标准格式为Graphic DataSystem File格式，故也叫GDS文件。以GDS文件为输入数据，上述所有的检查都需要设定一个特定的规则文件，以该规则文件驱动一个进行物理版图验证的程序软件，从而产生针对该GDS数据的检查结果，以报告的形式呈现给设计者。
如上所述，在物理版图验证的实践中，现有晶圆代工厂向半导体芯片设计企业提供了诸多便于检查物理版图设计是否符合其制造工艺几何参数、电学规则、与电路图一致性检查、和其他良品率性能的可制造性设计检查的规则文件，但是半导体业界还没有一个从芯片的模拟射频电路设计的角度对噪声耦合与屏蔽性能的检查规则，也尚未有一个公认确定的如何进行噪声耦合与屏蔽检查的流程的方法，该缺失成为电子设计自动化领域的一个盲点。本发明技术正是弥补了这个方面的缺失。
发明内容
本发明目的在于提供一种通过图形运算检查芯片版图噪声耦合与屏蔽的方法，将噪声源电路节点走线和对噪声敏感的电路节点走线进行分组分类，并标记成不同图层的几何图形，继而对上述几何图形的筛选流程以商用EDA软件的规则文件的形式实施出来，通过运行商用EDA软件以实现对芯片中的噪声隔离不合理的地方进行快速、精准的定位，从而达到提高电路设计效率的目的。
为实现上述目的，本发明所采取的技术方案为，一种通过图形运算检查芯片版图噪声耦合与屏蔽的方法，所述方法包括的步骤为：
S1, 对芯片中所有噪声源电路节点和对噪声敏感的电路节点进行分组;
S2, 提取芯片版图数据中节点的名称和坐标；
S3，定义芯片版图数据中标记节点连接信息的字符的图层;
S4, 定义几何图形运算中所用到的几何图形的连接方式，也即电路节点的连接关系在几何图形中的实现方式;
S5, 定义从所有金属层几何图形中搜索所分组的电路节点的几何图形；
S6, 利用芯片物理版图验证工具，调用步骤S1至S5的定义进行设计规则检查，产生分组的电路节点的几何图形结果文件，并检查结果文件；
S7, 运用几何图形运算方法，计算分属不同节点分组的几何图形之间的交叠面积和平行走线的长度，并依据交叠面积或者平行走线长度进行过滤筛选；
S8，显示筛选后的几何图形，即得到噪声耦合与屏蔽分析结果，即需要关注的敏感关键区域。
实现本发明目的的技术方案还进一步的包括，所述步骤S1、步骤S2为针对不同的芯片物理版图数据文件所需要做更新的部分，即噪声耦合与隔离分析问题的给定输入条件，该部分是规则文件中的可变部分；所述步骤S1、步骤S2从电路性能的设计要求出发指明了针对待分析的芯片物理版图进行噪声耦合与屏蔽检查的意图，即列举出所要分析的电路节点名称、对电路节点按照噪声源节点以及对噪声敏感节点进行分组、和给定具体的顶层电路节点连接性信息的坐标。
所述步骤S3-S8用几何图形运算的方法将分属于不同节点分组的节点所对应的几何图形收集到不同的几何图形组中，并将不同组的几何图形之间的交叠面积、相间隔的距离，以及平行走线的最长长度这些关键因素计算出来。流程S3-S8相对于不同芯片的物理版图噪声耦合与隔离分析问题属于固定不变的分析操作步骤，该部分是规则文件中的固定不变的部分，即可以直接运用在针对不同的芯片物理版图而做的设计规则检查中而不用做任何修改。
进一步的，所述步骤S6生成的噪声耦合与隔离问题分析结果文件采取与原始芯片物理版图数据一样格式的图形描述文件，因此采用同一浏览工具即可浏览噪声分析结果的图形描述文件和浏览原始芯片物理版图图形描述文件，以达到直观显示的目的，和直接比对的效果；同时，所述步骤S6生成的噪声耦合与隔离问题分析结果文件也采取设计规则检查结果的数据库格式，用仅显示违反规则的特定的几何图形的坐标形式来供设计者浏览，用特定的设计规则结果阅读器，直接在原始的芯片物理版图上高亮度显示违反规则的几何图形。
更进一步的，步骤S7运用几何图形运算方法，计算分属不同节点分组的几何图形之间的交叠面积和平行走线的长度，并依据交叠面积或者平行走线长度为标准进行过滤筛选，显示筛选后的几何图形，即得到噪声耦合与屏蔽分析需要关注的敏感关键区域。
本发明还提出了一种应用于检查芯片版图噪声耦合与屏蔽流程中对芯片电路节点进行分组的方法，所述分组的方法包括根据芯片中所有噪声源电路节点和对噪声敏感的电路节点的名称进行分组的方法，和根据芯片版图中电路节点走线的几何图形进行分组的方法，所述根据芯片中所有噪声源电路节点和对噪声敏感的电路节点的名称进行分组的方法，是将芯片中所有噪声源电路节点归集为至少一个噪声源组，而将芯片中所有对噪声敏感的电路节点归集为至少一个噪声敏感组；而所述根据芯片版图中电路节点走线的几何图形进行分组的方法，是将芯片中噪声源电路节点走线的几何图形，以及与噪声源电路节点相连接的电路节点走线的几何图形进行归集。
本发明的有益效果包括：
1、本发明借助数学上集合的概念，独创性地将电路节点依据噪声源电路节点和对噪声敏感的电路节点进行分类，并存放在两个不同的集合中处理，是对噪声分析的数学思想的简单而直接的数学建模方法，做到了既可以局部针对特定的两个电路节点进行分析，也可以全局性地针对芯片中所有不同类别的节点集合进行分析；
2、本发明又是一个直接对版图数据进行分析的算法技术，以数学中图形运算的方式，兼有定性的筛选操作和定量的数值运算而给出最终图形化的直观结果；
3、本发明从流程步骤上沿用业界约定俗成的设计规则检查(DRC)，操作简单方便，它避免了传统分析方法中先从版图数据中提取寄生参数，然后通过带有寄生效应的电路网表仿真来获取噪声耦合与隔离分析的结果这一冗长耗时的步骤流程；其更进一步的优越性在于几何图形运算可以轻易地根据运算处理器内核的个数而分割为几个部分进行并行运算，所以该方法在运行速度上有不可比拟的优势，对于超大规模集成电路的噪声耦合与隔离分析，其运算效率与设计规则检查（DRC）步骤持平，而且大大高于用电路仿真器来模拟提取了版图中寄生效应后的电路网表的噪声性能的设计方法学。
附图说明
图1为本发明所述方法的流程框图。
图2为本发明规则文件撰写流程框图。
图3为本发明实施例一产生的GDS图形。
图4为图3中显示步骤S7运行结果的区域图。
图5为图4中局部A的放大图。
图6为本发明实施例二产生的GDS图形。
图7为图6中显示步骤S7运行结果的区域图。
图8为图7中局部B的放大图。
图9为图7中局部C的放大图。
图10为图7中局部D的放大图。
图11为本发明实施例三产生的GDS图形。
实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所述一种通过图形运算检查芯片版图噪声耦合与屏蔽的方法，如图1所示，所述方法包括的步骤为：
S1, 对芯片中所有噪声源电路节点和对噪声敏感的电路节点进行分组;
S2, 提取芯片版图数据中节点的名称和坐标；
S3，定义芯片版图数据中标记节点连接信息的字符的图层;
S4, 定义几何图形运算中所用到的几何图形的连接方式，也即电路节点的连接关系在几何图形中的实现方式;
S5, 定义从所有金属层几何图形中搜索所分组的电路节点的几何图形；
S6, 利用芯片物理版图验证工具，调用步骤S1至S5的定义进行设计规则检查，产生分组的电路节点的几何图形结果文件，并检查结果文件；
S7, 运用几何图形运算方法，计算分属不同节点分组的几何图形之间的交叠面积和平行走线的长度，并依据交叠面积或者平行走线长度进行过滤筛选；
S8，显示筛选后的几何图形，即得到噪声耦合与屏蔽分析结果，即需要关注的敏感关键区域。
上述方法是本申请技术所采用的一个进行噪声耦合与屏蔽检查的操作方法流程，图2为这个操作流程每一个步骤在规则文件所应用的语句。
如图2所示流程框图左侧部分是流程步骤S1到S2，所述的步骤以规则代码或者规则文件的形式实施出来，代表了每一次针对不同的物理版图设计的GDS数据文件所需要做更新的部分，即噪声耦合与隔离分析问题的给定输入条件，该部分是规则文件中的可变部分。首先，设计者需要对芯片中噪声源电路节点和噪声敏感的电路节点进行人工分组，再输入芯片物理版图GDS数据中芯片顶层具有连接性信息的几何图形的坐标位置。所述步骤S1、步骤S2从电路性能的设计要求出发指明了针对待分析的芯片物理版图进行噪声耦合与屏蔽检查的意图，即列举出所要分析的电路节点名称、对电路节点按照噪声源节点以及对噪声敏感节点进行分组，和给定具体的顶层电路节点连接性信息的坐标。
如图2所示流程框图右侧部分是步骤S3到S7，其相对于不同芯片的物理版图噪声耦合与隔离分析问题属于固定不变的分析操作流程，该部分是规则文件中的固定不变的部分，即可以直接运用在针对不同的芯片物理版图而做的设计规则检查(DRC)中而不用做任何修改，该部分是用几何图形运算的方法将分属于不同节点分组的节点所对应的几何图形收集到不同的几何图形组中，并将不同组的几何图形之间的交叠面积、相距间隔的距离，以及平行走线的最长长度等关键因素计算出来。于是，以芯片物理版图GDS文件为输入数据，所述噪声耦合与隔离分析以一个包含了可变部分和固定不变部分的规则文件驱动一个物理版图验证的工具程序软件，从而产生针对该芯片物理版图GDS数据的噪声耦合与隔离分析检查的结果，以报告的形式呈现给设计者。
从步骤S3开始的操作是依托于集成电路设计业界物理版图验证领域的现有的商用EDA工具程序软件，将噪声耦合与隔离分析的方法以设计规则检查（DRC）规则文件的形式表现出来，并驱动该工具程序软件来进行的，其中包括了定义芯片版图数据中标记节点连接信息的字符的图层、定义几何图形运算中走线的几何图层的连接形式、和定义从所有金属层几何图形中搜集所分组的电路节点的几何图形三个定义步骤，继而由该工具软件对芯片的物理版图GDS数据中所有的几何图形进行全局的扫描，并按照走线分组规则和连接形式对版图中所有的几何图形进行分组，然后生成了敏感走线分组图层结果文件。
在获取噪声隔离与屏蔽检查结果的基础上，本技术再利用几何图形运算，将噪声耦合分析中关注的交叠面积和平行走线长度超过预设值的几何图形进行筛选，从而产生真正需要改进而达到电路设计性能要求的结果数据文件。根据需要，所述结果文件采取与原始芯片物理版图数据一样格式的GDS数据格式，因此采用同一浏览工具即可浏览噪声分析结果的GDS数据和浏览原始芯片物理版图GDS数据，以达到直观显示的目的，和直接比对的效果；又或者是所述结果文件采取设计规则检查(DRC)结果的数据库格式，用仅显示违反规则的特定的几何图形的坐标形式来供设计者浏览，用特定的设计规则结果阅读器，直接在原始的芯片物理版图上高亮度显示违反规则的几何图形。
实施例一
以下通过一个具体的实施实例对图2所示流程框图中每一个具体步骤进行说明，其中每一个步骤实施所对应的几何图形运算算法代码可以看作稍作形式上的语法修改即可运行在半导体芯片设计领域的诸多商用EDA软件的伪代码（Pseudo Code）。伪代码中用到的几何图形运算的操作符，比如VARIABLE，LAYER, TEXT,ATTACH和CONNECT等，都代表了其字面上显而易见的运算操作，在半导体集成电路物理版图设计验证的商用EDA软件中不难找到与其对应的、符合其语法形式的操作符，而不限定于某一EDA软件的特殊功能，此处不再一一赘述。
本技术方法中沿用了芯片物理版图GDS数据库中的图层这一基本概念，此处所指的图层可以是半导体集成电路加工工艺中的掩模层，也对应于物理版图设计GDS数据文件中的几何图形所在的数据层。
作为一个最简单的例子，代码段-1给出了通过实施本申请技术而对电路中时钟信号clk节点和模数转换器共模电压vcm节点之间的噪声耦合与隔离进行完整的分析流程的举例。
// 代码段-1开始
// S1. 定义版图数据中电路节点的分组：
VARIABLE HIGHLIGHT_NET1 "?clk?"
VARIABLE HIGHLIGHT_NET2 "?vcm?"
// S2.提取芯片版图数据中节点的名称和坐标：
LAYOUT TEXT "clk" 1028.665000 60.000000 "M4TXT"
LAYOUT TEXT "clk_cmp" 1148.665000 60.000000 "M4TXT"
LAYOUT TEXT "vcm_o" 1845.255000 733.055000 "M4TXT"
LAYOUT TEXT "vcm_o_i" 1681.000 750.055000 "M4TXT"
// S3. 定义芯片标记节点连接信息的字符的图层：
LAYER M1TEXT 141
LAYER M2TEXT 142
LAYER M3TEXT 143
LAYER M4TEXT 144
TEXT LAYER M1TEXT M2TEXT M3TEXT M4TEXT
// S4.定义几何图形运算中几何图形的连接方式：
ATTACH M1TEXT M1LAYER
ATTACH M2TEXT M2LAYER
ATTACH M3TEXT M3LAYER
ATTACH M4TEXT M4LAYER
CONNECT M2LAYER M1LAYER BY VIA1
CONNECT M3LAYER M2LAYER BY VIA2
CONNECT M4LAYER M3LAYER BY VIA3
CONNECT M5LAYER M4LAYER BY VIA4
// S5. 定义所分组的电路节点的几何图形：
HILIGHTED_NET1 {
NET M1LAYER HILIGHTED_NET1
NET M2LAYER HILIGHTED_NET1
NET M3LAYER HILIGHTED_NET1
NET M4LAYER HILIGHTED_NET1 }
HILIGHTED_NET2 {
NET M1LAYER HILIGHTED_NET2
NET M2LAYER HILIGHTED_NET2
NET M3LAYER HILIGHTED_NET2
NET M4LAYER HILIGHTED_NET2 }
// S6. 执行图形运算并输出分组几何图形结果文件：
DRC CHECK MAP HILIGHTED_NET1 GDSII 501 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET1 ASCII nethilite.rve.db MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET2 GDSII 502 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET2 ASCII nethilite.rve.db MAXIMUMRESULTS ALL
// S7. 对交叠面积和平行走线的图形进行过滤筛选：
CLK_VCM_OVERLAP {
AREA ( AND HIGHLIGHTED_NET1 HILIGHTED_NET2 ) > 2500.00 }
DRC CHECK MAP CLK_VCM_OVERLAP GDSII 601 nethilite.gds MAXIMUMRESULTS ALL DRC CHECK MAP CLK_VCM_OVERLAP ASCII nethilite.rve.db MAXIMUMRESULTS ALL
CLK_VCM_PARALLEL {
long_net1 = HIGHLIGHTED_NET1 with length > 100.00
long_net2 = HIGHLIGHTED_NET2 with length > 100.00
EXTERNAL long_net1 long_net2 PARALLEL < 15.00 }
DRC CHECK MAP CLK_VCM_PARALLEL GDSII 701 nethilite.gds MAXIMUMRESULTS ALL DRC CHECK MAP CLK_VCM_PARALLEL ASCII nethilite.rve.db MAXIMUMRESULTS ALL
// 代码段-1结束
在所示的代码段-1中，//代表不被程序执行的注释部分；在注释部分，我们以文字形式将代码所属的操作步骤与本申请技术的流程步骤做了一一对应。
以下对代码段-1实例中的操作步骤逐个说明。
1）// S1. 定义版图数据中电路节点的分组：
VARIABLE HIGHLIGHT_NET1 "?clk?"
VARIABLE HIGHLIGHT_NET2 "?vcm?"
在代码段-1的S1.定义节点分组的语句中，代码段-1利用语法语句
VARIABLE定义了两个变量，HIGHLIGHT_NET1和HIGHLIGHT_NET2, 分别作为节点clk和节点vcm的分组。其中，VARIABLE语句
VARIABLE HIGHLIGHT_NET1“?clk?”
的释义为：赋予变量HIGHLIGHT_NET1的值为“?clk?”。
显而易见，在分组的名称中采用了计算机中常用的外卡（Wildcard）前缀和后缀的用法，即“?”字符，以此收集具有各自关键字的节点到该组中来。当然，如果完全不用外卡字符，那么就是针对某一单一节点在物理版图GDS数据中收集所有起到连接作用的几何图形。
这里的分组体现了本实施例中噪声分析的目的，即分析具有噪声源特性的时钟信号clk对于具有易受噪声影响的共模电压信号vcm所施加的噪声影响。共模信号vcm在一般模拟信号处理中起到的作用以及它受噪声影响时模拟信号处理性能下降的原理属于本申请技术范畴之外的内容，此处不做赘述。
2）// S2.提取芯片版图数据中节点的名称和坐标：
LAYOUT TEXT "clk" 1028.665000 60.000000 "M4TXT"
LAYOUT TEXT "clk_cmp" 1148.665000 60.000000 "M4TXT"
LAYOUT TEXT "vcm_o" 1845.255000 733.055000 "M4TXT"
LAYOUT TEXT "vcm_o_i" 1681.000 750.055000 "M4TXT"
在代码段-1的S2.提取节点名称和坐标的语句中，代码段-1以LAYOUT TEXT语句定义了几何运算所需的名称信息、坐标和所在的图层。LAYOUT TEXT语句：
LAYOUT TEXT "clk" 1028.665000 60.000000 "M4TXT"
的释义为：声明文字标识“clk”以M4TXT金属文字图层的标注形式位于版图中坐标为（1028.665000 60.000000）的位置。
在常规的芯片物理版图设计实践中，无论是芯片顶层的管脚连接，还是内部子模块的输入输出管脚连接，大都采用了用金属文字图层上的文字标识在一个起到物理连接作用的同金属图层上，而且确保了文字标识的坐标位于该连接同金属图层几何图形的坐标范围以内。在验证时，这些金属文字图层上的标识以及其坐标等信息都被用来进行版图与电路图的连接一致性验证，即LVS检查。
通常情况下，代码段-1中S2步骤的内容可以直接由物理版图验证中LVS检查所需的管脚（PAD）标识坐标文件得到，也可以手动增加管脚之外的、对于噪声耦合与屏蔽检查有着关键性作用的连接信息。特别是，对于已经定义了噪声敏感走线组的那些节点，即便是这些节点没有出现在芯片的顶层GDS数据中（GDS数据为分层次的数据结构，此处不展开赘述），而是存在于顶层以下的子模块中，也最好将其连接信息、坐标、和所在的图层加入到本代码段中来，以免出现代码段-1中所定义的噪声敏感走线组出现空数据的情况。
因为是纯粹几何图形的图形运算，所以在这一步骤中，我们需要定义具有连接信息的文字标签如何将连接信息扩展到芯片物理版图数据GDS文件中的其他数据几何图形，以此来收集所有具有同一电学连接性的数据几何图形。S2中获取的坐标信息将作为本技术中操作流程步骤S4的连接性定义代码的起点并与步骤S4协同作用，起到了收集一个电路节点组中所有几何图形的作用。
3）// S3. 定义芯片标记节点连接信息的字符的图层：
LAYER M1TEXT 141
LAYER M2TEXT 142
LAYER M3TEXT 143
LAYER M4TEXT 144
TEXT LAYER M1TEXT M2TEXT M3TEXT M4TEXT
在代码段-1的S3将标记层定义到图层的语句中，我们首先用LAYER语句定义了所有可能在具有连接信息的金属层上标记作为节点名称的文字标签标记的图层，即包括了作为举例的四层金属工艺的文字标记层，即M1TEXT，M2TEXT，M3TEXT和M4TEXT， 然后用 TEXTLAYER语句再次声明这些图层的属性是文字标记的属性。LAYER语句：
LAYER M1TEXT 141
的释义为：定义金属文字标识图层M1TEXT为GDS数据中第141层。此处，LAYER语句的声明必须与芯片物理版图GDS数据中真实的文字标签标记图层一致，于是，代码段-1的S3分别将从金属1层一直到金属4层的文字标签用芯片物理版图GDS数据文件中的141，142，…,直到144层来定义，继而声明了上述文字标签层的图层属性为文字层（TEXTLAYER），以便排除这些层可能造成的与金属层的短路问题，TEXT LAYER语句：
TEXT LAYER M1TEXT M2TEXT M3TEXT M4TEXT
的释义为：声明金属文字标识图层M1TEXT、M2TEXT、M3TEXT、和M4TEXT为物理版图数据库中提取标记信息的图层（TEXT LAYER）。
4）// S4.定义几何图形运算中几何图形的连接方式：
ATTACH M1TEXT M1LAYER
ATTACH M2TEXT M2LAYER
ATTACH M3TEXT M3LAYER
ATTACH M4TEXT M4LAYER
CONNECT M2LAYER M1LAYER BY VIA1
CONNECT M3LAYER M2LAYER BY VIA2
CONNECT M4LAYER M3LAYER BY VIA3
CONNECT M5LAYER M4LAYER BY VIA4
在代码段-1的S4.定义图层连接方式的语句中，我们将具有连接信息的文字标签附着到芯片物理版图数据GDS文件中的几何图形，以此来收集所有具有同一电学连接性的数据几何图形。其中ATTACH语句
ATTACH M1TEXT M1LAYER
的释义为：将M1TEXT层的连接性信息传递至M1LAYER图层。CONNECT语句
CONNECT M2LAYER M1LAYER BY VIA1
的释义为：金属图层M1LAYER和金属图层M2LAYER通过通孔图层VIA1获得电学上的连接关系。
根据代码段-1中S4步骤所示的算法代码，所有金属层的文字标签均以连接信息的形式用ATTACH操作符附加在了其对应的金属层上，M1LAYER，M2LAYER，…, 直到M8LAYER；并且不同金属层之间的连接方式也用CONNECT操作符做了声明，比如通孔层VIA1连接了金属层1MLAYER和金属层2M2LAYER，通孔层VIA2连接了金属层2M2LAYER和金属层3M3LAYER，等等。
值得注意的是，在代码段-1中的S4步骤中，普通的金属层M1LAYER，…，M4LAYER，乃至通孔层VIA1，…，VIA3，都省略了基本的VIAX(X=1,2,3,…)图层定义，而作了直接引用。这是因为我们预设了这一噪声耦合与隔离检查代码段是附加在最基本的设计规则检查（DRC）之上的，即系统的DRC检查规则代码已经被读入到了系统中，也就是说，DRC检查中所需要用到的基本图层都已经在DRC检查规则代码中做了定义，此处不再重复以免产生语法错误；当然，如果本申请技术中的噪声耦合与隔离检查代码是独立运行的话，那么上述基本的金属层和通孔层都需要按照代码段-1所示的语句结构进行图层定义。
5）// S5. 定义所分组的电路节点的几何图形：
HILIGHTED_NET1 {
NET M1LAYER HILIGHTED_NET1
NET M2LAYER HILIGHTED_NET1
NET M3LAYER HILIGHTED_NET1
NET M4LAYER HILIGHTED_NET1 }
HILIGHTED_NET2 {
NET M1LAYER HILIGHTED_NET2
NET M2LAYER HILIGHTED_NET2
NET M3LAYER HILIGHTED_NET2
NET M4LAYER HILIGHTED_NET2 }
在代码段-1的S5.从金属层图形中搜集分组的节点的几何图形的语句中，NET语句
NET M1LAYER HIGHLIGHTED_NET1
是一个以连接信息（即NET）为筛选标准的几何图形选择语句，其释义为：在M1LAYER图层中选择所有的满足其连接信息为HIGHLIGHTED_NET1，即“?clk?”的几何图形。
以变量HIGHLIGHTED_NET1为例，在代码段-1中其被定义为时钟信号“?clk?”，即一个对周围环境有着干扰作用的噪声源节点。变量HIGHLIGHTED_NET1后面的 { }括号代表该变量是一个集合，集合中的元素由符合{ }括号中的NET选择条件语句的几何图形所构成；其中并列几行的NET选择条件语句代表在括号作用域中符合不同NET选择条件语句的几何图形是叠加关系，即逻辑上的“或”关系；由代码段-1的S4步骤所知，M1LAYER图层所具有的连接信息是来自于M1TEXT图层的文字标签，M2LAYER图层所具有的连接信息是来自于M2TEXT图层的文字标签，以此类推至M4LAYER。
因为算法并不知道在芯片的物理版图GDS数据中“?clk?”连接信息会出现在哪一个金属层，于是用并列四行NET语句的方式遍历了从图层M1LAYER到M4LAYER代表的所有金属层。由代码段-1中S2步骤给出的示例可以看出，“clk”节点在坐标为（1028.665000,60.000000）的点上有M4TEXT图层标记，所以NET语句针对图层M4LAYER的操作会导致非零元素的集合结果。
6）// S6. 执行图形运算并输出分组几何图形结果文件：
DRC CHECK MAP HILIGHTED_NET1 GDSII 501 nethilite.gds MAXIMUM RESULTSALL
DRC CHECK MAP HILIGHTED_NET1 ASCII nethilite.rve.db MAXIMUM RESULTSALL
DRC CHECK MAP HILIGHTED_NET2 GDSII 502 nethilite.gds MAXIMUM RESULTSALL
DRC CHECK MAP HILIGHTED_NET2 ASCII nethilite.rve.db MAXIMUM RESULTSALL
在代码段-1的S6.利用DRC检查运行噪声耦合分析并产生结果文件的语句中，DRCCHECK语句：
DRC CHECK MAP HILIGHTED_NET1 GDSII 501 nethilite.gds MAXIMUM RESULTSALL
的释义为：运行DRC检查程序，并将变量HILIGHTED_NET1中的所有数据结果无一遗漏地以GDSII的格式映射（即MAP）到文件nethilite.gds中的501图层中。同样，语句：
DRC CHECK MAP HILIGHTED_NET1 ASCII nethilite.rve.db MAXIMUM RESULTSALL
将上一语句的结果以ASCII字符编码的形式映射到一个数据库文件中，以便用其他业界通用的物理版图验证流程中的结果浏览工具（比如RVE）察看。这一重复映射语句的好处是可以借助业界的商用工具将结果叠加到原始的物理版图设计数据库的数据之上，做到在版图中即时定位。
7）// S7. 对交叠面积和平行走线的图形进行过滤筛选：
CLK_VCM_OVERLAP {
AREA ( AND HIGHLIGHTED_NET1 HILIGHTED_NET2 ) > 2500.00 }
DRC CHECK MAP CLK_VCM_OVERLAP GDSII 601 nethilite.gdsMAXIMUM RESULTS ALL
DRC CHECK MAP CLK_VCM_OVERLAP ASCII nethilite.rve.db MAXIMUM RESULTSALL
CLK_VCM_PARALLEL {
long_net1 = HIGHLIGHTED_NET1 with length > 100.00
long_net2 = HIGHLIGHTED_NET2 with length > 100.00
EXTERNAL long_net1 long_net2 PARALLEL < 15.00 }
DRC CHECK MAP CLK_VCM_PARALLEL GDSII 701 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP CLK_VCM_PARALLEL ASCII nethilite.rve.dbMAXIMUM RESULTS ALL
在代码段-1的S7.利用图形运算计算交叠面积和平行走线长度的语句中，代码段-1给出了“?clk?”和“?vcm?”这一对噪声源信号组和噪声敏感信号组的几何图形交叠面积进行计算并筛选的代码。其中，语句：
AREA (AND HIGHLIGHTED_NET1 HILIGHTED_NET2) > 2500.00
括号内的AND逻辑运算是推导出噪声源“?clk?”信号组和噪声敏感“?vcm?”信号组的几何图形交叠后的一个中间变量，该中间变量继而在AREA的面积计算函数中被引用，并得出了上述交叠面积的数值，最后的限制性选择条件 >2500.00将面积大于阈值2500.00平方微米的交叠几何图形筛选出来。最终放入名称为CLK_VCM_OVERLAP的检查规则体产生的结果中，紧跟该规则体的后面两个形式与代码段-1的S6步骤一致的语句调用DRC检查内核程序并输出的语句将结果输出，此处不再赘述。
不失一般性地，该代码段中交叠面积筛选的阈值，2500.00平方微米，是基于半导体集成制造工艺参数、寄生效应提取的物理模型文件、以及电路设计者针对某一特定位置的噪声耦合与屏蔽要求做出的限制性安排而得出的，反映了电路性能上的要求和设计思想。
同样以噪声源“?clk?”信号组和噪声敏感“?vcm?”信号组为例，代码段-1的S7步骤给出了对这一对噪声源信号组和噪声敏感信号组的几何图形平行走线长度计算并筛选的代码。其中，选择语句：
long_net1 = HIGHLIGHTED_NET1 with length > 100.00
选择了噪声源“?clk?”信号组中所有单边长度大于100微米的几何图形；同样的选择操作也应用于噪声敏感“?vcm?”信号组的几何图形；而后选择语句：
EXTERNAL long_net1 long_net2 LONG< 15.00
检查上述筛选出的单边长度大于100微米的两个分组信号的几何图形，如果他们的相对距离小于15.00微米的话，则被收集进规则体CLK_VCM_PARALLEL的几何图形集合中以便输出；该句中关键选项字LONG是对相对距离运算的进一步在方位上的限制，其意义为仅仅计算长边的相对距离而不是短边的相对距离。这样的限制性选项字在业界现有的物理版图验证领域的商用EDA工具软件中属于常见的几何图形运算手段。
不失一般性地，代码段-1中平行走线的长度阈值，即100微米，以及两个单边相距的距离阈值，即15微米，都是基于半导体集成制造工艺参数、寄生效应提取的物理模型文件、以及电路设计者针对某一特定位置的噪声耦合与屏蔽要求做出的限制性安排而得出的，反映了电路性能上的要求和设计思想。
本申请技术所借助的几何图形运算在获取几何图形交叠面积和相互平行走线的距离方面有着得天独厚的优势。
众所周知，在芯片物理版图设计流程比较靠后的阶段，在不考虑布局设计所带来的影响的前提下，芯片物理版图中存在的噪声耦合机制无外乎是金属层之间较大的交叠面积所引入的不可忽略的寄生电容的影响，或者两根相互靠得很近的平行走线之间因为保持平行的距离过长带来的不可忽略的分布式寄生电容的影响；如果考虑更高频段的射频信号处理，那么芯片内部过长的走线所造成的寄生电阻引起的阻抗变化的影响也是不可忽略的。
图3给出了针对clk和vcm两个节点分组进行噪声耦合与隔离分析的GDS结果数据图。图中，由代码段-1的S2步骤对节点坐标的声明可知，clk节点和clk_cmp节点位于版图的下侧，即显示为图3中的下侧两个焊盘；与其焊盘管脚相连的实心线为clk节点组的连线几何图形。同样可知，vcm_o节点和vcm_o_i节点位于图3所示的版图的右侧；与其焊盘管脚相连的空心线为vcm节点组的连线几何图形。为易于辨识，图中vcm节点组的几何图形用符号‘+’进行填充。 在图3中，我们很轻易地通过视觉检查而发现了潜在的噪声耦合发生的区域，即三个以虚线框标识出的这两个节点组的连线几何图形产生交叉的地方。版图设计人员可据此进行评估、取舍和进一步地优化版图设计。
对于上述图3，需要说明的是，该实施例所显示的GDS结果数据图，为仅运行图1所示流程框图中的S1-S6所显示的结果，该数据图中，仅将版图中全部clk节点组和vcm节点组进行了高亮显示，而对于上述步骤S7中代码段所运行的对交叠面积和平行走线的图形进行过滤筛选步骤，则是在上述S1-S6的基础上，进一步进行量化限定以筛选出来，如，限定交叠面积的阈值为2500.00平方微米，或者是平行走线的长度阈值为100微米，以及两个单边相距的距离阈值为15微米等，在图3所示的结果数据图的基础上，运行步骤S7后所得到的结果如图4和图5所示。
图4显示的是步骤S7检查所产生的区域在整体版图中的位置，其局部放大后的细节展示在图5中。
在图5中，分属两个不同的节点组的几何图形走线，平行走线达到100微米长，并且相距小于15微米的区域被画有交叉符号的矩形框所标出，即A1所标示的区域。从图5中用标尺进行手动测量的结果来看，该平行走线的长度测量值，即A2，为108.426微米，相距距离，即A3，为12.531微米，正好落入代码段1-中S7步骤的命名为CLK_VCM_PARALLEL检查规则的查找范围之内。
在借助常用的几何运算操作的帮助下，本申请技术着重提出了一个基于芯片物理版图验证中噪声隔离与屏蔽检查的需求的走线分组和分组走线的选择、筛选技术方法。本申请技术阐述了一个对噪声耦合与屏蔽这一关键性能进行物理版图验证的方法和流程,其依托于业界现有的物理版图验证领域的商用EDA工具软件，将一个噪声源和噪声敏感走线分组分类的标记和筛选流程以商用EDA软件的规则文件的形式实施出来。基于这个流程，物理版图设计人员可以撰写出一个基于几何图形运算的噪声耦合与屏蔽规则文件，以此规则文件去驱动物理版图验证的程序软件，从而产生一个对关键走线进行凸出显示的GDS文件，和类似于DRC几何规则检查的报告结果。
该方法可以很便捷地在纷繁复杂的片上系统布局布线的几何图形中找到设计人员所关心的噪声耦合和隔离性能，在视觉上产生一个清晰的噪声耦合与隔离标识图；还可以进一步地以几何运算的方式快速筛选出在噪声隔离方面不符合设计性能要求的物理版图设计区域，直接反馈到芯片电路设计的流程中。该方法可以无缝地实施在现有的物理设计验证流程中，极大地提高了物理版图设计噪声耦合与屏蔽的检查效率，从而为物理版图验证方法学添加了一个具有工业实用价值的EDA工具。
实施例二
本实施例以VDD和Vbe两个节点为例，VDD为芯片中的电源，给数字逻辑单元供电，因为数字开关不断地导通和断开，故而在电源节点上具有较大的噪声；Vbe是为电路中用以产生零温漂的参考电压所需的双极型晶体管的基极与发射极之间的电压差，需要保持较高的信号“洁净度”而不被噪声所干扰，因此需要远离噪声源。在芯片版图设计中，设计者在完成版图绘制后，也需要对上述二者的交叉点，以及叠合面积，平行走线长度等参数进行核查。在本实施例中，通过本发明所述几何图形运算的方法对芯片版图中存在的噪声源电路节点VDD,与对噪声敏感的电路节点Vbe的耦合与屏蔽的性能进行分析和计算，并在版图上以高亮度显示出来，以便于版图设计人员直接查看。
代码段-2给出了通过实施本申请技术而对电路中电源VDD节点和参考电源电压Vbe节点之间的噪声耦合与隔离进行完整的分析流程的举例。其中每一个步骤实施所对应的几何图形运算算法代码可以看作稍作形式上的语法修改即可运行在半导体芯片设计领域的诸多商用EDA软件的伪代码（Pseudo Code）。伪代码中用到的几何图形运算的操作符，比如VARIABLE，LAYER,TEXT,ATTACH和CONNECT等，都代表了其字面上显而易见的运算操作，在半导体集成电路物理版图设计验证的商用EDA软件中不难找到与其对应的、符合其语法形式的操作符，此处不再一一赘述。以下只列举出本实施例中相关代码段，对于代码段的释义可参见上述实施例一，此处不再赘述。
// 代码段-2开始
// S1. 定义版图数据中电路节点的分组：
VARIABLE HIGHLIGHT_NET1 "?VDD?"
VARIABLE HIGHLIGHT_NET2 "?Vbe?"
// S2. 提取芯片版图数据中节点的名称和坐标：
LAYOUT TEXT "VDD" 1028.665000 60.000000 "M4TXT"
LAYOUT TEXT "avdd3v" 308.665000 60.000000 "M4TXT"
LAYOUT TEXT "avdd_ADC" 428.665000 60.000000 "M4TXT"
LAYOUT TEXT "vdd_ext3p3" 188.665000 60.000000 "M4TXT"
LAYOUT TEXT "vdd_PTAT" 771.490000 1320.000000 "M4TXT"
LAYOUT TEXT "avdd_PTAT" 642.120000 1320.000000 "M4TXT"
LAYOUT TEXT "vbe_diff_o" 1845.255000 613.055000 "M4TXT"
LAYOUT TEXT "vbe_o" 1845.255000 493.055000 "M4TXT"
// S3. 定义芯片标记节点连接信息的字符的图层：
LAYER M1TEXT 141
LAYER M2TEXT 142
LAYER M3TEXT 143
LAYER M4TEXT 144
TEXT LAYER M1TEXT M2TEXT M3TEXT M4TEXT
// S4. 定义几何图形运算中几何图形的连接方式：
ATTACH M1TEXT M1LAYER
ATTACH M2TEXT M2LAYER
ATTACH M3TEXT M3LAYER
ATTACH M4TEXT M4LAYER
CONNECT M2LAYER M1LAYER BY VIA1
CONNECT M3LAYER M2LAYER BY VIA2
CONNECT M4LAYER M3LAYER BY VIA3
CONNECT M5LAYER M4LAYER BY VIA4
// S5. 定义所分组的电路节点的几何图形：
HILIGHTED_NET1 {
NET M1LAYER HILIGHTED_NET1
NET M2LAYER HILIGHTED_NET1
NET M3LAYER HILIGHTED_NET1
NET M4LAYER HILIGHTED_NET1 }
HILIGHTED_NET2 {
NET M1LAYER HILIGHTED_NET2
NET M2LAYER HILIGHTED_NET2
NET M3LAYER HILIGHTED_NET2
NET M4LAYER HILIGHTED_NET2 }
// S6. 执行图形运算并输出分组几何图形结果文件：
DRC CHECK MAP HILIGHTED_NET1 GDSII 501 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET1 ASCII nethilite.rve.db MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET2 GDSII 502 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET2 ASCII nethilite.rve.db MAXIMUMRESULTS ALL
// S7. 对交叠面积和平行走线的图形进行过滤筛选：
VDD_Vbe_OVERLAP {
AREA ( AND HIGHLIGHTED_NET1 HILIGHTED_NET2 ) > 2500.00 }
DRC CHECK MAP VDD_Vbe_OVERLAP GDSII 601 nethilite.gdsMAXIMUM RESULTS ALL
DRC CHECK MAP VDD_Vbe_OVERLAP ASCII nethilite.rve.db MAXIMUMRESULTS ALL
VDD_Vbe_PARALLEL {
long_net1 = HIGHLIGHTED_NET1 with length > 100.00
long_net2 = HIGHLIGHTED_NET2 with length > 100.00
EXTERNAL long_net1 long_net2 PARALLEL < 15.00 }
DRC CHECK MAP VDD_Vbe_PARALLEL GDSII 701 nethilite.gdsMAXIMUM RESULTS ALL
DRC CHECK MAP VDD_Vbe_PARALLEL ASCII nethilite.rve.db MAXIMUMRESULTS ALL
// 代码段-2结束
图6给出了针对VDD和Vbe两个节点分组进行噪声耦合与隔离分析结果的GDS数据图。图6中，右侧带斜线的线框为Vbe节点组的几何图形，其余填充的实心线为VDD节点组的几何图形。在图6中，我们很轻易地通过视觉检查而发现了潜在的噪声耦合发生的区域，即9个虚线框标识出的这两个节点组几何图形产生走线交叉的地方，以供版图设计人员进行评估、取舍和进一步地优化。
同样的，在图6所示的结果数据图的基础上，运行步骤S7后所得到的数据图如图7所示。图7中重点显示了B、C、D三个区域被S7步骤的检查挑出违反噪声耦合规则，并分别将三个区域的细节放大显示至图8、图9和图10。在图8所示区域的测量结果中，可以看到分属与VDD和Vbe两个不同的节点组的走线在间隔4.617微米的区间平行走线达到了140.351微米的长度；在图9所示区域的测量结果中，分别有两个区域被S7步骤挑出，即两个节点组的几何图形在图9左半边上下方向的平行走线长度为120.101微米，而右半边上下走线方向的平行走线长度为253.094微米；在图10所示区域的测量结果中，两个节点组的几何图形在横向的平行走线长度达到了644.462微米。
实施例三
实施例三通过一个完整的实施实例对图2所示流程框图中每一个具体步骤进行说明，其中每一个步骤实施所对应的几何图形运算算法代码可以看作稍作形式上的语法修改即可运行在半导体芯片设计领域的诸多商用EDA软件的伪代码（Pseudo Code）。伪代码中用到的几何图形运算的操作符，比如VARIABLE，LAYER,TEXT,ATTACH和CONNECT等，都代表了其字面上显而易见的运算操作，在半导体集成电路物理版图设计验证的商用EDA软件中不难找到与其对应的、符合其语法形式的操作符，此处不再一一赘述。
相比于实施例一和实施例二，本实施例的噪声分析考虑包含了更多的节点，在代码段-1、代码段-2的基础上，实施例三的代码也扩展到了较大篇幅，由代码段-3.S1，代码段-3.S2，…, 和代码段-3.S7等7段代码组合而成。为了便于阐述，这里将每一个操作步骤分别加以展示和说明，说明内容中，部分代码释义与上述实施例一、实施例二完全一致的部分，不再赘述。
// 代码段-3开始
//S1.定义版图数据中电路节点的分组：
VARIABLE HIGHLIGHT_NET1 "?clk?”
VARIABLE HIGHLIGHT_NET2 "?ref?"
VARIABLE HIGHLIGHT_NET3 "?vcm?"
VARIABLE HIGHLIGHT_NET4 "?vdd?"
VARIABLE HIGHLIGHT_NET5 "?vss?"
VARIABLE HIGHLIGHT_NET6 "?clk_cmp?"
VARIABLE HIGHLIGHT_NET7 "?vbe?"
VARIABLE HIGHLIGHT_NET8 "?bias?"
VARIABLE HIGHLIGHT_NET9 "?in?"
//S2.提取芯片版图数据中节点的名称和坐标：
// Added manually by reading critical net coordinates on layout
LAYOUT TEXT "test_vcm_i" 1634.000 1110.000 "M3TXT"
LAYOUT TEXT "test_vbe_i" 1680.000 990.000 "M3TXT"
LAYOUT TEXT "test_vbe_diff_i" 1679.000 870.000 "M3TXT"
LAYOUT TEXT "clk_i1" 1083.000 173.000 "M2TXT"
LAYOUT TEXT "clk_i2" 1038.500 211.000 "M1TXT"
LAYOUT TEXT "clk_i3" 1027.000 211.500 "M3TXT"
LAYOUT TEXT "clk_i4" 1019.300 213.000 "M2TXT"
LAYOUT TEXT "clk_cmp_i" 1203.000 172.000 "M2TXT"
LAYOUT TEXT "clk_cmp_i1" 1158.500 211.000 "M1TXT"
LAYOUT TEXT "clk_cmp_i2" 1139.300 213.000 "M2TXT"
LAYOUT TEXT "vcm_o_i" 1681.000 750.055000 "M4TXT"
LAYOUT TEXT "vbe_diff_o_i" 1680.000 630.000 "M4TXT"
LAYOUT TEXT "vbe_o_i" 1673.000 511.000 "M4TXT"
// PIN TEXT FILE from LVS runs
LAYOUT TEXT "avdd_ADC" 428.665000 60.000000 "M4TXT"
LAYOUT TEXT "en_dac" 668.665000 60.000000 "M4TXT"
LAYOUT TEXT "en_error" 788.665000 60.000000 "M4TXT"
LAYOUT TEXT "reset" 908.665000 60.000000 "M4TXT"
LAYOUT TEXT "clk" 1028.665000 60.000000 "M4TXT"
LAYOUT TEXT "clk_cmp" 1148.665000 60.000000 "M4TXT"
LAYOUT TEXT "avdd_PTAT" 642.120000 1320.000000 "M4TXT"
LAYOUT TEXT "vdd_PTAT" 771.490000 1320.000000 "M4TXT"
LAYOUT TEXT "vdd_ext3p3" 188.665000 60.000000 "M4TXT"
LAYOUT TEXT "en_ptat" 902.905000 1322.245000 "M4TXT"
LAYOUT TEXT "set_signal" 512.120000 1320.000000 "M4TXT"
LAYOUT TEXT "vdd_ADC" 548.665000 60.000000 "M4TXT"
LAYOUT TEXT "IN2" 110.000000 420.730000 "M4TXT"
LAYOUT TEXT "IN1" 110.000000 960.730000 "M4TXT"
LAYOUT TEXT "test_vbe" 1845.255000 973.055000 "M4TXT"
LAYOUT TEXT "test_vbe_diff" 1845.255000 853.055000 "M4TXT"
LAYOUT TEXT "vcm_o" 1845.255000 733.055000 "M4TXT"
LAYOUT TEXT "vbe_diff_o" 1845.255000 613.055000 "M4TXT"
LAYOUT TEXT "vbe_o" 1845.255000 493.055000 "M4TXT"
LAYOUT TEXT "set_buffer" 1628.665000 60.000000 "M4TXT"
LAYOUT TEXT "callow_io" 1845.255000 253.055000 "M4TXT"
LAYOUT TEXT "set_adc" 1508.665000 60.000000 "M4TXT"
LAYOUT TEXT "set_ptat" 1388.665000 60.000000 "M4TXT"
LAYOUT TEXT "calhigh_io" 1845.255000 373.055000 "M4TXT"
LAYOUT TEXT "dac_testout" 1268.665000 60.000000 "M4TXT"
LAYOUT TEXT "VSS" 382.120000 1320.000000 "M4TXT"
LAYOUT TEXT "avdd3v" 308.665000 60.000000 "M4TXT"
//S3.定义芯片标记节点连接信息的字符的图层：
LAYER M1TEXT 141
LAYER M2TEXT 142
LAYER M3TEXT 143
LAYER M4TEXT 144
TEXT LAYER M1TEXT M2TEXT M3TEXT M4TEXT
//S4.定义几何图形运算中几何图形的连接方式：
ATTACH M1TEXT M1LAYER
ATTACH M2TEXT M2LAYER
ATTACH M3TEXT M3LAYER
ATTACH M4TEXT M4LAYER
CONNECT M2LAYER M1LAYER BY VIA1
CONNECT M3LAYER M2LAYER BY VIA2
CONNECT M4LAYER M3LAYER BY VIA3
CONNECT M5LAYER M4LAYER BY VIA4
//S5.定义所分组的电路节点的几何图形：
HILIGHTED_NET1 {
NET M1LAYER HILIGHTED_NET1
NET M2LAYER HILIGHTED_NET1
NET M3LAYER HILIGHTED_NET1
NET M4LAYER HILIGHTED_NET1 }
HILIGHTED_NET2 {
NET M1LAYER HILIGHTED_NET2
NET M2LAYER HILIGHTED_NET2
NET M3LAYER HILIGHTED_NET2
NET M4LAYER HILIGHTED_NET2 }
…(此处省略相类似代码)
HILIGHTED_NET9 {
NET M1LAYER HILIGHTED_NET9
NET M2LAYER HILIGHTED_NET9
NET M3LAYER HILIGHTED_NET9
NET M4LAYER HILIGHTED_NET9 }
//S6.执行图形运算并输出分组几何图形结果文件：
DRC CHECK MAP HILIGHTED_NET1 GDSII 501 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET1 ASCII nethilite.rve.db MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET2 GDSII 502 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET2 ASCII nethilite.rve.db MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET2 GDSII 503 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET2 ASCII nethilite.rve.db MAXIMUMRESULTS ALL
…(此处省略相类似地对其他节点组执行图形运算并收集结果的代码)
DRC CHECK MAP HILIGHTED_NET9 GDSII 509 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP HILIGHTED_NET9 ASCII nethilite.rve.db MAXIMUMRESULTS ALL
//S7.对交叠面积和平行走线的图形进行过滤筛选：
CLK_REF_OVERLAP {
AREA ( AND HIGHLIGHTED_NET1 HILIGHTED_NET2 ) > 2500.00 }
DRC CHECK MAP CLK_REF_OVERLAP GDSII 601 nethilite.gds MAXIMUMRESULTS ALL
CLK_REF_PARALLEL {
long_net1 = HIGHLIGHTED_NET1 with length > 100.00
long_net2 = HIGHLIGHTED_NET2 with length > 100.00
EXTERNAL long_net1 long_net2 PARALLEL < 15.00 }
DRC CHECK MAP CLK_REF_PARALLEL GDSII 701 nethilite.gds MAXIMUMRESULTS ALL
DRC CHECK MAP CLK_REF_PARALLEL ASCII nethilite.rve.db MAXIMUMRESULTS ALL
…(此处省略针对其他节点组进行交叉OVERLAP和平行PARALLEL检查的相类似代码)
// 代码段-3结束
关于该部分代码段的释义，请查阅实施例一中该部分，此处不再赘述。
从代码段-3.S1所示的范例可以看出，该输入条件定义了九个不同的分组，从HIGHLIGHT_NET1到HIGHLIGHT_NET9，分别对应于具有不同关键字的节点名称，比如“?clk?”和“?clk_cmp?”两组分别代表了芯片系统的时钟信号和专门提供给高精度比较器的时钟信号；“?vcm?”组代表了所要处理的差模信号的共模信号部分；“?vdd?”和“?vss?”两组分别代表了各个模块的电源线和地线；“?ref?”组代表了模拟信号处理所依赖的参考基准信号；“?vbe?”组代表了基于双极型晶体管而产生带隙基准电压电路中关键的基极-发射极电压节点；“?bias?”组代表了给其他电路模块提供电流偏置和电压偏置的节点；“?in?”组则代表了芯片的外部输入信号节点。
从噪声耦合与隔离分析要求的角度，电路节点组HIGHLIGHT_NET1中收集了与普通时钟信号有关的电路节点作为噪声源电路节点组，其中包括了直接以关键字“clk”命名的电路节点，也包括了由操作步骤S4中根据图层之间的连接关系而进一步收集得到的电路节点。代码段-3.S1中也把以关键字“clk_cmp”命名的特殊电路节点另外分成了节点组HIGHLIGHT_NET6。从逻辑上看，HIGHLIGHT_NET6中的“clk_cmp”节点的几何图形也会出现在HIGHLIGHT_NET1节点组中。这反映了设计者把专门给关键的电压比较器模块所使用的时钟信号单独拿出来分析考察的要求。以“vdd”和“vss”关键字命名的节点，分别属于电路中的电源部分和地线部分。在一般的数字为主的大规模集成电路中，数字电路的电源和地线属于汇聚了很多噪声的节点，所以也在代码段-3.S1中以节点组HIGHLIGHT_NET4和HIGHLIGHT_NET5分别列出来考察。在模拟电路与数字电路混合的片上系统中，模拟和射频电路的电源和地线属于较为安静的节点，不希望被其他噪声源所干扰；在这种情况下，可以用专属于模拟和射频电路的电源或者地线的关键字来建组，比如“vdda”、“vssa”、“vdd_rf”和“vdd_rfF”等，从而作为对噪声敏感的节点组与普通的噪声源“vdd”和“vss”区分开来，此处不再赘述。
在另一方面，代码段-3.S1中将以关键字“ref”命名的电路节点及其与之相连的几何图形收集到了HIGHLIGHT_NET2电路节点组中。根据业界一般的节点命名习惯，“ref”组内的节点大都是参考电压或者与产生参考电压和参考电流有关的节点。这些节点上的电压或者流过这些节点的电流不能被幅度起伏很大的时钟信号所干扰，故属于对噪声信号敏感的节点。与之类似的还有以关键字“bias”命名的电路节点被分到了HIGHLIGHT_NET8组中，也属于对噪声信号敏感的节点组。代码段-3.S1的分组实例表明了设计者需要考察芯片内部的时钟信号对于参考信号的耦合干扰的程度和隔离措施是否有效的分析要求。
不失一般性地，本申请技术对于具体分组的数量和分组的内容都具有非常灵活的特点，对于超大规模的物理版图GDS数据来说，可以仅仅针对数量很少的若干关键节点进行分组从而达到快速检查，快速修改的目的。上述分组的内容对于一个产品线和产品类型相对稳定的研发活动是可以作为固定的内容确定下来的，因为在类似的芯片产品设计中，节点名称大都具有相同的关键字，那么在这种情况下，本申请技术中所实施的所有步骤和代码，都可以固定地作为不同芯片物理版图的噪声耦合和隔离检查的方法和工具。
在代码段-3.S2中代表节点连接信息的节点名称和坐标部分，我们采用了设计实践中常用的手工添加关键节点坐标的方法。这些手工添加的节点名称和坐标在层次设计的芯片物理版图中不处于顶层的位置，属于下层模块的内部节点，在扫描顶层管脚信息的操作中不会被收集进来，但是它们能更完整地体现出芯片内部可能存在的噪声耦合机制，所以作为本发明中一个可以作灵活处理的机制，代码段-3.S2可以由设计者手工添加其认为有必要进行重点分析的电路节点。
显而易见的，HIGHLIGHTED_NET2所要收集的“?ref?”（即参考电压节点）几何图形不会有任何的结果，因为在输入顶层管脚的连接信息和坐标的代码段-3.S2中并未定义。
在这个完整的实例中，所分析的节点分组有9组，所以HIGHLIGHTED_NETx（x=1,2,…,9）扩展到了9条语句。因为篇幅的限制，代码中用…省略了其中的类似语句；在实践中一共有9条不同而相似的语句分别对9组节点分组进行几何图形的收集。
如代码段-3.S6所示，通过直接调用芯片物理版图的设计规则检查(DRC)内核程序，被检查的版图GDS数据文件中所有的几何图形都将按照代码段-3.S1至代码段-3.S5的规则进行几何图形运算，由代码段-3.5中语句所产生的HILIGHTED_NET1到HILIGHTED_NETx（x=2，3，…，9）等数据结果在此被输出到结果文件中。代码段-3.S6通过调用物理版图验证的EDA工具中DRC CHECK语句，是规则文件中真正执行由代码段-3.S1、代码段-3.S2、…、代码段-3.S5规定的图形运算的执行部分。
代码段-3.S6中能用…省略了其余不同而类似的节点分组的运算结果输出语句。对于这个实例而言，在实践中一共有9组类似的语句进行完整的几何图形运算结果的输出操作。
如图11所示，为本实施例中，芯片物理版图按照本发明所述方法输入文件，经过代码段-3.S6运行之后，以物理版图GDS数据格式保存的结果，所有分组的电路节点的几何图形全局地在该图中显示出来，以供设计者目视检查关键区域的噪声耦合与隔离情况。在全局的目视检查中，有经验的设计者会关注代表噪声源的时钟信号是不是会靠近或者跨越某些对噪声敏感的区域，比如静态存储单元区域、输入信号的采样模块区域、和带隙基准电压模块区域等，也可以通过GDS数据浏览器的局部放大功能聚焦到某个细小的区域进行检查。
同样的，该部分代码为在上述代码段-3.S1-S6的基础上，进一步对相关参数进行量化限定以将相关指标超出限定阈值部分筛选出来的内容，其原理与思想均与实施例一、实施例二相同，此处不再赘述。
本发明还提出了一种应用于检查芯片版图噪声耦合与屏蔽流程中对芯片电路节点进行分组的方法，所述分组的方法包括根据芯片中所有噪声源电路节点和对噪声敏感的电路节点的名称进行分组的方法，和根据芯片版图中电路节点走线的几何图形进行分组的方法。
所述根据芯片中所有噪声源电路节点和对噪声敏感的电路节点的名称进行分组的方法，是将芯片中所有噪声源电路节点归集为至少一个噪声源组，而将芯片中所有对噪声敏感的电路节点归集为至少一个噪声敏感组，所述对噪声源组和噪声敏感组进行分类归集的方法为采用模糊搜索关键词的方法，或者是采用明确的节点名称字符的方法。
所述根据芯片版图中电路节点走线的几何图形进行分组的方法，是将芯片中噪声源电路节点走线的几何图形，以及与噪声源电路节点相连接的电路节点走线的几何图形进行归集。
本申请技术针对复杂的片上系统芯片设计所面临的噪声耦合和屏蔽的关键问题，提出了一个物理版图设计验证流程中的用设计规则检查(DRC)的方法收集和筛选噪声源节点走线和噪声敏感节点走线的几何图形的方法，并用几何图形运算的定量方法过滤筛选出产生较大寄生电容的交叠面积和平行走线区域。本申请技术用变量的形式将关键的电路节点分组这一指导思想给半导体芯片设计业界提供了一个针对超大规模集成电路进行噪声耦合和隔离检查的一个全局化的方法学，是本申请技术的特点之一。该方法除了能够图像化地直观显示芯片顶层的噪声耦合与屏蔽检查的结果，更能够以ASCII格式输出的数据库结果，叠加在原始的物理版图数据库上，其几何图形运算的定量结果可以以ASCII格式输出到报告文件中。本发明对于以“电路设计-布局布线-寄生参数提取-后仿真-电路设计修改”为核心的循环递增式射频模拟电路的设计流程来说极大地提高了设计效率。

Claims (11)

1.一种通过图形运算检查芯片版图噪声耦合与屏蔽的方法，其特征在于，所述方法包括的步骤为：
S1,对芯片中所有噪声源电路节点和对噪声敏感的电路节点进行分组；
S2,提取芯片版图数据中节点的名称和坐标；
S3，定义芯片版图数据中标记节点连接信息的字符的图层；
S4,定义几何图形运算中所用到的几何图形的连接方式，也即电路节点的连接关系在几何图形中的实现方式；
S5,定义从所有金属层几何图形中搜索所分组的电路节点的几何图形；
S6,利用芯片物理版图验证工具，调用步骤S1至S5的定义进行设计规则检查，产生分组的电路节点的几何图形结果文件，并检查结果文件；
S7,运用几何图形运算方法，计算分属不同节点分组的几何图形之间的交叠面积和平行走线的长度，并依据交叠面积或者平行走线长度进行过滤筛选；
S8，显示筛选后的几何图形，即得到噪声耦合与屏蔽分析结果，即需要关注的敏感关键区域。
2.根据权利要求1所述的方法，其特征在于：所述步骤S1、步骤S2为针对不同的芯片物理版图数据文件所需要做更新的部分，即噪声耦合与隔离分析问题的给定输入条件，该部分是规则文件中的可变部分；所述步骤S1、步骤S2从电路性能的设计要求出发指明了针对待分析的芯片物理版图进行噪声耦合与屏蔽检查的意图，即列举出所要分析的电路节点名称、对电路节点按照噪声源节点以及对噪声敏感节点进行分组、和给定具体的顶层电路节点连接性信息的坐标。
3.根据权利要求1所述的方法，其特征在于：所述步骤S3-S8用几何图形运算的方法将分属于不同节点分组的节点所对应的几何图形收集到不同的几何图形组中，并将不同组的几何图形之间的交叠面积、相间隔的距离，以及平行走线的最长长度这些关键因素计算出来。
4.根据权利要求3所述的方法，其特征在于：所述步骤S3-S8相对于不同芯片的物理版图噪声耦合与隔离分析问题属于固定不变的分析操作步骤，所述分析操作步骤是规则文件中的固定不变的部分，即可以直接运用在针对不同的芯片物理版图而做的设计规则检查中而不用做任何修改。
5.根据权利要求1所述的方法，其特征在于：所述步骤S6生成的噪声耦合与隔离问题分析结果文件采取与原始芯片物理版图数据一样格式的图形描述文件，因此采用同一浏览工具即可浏览噪声分析结果的图形描述文件和浏览原始芯片物理版图图形描述文件，以达到直观显示的目的，和直接比对的效果。
6.根据权利要求1所述的方法，其特征在于：所述步骤S6生成的噪声耦合与隔离问题分析结果文件采取设计规则检查结果的数据库格式，用仅显示违反规则的特定的几何图形的坐标形式来供设计者浏览，用特定的设计规则结果阅读器，直接在原始的芯片物理版图上高亮度显示违反规则的几何图形。
7.根据权利要求1所述的方法，其特征在于：所述步骤S7运用几何图形运算方法，计算分属不同节点分组的几何图形之间的交叠面积和平行走线的长度，并依据交叠面积或者平行走线长度为标准进行过滤筛选，显示筛选后的几何图形，即得到噪声耦合与屏蔽分析需要关注的敏感关键区域。
8.根据权利要求1所述的方法，其特征在于，所述步骤S1中对芯片中所有噪声源电路节点和对噪声敏感的电路节点进行分组的方法包括根据芯片中所有噪声源电路节点和对噪声敏感的电路节点的名称进行分组的方法，和根据芯片版图中电路节点走线的几何图形进行分组的方法。
9.根据权利要求8所述的方法，其特征在于，所述根据芯片中所有噪声源电路节点和对噪声敏感的电路节点的名称进行分组的方法，是将芯片中所有噪声源电路节点归集为至少一个噪声源组，而将芯片中所有对噪声敏感的电路节点归集为至少一个噪声敏感组。
10.根据权利要求9所述的方法，其特征在于，对芯片中所有噪声源电路节点和对噪声敏感的电路节点的名称进行分组的方法为采用模糊搜索关键词的方法，或者是采用明确的节点名称字符的方法。
11.根据权利要求8所述的方法，其特征在于，所述根据芯片版图中电路节点走线的几何图形进行分组的方法，是将芯片中噪声源电路节点走线的几何图形，以及与噪声源电路节点相连接的电路节点走线的几何图形进行归集。
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