CN115968204A - 半导体存储器装置及其制造方法和包括其的电子系统 - Google Patents

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Abstract

一种半导体存储器装置可包括：单元衬底，其包括单元阵列区和延伸区；单元衬底上的第一模制结构；第一模制结构上的第二模制结构；穿过单元阵列区上的第一模制结构和第二模制结构的沟道结构；以及穿过延伸区上的第一模制结构和第二模制结构的单元接触结构。第一模制结构和第二模制结构分别包括按次序堆叠在单元阵列区上并且在延伸区上按照台阶方式堆叠的第一栅电极和第二栅电极。单元接触结构包括连接至第一栅电极之一的下导电图案、连接至第二栅电极之一的上导电图案和将下导电图案与上导电图案分离的绝缘图案。

Description

半导体存储器装置及其制造方法和包括其的电子系统
相关申请的交叉引用
本申请要求于2021年10月8日在韩国知识产权局提交的韩国专利申请No.10-2021-0134118的优先权以及所有权益，该申请的全部内容以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体存储器装置、其制造方法和/或包括其的电子系统。更具体地说，本公开涉及一种包括多堆叠件的半导体存储器装置、其制造方法和/或包括其的电子系统。
背景技术
为了满足消费者对卓越性能和廉价价格的需求，可能需要增加半导体存储器装置的集成密度。在半导体存储器装置中，由于半导体存储器装置的集成密度是确定产品价格的重要因素，因此可能特别需要增加的集成密度。
同时，在二维或平面半导体存储器装置的情况下，集成密度主要由单位存储器单元占据的面积决定，因此，集成密度可能会受到精细图案形成技术水平的极大影响。然而，由于图案的小型化可能需要极其昂贵的设备，因此二维半导体装置的集成密度增大，但仍然可能受到限制。因此，已经提出了具有三维排列的存储器单元的三维半导体装置。
发明内容
本公开的各方面提供了一种有利于产品的小型化的半导体存储器装置。
本公开的各方面还提供了一种制造有利于产品的小型化的半导体存储器装置的方法。
本公开的各方面还提供了一种包括有利于产品的小型化的半导体存储器装置的电子系统。
然而，本公开的各方面不限于本文提出的这些。通过参照下面通过的本公开的具体实施方式，本公开的上面和其它方面将对于本公开所属领域的普通技术人员之一变得更清楚。
根据实施例，一种半导体存储器装置可包括：单元衬底，其包括单元阵列区和延伸区；单元衬底上的第一模制结构，第一模制结构包括按次序堆叠在单元阵列区上并且在延伸区上按照台阶方式堆叠的多个第一栅电极；第一模制结构上的第二模制结构，第二模制结构包括按次序堆叠在单元阵列区上的第一模制结构上并且在延伸区上按照台阶方式堆叠的多个第二栅电极；沟道结构，其穿过单元阵列区上的第一模制结构和第二模制结构；以及单元接触结构，其穿过延伸区上的第一模制结构和第二模制结构。单元接触结构可包括连接至多个第一栅电极之一的下导电图案、连接至多个第二栅电极之一的上导电图案和将下导电图案与上导电图案分离的绝缘图案。
根据实施例，一种半导体存储器装置可包括：单元衬底，其包括单元阵列区和延伸区；单元衬底上的第一模制结构，第一模制结构包括按次序堆叠在单元阵列区上的多个第一栅电极，多个第一栅电极中的每一个包括其中其上表面的一部分在延伸区上暴露的第一焊盘区；第一模制结构上的第二模制结构，第二模制结构包括按次序堆叠在第一模制结构上的多个第二栅电极，多个第二栅电极中的每一个包括其中其上表面的一部分在延伸区上暴露的第二焊盘区；沟道结构，其在与单元阵列区上的单元衬底的上表面交叉的竖直方向上延伸，沟道结构穿过第一模制结构和第二模制结构；字线切割区，其在与竖直方向交叉的第一方向上延伸，以切割第一模制结构和第二模制结构；位线，其在与第一方向和竖直方向交叉的第二方向上延伸，位线连接至沟道结构；单元接触结构，其在延伸区上在竖直方向上延伸，单元接触结构穿过第一模制结构和第二模制结构；以及绝缘环，其在单元接触结构与多个第一栅电极中的每一个之间，以及单元接触结构与多个第二栅电极中的每一个之间。单元接触结构可包括与多个第一栅电极中的对应的第一栅电极的焊盘区接触的下导电图案、与多个第二栅电极中的对应的第二栅电极的第二焊盘区接触的上导电图案、和将下导电图案与上导电图案分离的绝缘图案。
根据实施例，一种用于制造半导体存储器装置的方法可包括：提供包括单元阵列区和延伸区的单元衬底；在单元衬底上形成第一模制结构，第一模制结构包括按次序堆叠在单元衬底上的多个第一栅电极，所述多个第一栅电极中的每一个包括第一焊盘区，其中其上表面的一部分在延伸区上暴露；在第一模制结构上形成第二模制结构，第二模制结构包括按次序堆叠在第一模制结构上的多个第二栅电极，所述多个第二栅电极中的每一个包括第二焊盘区，其中其上表面的一部分在延伸区上暴露；形成穿过单元阵列区上的第一模制结构和第二模制结构的沟道结构；形成穿过延伸区上的第一模制结构和第二模制结构的单元接触孔；形成单元接触孔与所述多个第一栅电极中的每一个之间和单元接触孔与所述多个第二栅电极中的每一个之间的绝缘环；通过扩张单元接触孔暴露出所述多个第一栅电极中的至少一个的第一焊盘区的至少一部分和第二焊盘区的所述多个第二栅电极中的至少一个第二焊盘区的至少一部分；以及通过填充单元接触孔形成单元接触结构。单元接触结构可包括与第一栅电极的第一焊盘区接触的下导电图案、与第二栅电极的第二焊盘区接触的上导电图案、以及将下导电图案与上导电图案分离的绝缘图案。
根据实施例，一种电子系统可包括：主衬底；主衬底上的半导体存储器装置；以及主衬底上的控制器，控制器电连接至半导体存储器装置。半导体存储器装置可包括单元衬底、单元衬底上的第一模制结构、第一模制结构上的第二模制结构、沟道结构和单元接触结构。单元衬底包括单元阵列区和延伸区。第一模制结构可包括按次序堆叠在单元阵列区上并且在延伸区上按照台阶方式堆叠的多个第一栅电极。第二模制结构可包括按次序堆叠在第一模制结构上并且在延伸区上按照台阶方式堆叠的多个第二栅电极。沟道结构可穿过单元阵列区上的第一模制结构和第二模制结构。单元接触结构可穿过延伸区上的第一模制结构和第二模制结构。单元接触结构可包括将多个第一栅电极之一电连接至控制器的下导电图案、将多个第二栅电极之一电连接至控制器的上导电图案、和将下导电图案与上导电图案分离的绝缘图案。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的以上和其它方面和特征将变得更明显，在附图中：
图1是用于解释根据一些实施例的半导体存储器装置的示例框图。
图2是解释根据一些实施例的半导体存储器装置的示例电路图。
图3是示出根据一些实施例的半导体存储器装置的布局图。
图4是沿着图3的线A-A截取的剖视图。
图5A是示出图4的区S1的放大剖视图。
图5B是示出图4的区S1的放大立体图。
图6是示出图3的区S2的放大剖视图。
图7是沿着图3的线B-B截取的剖视图。
图8A和图8B是示出图4的区S1的各种其它放大剖视图。
图9是示出根据一些实施例的半导体存储器装置的剖视图。
图10是示出根据一些实施例的半导体存储器装置的剖视图。
图11是示出图10的区S2的放大剖视图。
图12是示出根据一些实施例的半导体存储器装置的剖视图。
图13是示出根据一些实施例的半导体存储器装置的剖视图。
图14至图35是示出用于解释根据一些实施例的用于制造半导体存储器装置的方法的中间操作的示图。
图36是示出根据一些实施例的电子系统的示例框图。
图37是示出根据一些实施例的电子系统的示例立体图。
图38是沿着图37的线I-I截取的示意性剖视图。
具体实施方式
下文中，将参照图1至图13描述根据示例实施例的半导体存储器装置。
图1是解释根据一些实施例的半导体存储器装置的示例框图。
参照图1，根据一些实施例的半导体存储器装置10包括存储器单元阵列20和外围电路30。
存储器单元阵列20可包括多个存储器单元块BLK1至BLKn。存储器单元块BLK1至BLKn中的每一个可包括多个存储器单元。存储器单元阵列20可通过位线BL、字线WL、串选择线SSL中的至少一条和接地选择线GSL中的至少一条连接至外围电路30。具体地说，存储器单元块BLK1至BLKn可通过字线WL、串选择线SSL和接地选择线GSL连接至行解码器33。此外，存储器单元块BLK1至BLKn可通过位线BL连接至页缓冲器35。
外围电路30可从半导体存储器装置10外部接收地址ADDR、命令CMD和控制信号CTRL，并且可将数据DATA发送至半导体存储器装置10的外部装置和从该外部装置接收数据DATA。外围电路30可包括控制逻辑37、行解码器33和页缓冲器35。虽然未示出，但是外围电路30还可包括各种子电路，诸如输入/输出电路、用于生成半导体存储器装置10的操作所需的各种电压的电压生成电路、和用于校正从存储器单元阵列20读取的数据DATA的错误的错误校正电路。
控制逻辑37可连接至行解码器33、输入/输出电路和电压生成电路。控制逻辑37可控制半导体存储器装置10的整体操作。控制逻辑37可响应于控制信号CTRL生成半导体存储器装置10中使用的各种内部控制信号。例如，控制逻辑37可调整在执行诸如编程操作或擦除操作的存储器操作时提供至字线WL和位线BL的电压电平。
行解码器33可响应于地址ADDR选择所述多个存储器单元块BLK1至BLKn中的至少一个。此外，行解码器33可针对选择的存储器单元块BLK1至BLKn中的至少一个选择字线WL中的至少一条、串选择线SSL中的至少一条和接地选择线GSL中的至少一条。此外，行解码器33可将用于执行存储器操作的电压发送至存储器单元块BLK1至BLKn中的所选择的至少一个的字线WL。
页缓冲器35可通过位线BL连接至存储器单元阵列20。页缓冲器35可作为写驱动器或读出放大器操作。具体地说，在编程操作中，页缓冲器35可作为写驱动器操作，以将对应于将要存储在存储器单元阵列20中的数据DATA的电压施加至位线BL。另一方面，在读操作中，页缓冲器35可作为读出放大器操作，以感测存储在存储器单元阵列20中的数据DATA。
图2是解释根据一些实施例的半导体存储器装置的示例电路图。
参照图2，根据一些实施例的半导体存储器装置的存储器单元阵列(例如，图1中的‘20')可包括公共源极线CSL、多条位线BL和多个单元串CSTR。
公共源极线CSL可在第一方向X上延伸。在一些实施例中，所述多个公共源极线CSL可二维地排列。例如，所述多个公共源极线CSL可在彼此间隔开的同时在第一方向X上延伸。可将相同的电压施加至公共源极线CSL。可替换地，可将不同的电压施加至公共源极线CSL以分别控制。
所述多条位线BL可二维地排列。例如，位线BL可在与第一方向X交叉的第二方向Y上延伸，同时彼此间隔开。所述多个单元串CSTR可与位线BL中的每一条并联连接。单元串CSTR可共同连接至公共源极线CSL。也就是说，所述多个单元串CSTR可设置在位线BL与公共源极线CSL之间。
单元串CSTR中的每一个可包括连接至公共源极线CSL的接地选择晶体管GST、连接至位线BL的串选择晶体管SST和设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。存储器单元晶体管MCT中的每一个可包括数据存储元件。接地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可串联连接。
公共源极线CSL可共同连接至接地选择晶体管GST的源极。此外，接地选择线GSL、多条字线WL11至WL1n和WL21至WL2n和串选择线SSL可设置在公共源极线CSL与位线BL之间。接地选择线GSL可用作接地选择晶体管GST的栅电极。字线WL11至WL1n和WL21至WL2n可用作存储器单元晶体管MCT的栅电极。串选择线SSL可用作串选择晶体管SST的栅电极。
在一些实施例中，擦除控制晶体管ECT可设置在公共源极线CSL与接地选择晶体管GST之间。公共源极线CSL可共同连接至擦除控制晶体管ECT的源极。此外，擦除控制线ECL可设置在公共源极线CSL与接地选择线GSL之间。擦除控制线ECL可用作擦除控制晶体管ECT的栅电极。擦除控制晶体管ECT可通过生成栅致漏极泄漏(GIDL)执行存储器单元阵列的擦除操作。
图3是示出根据一些实施例的半导体存储器装置的示例布局图。图4是沿着图3的线A-A截取的剖视图。图5A是示出图4的区S1的放大剖视图。图5B是示出图4的区S1的放大立体图。图6是示出图3的区S2的放大剖视图。图7是沿着图3的线B-B截取的剖视图。
参照图3至图7，根据一些实施例的半导体存储器装置包括存储器单元区CELL和外围电路区PERI。
存储器单元区CELL可包括单元衬底100、绝缘衬底101、第一模制结构MS1、第一层间绝缘层140a、第二模制结构MS2、第二层间绝缘层140b、沟道结构CH、阻挡分离区WLC、位线BL、单元接触结构MC1、第一停止层114a、第二停止层114b、绝缘环116、衬底接触结构MC2、第一穿通件结构TV1、第二穿通件结构TV2、第一布线结构180和第一布线间绝缘层142。
例如，单元衬底100可包括半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。可替换地，单元衬底100可包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在一些实施例中，单元衬底100可包括杂质。例如，单元衬底100可包括n型杂质(例如，磷(P)、砷(As)等)。
单元衬底100可包括单元阵列区R1和延伸区R2。
包括多个存储器单元的存储器单元阵列(例如，图1中的‘20')可形成在单元阵列区R1中。例如，稍后将描述的沟道结构CH、位线BL、栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL等可设置在单元阵列区R1中。在下面的描述中，单元衬底100的上面设置了存储器单元阵列的表面可被称作单元衬底100的正面。相反，与单元衬底100的正面相反的单元衬底100的表面可被称作单元衬底100的背面。
延伸区R2可设置在单元阵列区R1周围。稍后将描述的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL可在延伸区R2中按照台阶方式堆叠。
在一些实施例中，单元衬底100还可包括穿通区R3。穿通区R3可设置在单元阵列区R1和延伸区R2内，或可设置在单元阵列区R1和延伸区R2外。稍后将描述的第一穿通件结构TV1或第二穿通件结构TV2可设置在穿通区R3中。
绝缘衬底101可形成在延伸区R2的单元衬底100中。绝缘衬底101可在延伸区R2的单元衬底100中形成绝缘区。例如，绝缘衬底101可包括氧化硅、氮化硅、氧氮化硅和碳化硅中的至少一个，但不限于此。在一些实施例中，绝缘衬底101可形成在穿通区R3的单元衬底100中。
虽然示出绝缘衬底101的底表面与单元衬底100的底表面共面，但这仅是示例。作为另一示例，绝缘衬底101的底表面可低于单元衬底100的底表面。
第一模制结构MS1可形成在单元衬底100的正面(例如，上表面)上。第一模制结构MS1可包括多个第一栅电极ECL、GSL和WL11至WL1n以及交替地堆叠在单元衬底100上的多个模制绝缘层110。第一栅电极ECL、GSL和WL11至WL1n和模制绝缘层110可具有其中第一栅电极ECL、GSL和WL11至WL1n中的每一个和模制绝缘层110中的每一个平行于单元衬底100的上表面延伸的层合结构。第一栅电极ECL、GSL和WL11至WL1n可按次序堆叠在单元衬底100上，同时通过模制绝缘层110彼此间隔开。
第一栅电极ECL、GSL和WL11至WL1n可在延伸区R2中按照台阶方式堆叠。例如，第一栅电极ECL、GSL和WL11至WL1n可在第一方向X上延伸不同长度以具有台阶状部分。在一些实施例中，第一栅电极ECL、GSL和WL11至WL1n可在第二方向Y上具有台阶状部分。因此，第一栅电极ECL、GSL和WL11至WL1n中的每一个可包括通过其它第一栅电极暴露的第一焊盘区CP1。
在一些实施例中，第一栅电极ECL、GSL和WL11至WL1n可包括按次序堆叠在单元衬底100上的擦除控制线ECL、接地选择线GSL和所述多条第一字线WL11至WL1n。在一些其它实施例，可省略擦除控制线ECL。
第一层间绝缘层140a可形成在单元衬底100上。第一层间绝缘层140a可覆盖第一模制结构MS1。例如，第一层间绝缘层140a可包括氧化硅、氧氮化硅和介电常数低于氧化硅的介电常数的低k材料中的至少一个，但不限于此。
第二模制结构MS2可形成在第一模制结构MS1和第一层间绝缘层140a上。第二模制结构MS2可包括交替地堆叠在第一模制结构MS1和第一层间绝缘层140a上的多个第二栅电极WL21至WL2n和SSL以及多个模制绝缘层110。第二栅电极WL21至WL2n和SSL和模制绝缘层110可具有其中第二栅电极WL21至WL2n和SSL中的每一个和模制绝缘层110中的每一个平行于单元衬底100的上表面延伸的层合结构。第二栅电极WL21至WL2n和SSL可按次序堆叠在第一模制结构MS1和第一层间绝缘层140a上，同时通过模制绝缘层110彼此间隔开。
与第一栅电极ECL、GSL和WL11至WL1n相似，第二栅电极WL21至WL2n和SSL可在延伸区R2中按照台阶方式堆叠。因此，第二栅电极WL21至WL2n和SSL中的每一个可包括通过其它第二栅电极暴露的第二焊盘区CP2。在一些实施例中，所述多个第二焊盘区CP2可形成为在第三方向Z上与所述多个第一焊盘区CP1重叠。
在一些实施例中，第二栅电极WL21至WL2n和SSL可包括按次序堆叠在第一模制结构MS1上的所述多个第二字线WL21至WL2n和串选择线SSL。在一些实施例中，第二模制结构MS2可包括多个串选择线SSL。
第二层间绝缘层140b可形成在第一模制结构MS1和第一层间绝缘层140a上。第二层间绝缘层140b可覆盖第二模制结构MS2。例如，第二层间绝缘层140b可包括氧化硅、氧氮化硅和介电常数低于氧化硅的介电常数的低k材料中的至少一个，但不限于此。
栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个可包括诸如金属的导电材料(诸如钨(W)、钴(Co)或镍(Ni))或者诸如硅的半导体材料，但不限于此。例如，栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个可包括钨(W)。
模制绝缘层110可包括绝缘材料，例如，氧化硅、氮化硅和氧氮化硅中的至少一个，但不限于此。例如，模制绝缘层110可包括氧化硅。
在一些实施例中，穿通区R3中的第一模制结构MS1和穿通区R3中的第二模制结构MS2各自可包括交替地堆叠在单元衬底100和/或绝缘衬底101上的所述多个模制牺牲层112和所述多个模制绝缘层110。模制牺牲层112和模制绝缘层110可具有其中模制牺牲层112中的每一个和模制绝缘层110中的每一个平行于单元衬底100的上表面延伸的层合结构。模制牺牲层112可按次序堆叠在单元衬底100上，同时通过模制绝缘层110彼此间隔开。
模制牺牲层112可包括绝缘材料，例如，氧化硅、氮化硅或氧氮化硅中的至少一个，但不限于此。在一些实施例中，模制牺牲层112可包括相对于模制绝缘层110具有蚀刻选择性的材料。例如，模制绝缘层110可包括氧化硅，模制牺牲层112可包括氮化硅。
沟道结构CH可形成在单元阵列区R1的第一模制结构MS1和第二模制结构MS2中。沟道结构CH可在与单元衬底100的上表面交叉的竖直方向(下文中，称作第三方向Z)上延伸，并且穿过第一模制结构MS1和第二模制结构MS2。例如，沟道结构CH可具有在第三方向Z上延伸的柱形(例如，圆柱形)。因此，沟道结构CH可与栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个交叉。在一些实施例中，沟道结构CH可具有第一模制结构MS1和第二模制结构MS2之间的弯曲部分。这可由于用于形成沟道结构CH的蚀刻操作的特性导致，但不限于此。
沟道结构CH可包括半导体图案130和信息存储层132。
半导体图案130可在第三方向Z上延伸并且穿过第一模制结构MS1和第二模制结构MS2。半导体图案130仅示为杯形，但这仅是示例。例如，半导体图案130可具有各种形状，诸如圆柱形、矩形管形和实心柱形。例如，半导体图案130可包括诸如单晶硅、多晶硅、有机半导体材料和碳纳米结构的半导体材料，但不限于此。
信息存储层132可介于半导体图案130与栅电极ECL、GSL、WL11至WL1n和WL21至WL2n和SSL中的每一个之间。例如，信息存储层132可沿着半导体图案130的外侧表面延伸。例如，信息存储层132可包括氧化硅、氮化硅、氧氮化硅和介电常数高于氧化硅的介电常数的高介电常数材料中的至少一个。例如，高介电常数材料可包括选自氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪及其组合中的至少一个。
在一些实施例中，多个沟道结构CH可按照z字形排列。例如，如图3所示，所述多个沟道结构CH可在第一方向X和第二方向Y上交替地排列。按照z字形排列的所述多个沟道结构CH还可提高半导体存储器装置的集成密度。在一些实施例中，所述多个沟道结构CH可按照蜂窝形排列。
在一些实施例中，虚设沟道结构DCH可形成在延伸区R2的第一模制结构MS1和第二模制结构MS2中。虚设沟道结构DCH可与沟道结构CH按照相似形状形成，以减小施加至延伸区R2中的第一模制结构MS1和第二模制结构MS2的应力。
在一些实施例中，信息存储层132可由多层膜形成。例如，如图6所示，信息存储层132可包括按次序堆叠在半导体图案130的外表面上的隧道绝缘层132a、电荷存储层132b和阻挡绝缘层132c。
例如，隧道绝缘层132a可包括氧化硅或具有比氧化硅的介电常数高的介电常数的高k材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。例如，电荷存储层132b可包括氮化硅。例如，阻挡绝缘层132c可包括氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
在一些实施例中，沟道结构CH还可包括填充图案134。填充图案134可形成为填充杯形的半导体图案130的内部。填充图案134可包括例如氧化硅的绝缘材料，但不限于此。
在一些实施例中，沟道结构CH还可包括沟道焊盘136。沟道焊盘136可形成为连接至半导体图案130。例如，沟道焊盘136可形成在第二层间绝缘层141中并且连接至半导体图案130的上部。例如，沟道焊盘136可包括掺有杂质的多晶硅，但不限于此。
在一些实施例中，第一源极结构102和104可形成在单元衬底100上。第一源极结构102和104可介于单元衬底100和第一模制结构MS1之间。例如，第一源极结构102和104可沿着单元衬底100的上表面延伸。第一源极结构102和104可形成为连接至沟道结构CH的半导体图案130。例如，如图6所示，第一源极结构102和104可穿过信息存储层132，以与半导体图案130接触。第一源极结构102和104可设为半导体存储器装置的公共源极线(例如，图2中的‘CSL')。例如，第一源极结构102和104可包括金属或掺有杂质的多晶硅，但是不限于此。
在一些实施例中，沟道结构CH可穿过第一源极结构102和104。例如，沟道结构CH的下部可穿过第一源极结构102和104，以埋置于单元衬底100中。
在一些实施例中，第一源极结构102和104可由多层形成。例如，第一源极结构102和104可包括按次序堆叠在单元衬底100上的第一源极层102和第二源极层104。第一源极层102和第二源极层104中的每一个可包括掺有杂质的多晶硅或不含杂质的多晶硅，但不限于此。第一源极层102可与半导体图案130接触，并且设为半导体存储器装置的公共源极线(例如，图2中的‘CSL')。第二源极层104可用作用于防止模制堆叠件在用于形成第一源极层102的置换操作中下落或坍塌的支承层。
虽然未示出，但是底部绝缘层可介于单元衬底100和第一源极结构102和104之间。例如，底部绝缘层可包括氧化硅、氮化硅或氧氮化硅中的至少一个，但不限于此。
在一些实施例中，绝缘衬底101可穿过第一源极结构102和104。例如，第一源极结构102和104可不形成在形成了绝缘衬底101的延伸区R2中。虽然示出了绝缘衬底101的上表面与第一源极结构102和104的上表面共面，但这仅是示例。作为另一示例，绝缘衬底101的上表面可高于第一源极结构102和104的上表面。
在一些实施例中，源极牺牲层103可形成在单元衬底100的一部分上。例如，源极牺牲层103可形成在延伸区R2中的单元衬底100的一部分上。源极牺牲层103可包括相对于模制绝缘层110具有蚀刻选择性的材料。例如，模制绝缘层110可包括氧化硅，源极牺牲层103可包括氮化硅。源极牺牲层103可为在第一源极结构102和104的制造工艺中其一部分被第一源极层102置换之后剩余的层。
阻挡分离区WLC可在第一方向X上延伸，并且切割第一模制结构MS1和第二模制结构MS2。第一模制结构MS1和第二模制结构MS2可被所述多个阻挡分离区WLC切割，从而形成多个存储器单元块(例如，图1中的BLK1至BLKn)。例如，两个相邻的阻挡分离区WLC可限定它们之间的一个存储器单元块。沟道结构CH可设置在由阻挡分离区WLC限定的各存储器单元块中。
图3仅示出了在一个存储器单元块中沿着第二方向Y按照z字形排列的九个沟道结构CH，但这仅是示例。设置在各存储器单元块中的沟道结构CH的数量不限于图示并且可改变。
在一些实施例中，阻挡分离区WLC可在第一方向X上延伸，并且切割第一源极结构102和104。虽然示出了阻挡分离区WLC的底表面与第一源极结构102和104的底表面共面，但这仅是示例。作为另一示例，阻挡分离区WLC的底表面可低于第一源极结构102和104的底表面。
在一些实施例中，阻挡分离区WLC可包括绝缘材料。例如，绝缘材料可填充阻挡分离区WLC。例如，绝缘材料可包括氧化硅、氮化硅和氧氮化硅中的至少一个，但不限于此。
在一些实施例中，串分离结构SC可形成在第二模制结构MS2中。串分离结构SC可在第一方向X上延伸，以切割串选择线SSL。由阻挡分离区WLC限定的存储器单元块中的每一个可通过串分离结构SC划分，以形成多个串区域。例如，串分离结构SC可在一个存储器单元块中限定两个串区域。
位线BL可形成在第二模制结构MS2和第二层间绝缘层140b上。位线BL可在第二方向Y上延伸，以与阻挡分离区WLC交叉。此外，位线BL可在第二方向Y上延伸，以连接至在第二方向Y上排列的所述多个沟道结构CH。例如，连接至每个沟道结构CH的上部的位线接触件182可形成在第二层间绝缘层140b中。位线BL可经位线接触件182电连接至沟道结构CH。
单元接触结构MC1可形成在延伸区R2中。单元接触结构MC1可在第三方向Z上延伸，并且穿过延伸区R2中的第一模制结构MS1和第二模制结构MS2。单元接触结构MC1可连接至第一焊盘区CP1和第二焊盘区CP2中的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个。具体地说，单元接触结构MC1可包括下导电图案162、绝缘图案164和上导电图案166。
下导电图案162可连接至第一栅电极ECL、GSL和WL11至WL1n中的在第一焊盘区CP1中暴露的第一栅电极。例如，下导电图案162可在最上面的第一字线WL1n的第一焊盘区CP1中与最上面的第一字线WL1n的上表面接触。通过这种方式，下导电图案162可电连接至第一栅电极ECL、GSL和WL11至WL1n之一。
上导电图案166可连接至第二栅电极WL21至WL2n和SSL中的在第二焊盘区CP2中暴露的第二栅电极。例如，上导电图案166可在串选择线SSL的第二焊盘区CP2中与串选择线SSL的上表面接触。通过这种方式，上导电图案166可电连接至第二栅电极WL21至WL2n和SSL之一。
在一些实施例中，第一栅电极ECL、GSL和WL11至WL1n中的连接至下导电图案162的第一栅电极的水平高度可与第二栅电极WL21至WL2n和SSL中的连接至上导电图案166的第二栅电极的水平高度相同。作为示例，连接至下导电图案162的最上面的第一字线WL1n可为第一栅电极ECL、GSL和WL11至WL1n中的最上面的第一栅电极。连接至上导电图案166的串选择线SSL可为第二栅电极WL21至WL2n和SSL中的最上面的第二栅电极。作为另一示例，连接至下导电图案162的擦除控制线ECL可为第一栅电极ECL、GSL和WL11至WL1n中的最下面的第一栅电极。连接至上导电图案166的最下面的第二字线WL21可为第二栅电极WL21至WL2n和SSL中的最下面的第二栅电极。
下导电图案162和上导电图案166中的每一个可包含例如金属(诸如钨(W)、钴(Co)、镍(Ni))的导电材料或者诸如硅的半导体材料，但是本公开不限于此。例如，下导电图案162和上导电图案166中的每一个可包括钨(W)。下导电图案162和上导电图案166可包括相同材料或不同材料。
绝缘图案164可将下导电图案162与上导电图案166彼此分离。例如，绝缘图案164的至少一部分可介于下导电图案162与上导电图案166之间。绝缘图案164可通过将下导电图案162和上导电图案166彼此电分离和物理分离而在下导电图案162与上导电图案166之间形成绝缘节点。绝缘图案164可包括绝缘材料，例如，氧化硅、氮化硅和氧氮化硅中的至少一个，但不限于此。例如，绝缘图案164可包括氧化硅。
此外，单元接触结构MC1可包括第一延伸部分EP1、第二延伸部分EP2和第三延伸部分EP3以及第一穿通部分TP1和第二穿通部分TP2。第一延伸部分EP1可设置在第一模制结构MS1下方。第二延伸部分EP2可设置在第一模制结构MS1和第二模制结构MS2之间。第三延伸部分EP3可设置在第二模制结构MS2上。第一穿通部分TP1可穿过第一模制结构MS1以将第一延伸部分EP1和第二延伸部分EP2彼此连接。第二穿通部分TP2可穿过第二模制结构MS2以将第二延伸部分EP2和第三延伸部分EP3彼此连接。
第一延伸部分EP1至第三延伸部分EP3中的每一个的宽度可大于第一穿通部分TP1和第二穿通部分TP2中的每一个的宽度。例如，如图5A所示，第三延伸部分EP3的宽度W1可大于第二穿通部分TP2的宽度W2。
下导电图案162可设置在第一延伸部分EP1、第一穿通部分TP1和第二延伸部分EP2中。例如，下导电图案162可沿着第一延伸部分EP1、第一穿通部分TP1和第二延伸部分EP2的轮廓延伸。第二延伸部分EP2可设置在第一焊盘区CP1上。因此，第二延伸部分EP2中的下导电图案162可连接至第一栅电极ECL、GSL和WL11至WL1n中的在第一焊盘区CP1中暴露的第一栅电极。在一些实施例中，下导电图案162的上部还可沿着第二穿通部分TP2的一部分的轮廓延伸。
上导电图案166可设置在第三延伸部分EP3中。例如，上导电图案166可填充第三延伸部分EP3。第三延伸部分EP3可设置在第二焊盘区CP2上。因此，第三延伸部分EP3中的上导电图案166可连接至第二栅电极WL21至WL2n和SSL中的在第二焊盘区CP2中暴露的第二栅电极。
绝缘图案164的至少一部分可设置在第二穿通部分TP2中。因此，绝缘图案164可在下导电图案162与上导电图案166之间形成绝缘节点。在一些实施例中，绝缘图案164的一部分可设置在第一延伸部分EP1、第一穿通部分TP1和第二延伸部分EP2中。例如，绝缘图案164可沿着下导电图案162的轮廓延伸。
在一些实施例中，第一延伸部分EP1和第二延伸部分EP2中的每一个可包括空隙V。空隙V可为在下导电图案162和绝缘图案164填充于第一延伸部分EP1和第二延伸部分EP2中的每一个中之后剩余的空间。在一些其它实施例，第一延伸部分EP1和第二延伸部分EP2中的每一个可不包括空隙V。例如，绝缘图案164可填充在下导电图案162填充于第一延伸部分EP1和第二延伸部分EP2中的每一个之后剩余的空间。
第一停止层114a可介于第一模制结构MS1与单元衬底100和/或绝缘衬底101之间。例如，第一停止层114a可沿着单元衬底100的上表面和/或绝缘衬底101的上表面延伸。第一停止层114a可限定第一延伸部分EP1在第三方向Z上延伸的极限。例如，第一延伸部分EP1的上表面可由第一停止层114a的上表面限定。第一延伸部分EP1中的下导电图案162可通过第一停止层114a与第一栅电极ECL、GSL和WL11至WL1n分离。第一穿通部分TP1可穿过第一停止层114a以连接至第一延伸部分EP1。在一些其它实施例，可省略第一停止层114a。
第二停止层114b可介于第一模制结构MS1和第二模制结构MS2之间。例如，第二停止层114b可沿着第一层间绝缘层140a的上表面延伸。第二停止层114b可限定第二延伸部分EP2在第三方向Z上延伸的极限。例如，第二延伸部分EP2的上表面可由第二停止层114b的上表面限定。第二延伸部分EP2中的下导电图案162可通过第二停止层114b与第二栅电极WL21至WL2n和SSL分离。第二穿通部分TP2可穿过第二停止层114b，以连接至第二延伸部分EP2。在一些其它实施例，可省略第二停止层114b。
例如，第一停止层114a和第二停止层114b中的每一个可包括氧化硅、氮化硅和氧氮化硅中的至少一个，但不限于此。在一些实施例中，第一停止层114a和第二停止层114b可包括相对于模制绝缘层110具有蚀刻选择性材料的。例如，模制绝缘层110可包括氧化硅，并且第一停止层114a和第二停止层114b中的每一个可包括氮化硅。
在一些实施例中，阻挡分离区WLC可不切割第一停止层114a和第二停止层114b。例如，第一停止层114a和第二停止层114b中的每一个可不延伸至阻挡分离区WLC。
绝缘环116可形成在第一模制结构MS1和第二模制结构MS2中。绝缘环116可介于单元接触结构MC1与第一栅电极ECL、GSL和WL11至WL1n中的每一个之间以及单元接触结构MC1与第二栅电极WL21至WL2n和SSL中的每一个之间。例如，如图5B所示，绝缘环116可为包围单元接触结构MC1的环状结构。
第一延伸部分EP1至第三延伸部分EP3中的每一个的宽度可大于绝缘环116的宽度。例如，如图5A所示，第三延伸部分EP3的宽度W1可大于绝缘环116的宽度W3。因此，第二延伸部分EP2中的下导电图案162可在绝缘环116上方连接至第一栅电极ECL、GSL和WL11至WL1n之一。第三延伸部分EP3中的上导电图案166可在绝缘环116上方连接至第二栅电极WL21至WL2n和SSL之一。例如，如图5B所示，上导电图案166可设置在串选择线SSL中的绝缘环116上并且可与串选择线SSL的上表面接触。因此，上导电图案166可选择性地连接至第二栅电极WL21至WL2n和SSL中的在第二焊盘区CP2中暴露的第二栅电极。
绝缘环116可将栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的未在第一焊盘区CP1中暴露的其它栅电极与下导电图案162电分离。例如，绝缘环116可防止连接至最上面的第一字线WL1n的下导电图案162与除最上面的第一字线WL1n之外的其它栅电极(例如，栅电极ECL、GSL、WL11、WL21至WL2n、SSL等)接触。因此，下导电图案162可选择性地连接至第一栅电极ECL、GSL和WL11至WL1n中的在第一焊盘区CP1中暴露的第一栅电极。
衬底接触结构MC2可连接至单元衬底100。例如，衬底接触结构MC2可在第三方向Z上延伸，并且穿过延伸区R2中的第一层间绝缘层140a和第二层间绝缘层140b。在一些实施例中，衬底接触结构MC2的下部可穿过第一源极结构102和104，以埋置在单元衬底100中。在一些实施例中，衬底接触结构MC2可具有第一模制结构MS1和第二模制结构MS2之间的弯曲部分。这可由用于形成衬底接触结构MC2的蚀刻操作的特性导致，但不限于此。
第一穿通件结构TV1可穿过第一模制结构MS1和第二模制结构MS2。虽然第一穿通件结构TV1示为仅设置在延伸区R2中，但这仅是示例。作为另一示例，第一穿通件结构TV1可设置在单元阵列区R1和/或穿通区R3中。在一些实施例中，第一穿通件结构TV1可具有第一模制结构MS1和第二模制结构MS2之间的弯曲部分。这可由用于形成第一穿通件结构TV1的蚀刻操作的特性导致，但不限于此。在一些实施例中，第一穿通件结构TV1可与衬底接触结构MC2形成在相同水平高度。本文所用的术语“相同水平高度”意指通过相同的制造工艺形成。
在一些实施例中，绝缘环116可介于第一穿通件结构TV1与第一栅电极ECL、GSL和WL11至WL1n中的每一个之间和第一穿通件结构TV1与第二栅电极WL21至WL2n和SSL中的每一个之间。例如，绝缘环116可为包围第一穿通件结构TV1的环状结构。第一穿通件结构TV1可通过绝缘环116与栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL电分离。
第二穿通件结构TV2可在第三方向Z上延伸，以穿过穿通区R3中的第一模制结构MS1和第二模制结构MS2。因此，第二穿通件结构TV2可与模制绝缘层110中的每一个和模制牺牲层112中的每一个交叉。在一些实施例中，第二穿通件结构TV2可与第一穿通件结构TV1形成在相同水平高度。例如，第二穿通件结构TV2可包括上面参照单元接触结构MC1描述的下导电图案162、绝缘图案164和上导电图案166。
单元接触结构MC1、衬底接触结构MC2、第一穿通件结构TV1和第二穿通件结构TV2中的每一个可连接至第二层间绝缘层140b上的第一布线结构180。例如，第一布线间绝缘层142可形成在第二层间绝缘层140b上。第一布线结构180可形成在第一布线间绝缘层142中并且连接至单元接触结构MC1、衬底接触结构MC2、第一穿通件结构TV1和第二穿通件结构TV2。第一布线结构180可连接至位线BL。
外围电路区PERI可包括外围电路板200、外围电路元件PT、第二布线结构260和第二布线间绝缘层240。
外围电路板200可设置在单元衬底100下方。例如，外围电路板200的上表面可面对单元衬底100的底表面。例如，外围电路板200可包括诸如硅衬底、锗衬底或硅锗衬底的半导体衬底。可替换地，外围电路板200可包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
外围电路元件PT可形成在外围电路板200上。外围电路元件PT可构成控制半导体存储器装置的操作的外围电路(例如，图1中的‘30')。例如，外围电路元件PT可包括控制逻辑(例如，图1中的‘37')、行解码器(例如，图1中的‘33')和页缓冲器(例如，图1中的‘35')。在下面的描述中，上面设置了外围电路元件PT的外围电路板200的表面可被称作外围电路板200的正面。相反，与外围电路板200的正面相反的外围电路板200的表面可被称作外围电路板200的背面。
例如，外围电路元件PT可包括晶体管，但不限于此。例如，外围电路元件PT可包括诸如晶体管的各种有源元件以及诸如电容器、电阻器和电感器的各种无源元件。
在一些实施例中，单元衬底100的背面可面对外围电路板200的正面。例如，覆盖外围电路元件PT的第二布线间绝缘层240可形成在外围电路板200的正面上。单元衬底100和/或绝缘衬底101可堆叠在第二布线间绝缘层240的上表面上。
第一布线结构180可经第一穿通件结构TV1和/或第二穿通件结构TV2连接至外围电路元件PT。例如，第二布线结构260可形成在第二布线间绝缘层240中，以连接至外围电路元件PT。第一穿通件结构TV1和第二穿通件结构TV2中的每一个可穿过第一模制结构MS1和第二模制结构MS2，以将第一布线结构180和第二布线结构260彼此连接。通过这种方式，位线BL、栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个和/或第一源极结构102和104可电连接至外围电路元件PT。
在一些实施例中，第一穿通件结构TV1和第二穿通件结构TV2中的每一个可穿过绝缘衬底101，以将第一布线结构180和第二布线结构260彼此连接。因此，第一穿通件结构TV1和第二穿通件结构TV2可与单元衬底100电分离。
在一些实施例中，单元接触结构MC1的上导电图案166可经第一穿通件结构TV1和/或第二穿通件结构TV2连接至外围电路元件PT。例如，上导电图案166可由接触过孔件184连接至第一布线结构180。
为了半导体存储器装置的高度集成，可形成包括多个模制结构(例如，第一模制结构MS1和第二模制结构MS2)的多堆叠件。然而，多堆叠件具有以下缺陷：层合的堆叠件的数量增大，形成接触件所需的空间(例如，延伸区R2)的大小也增大。
然而，在根据一些实施例的半导体存储器装置中，利用形成为与下堆叠件(例如，第一模制结构MS1)的延伸区R2和上堆叠件(例如，第二模制结构MS2)的延伸区R2重叠的单元接触结构MC1，可以显著减小形成接触件所需的空间(例如，延伸区R2)的大小。具体地说，如上所述，单元接触结构MC1可穿过延伸区R2中的第一模制结构MS1和第二模制结构MS2。在这种情况下，单元接触结构MC1的下导电图案162可连接至第一模制结构MS1的第一栅电极ECL、GSL和WL11至WL1n中的每一个，单元接触结构MC1的上导电图案166可连接至第二模制结构MS2的第二栅电极WL21至WL2n和SSL中的每一个。此外，下导电图案162和上导电图案166可通过单元接触结构MC1的绝缘图案164彼此电分离。通过这种方式，第一模制结构MS1和第二模制结构MS2可共享延伸区R2。例如，第一栅电极ECL、GSL和WL11至WL1n中的连接至下导电图案162的第一栅电极的水平高度可与第二栅电极WL21至WL2n和SSL中的连接至上导电图案166的第二栅电极的水平高度相同。因此，可以提供一种通过显著减小接触件所需的空间而有利于产品的小型化的半导体存储器装置。
图8A和图8B是用于解释图4的区S1的各种其它放大剖视图。为了简化描述，可概括或省略参照图1至图7进行的描述的重复部分。
参照图8A，在根据一些实施例的半导体存储器装置中，第二栅电极WL21至WL2n和SSL中的连接至上导电图案166的第二栅电极的上表面包括凹槽。
例如，如图所示，连接至上导电图案166的串选择线SSL的上表面可包括凹形凹槽。这可由于用于形成单元接触结构MC1的蚀刻处理的特性造成。
在一些实施例中，绝缘图案164的上表面可包括凹形凹槽。尽管凹陷的绝缘图案164的深度示为与凹陷的第二栅电极(例如，串选择线SSL)的深度相同，但这仅是示例。根据蚀刻操作的特性，凹陷的绝缘图案164的深度可小于或大于凹陷的第二栅电极(例如，串选择线SSL)的深度。
参照图8B，在根据一些实施例的半导体存储器装置中，邻近于单元接触结构MC1的模制绝缘层110包括凹槽。
例如，如图所示，第二穿通部分TP2的宽度可大于绝缘环116的内表面的宽度。因此，下导电图案162和绝缘图案164中的每一个可包括朝着模制绝缘层110突出的突起。
第二穿通部分TP2的宽度可小于绝缘环116的外表面的宽度。因此，绝缘图案164可使栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的未在第一焊盘区CP1中暴露的其它栅电极与下导电图案162隔离。
图9是示出根据一些实施例的半导体存储器装置的剖视图。为了简化描述，可概括或省略参照图1至图7进行的描述的重复部分。
参照图9，在根据一些实施例的半导体存储器装置中，下导电图案162填充第一穿通部分TP1和第二穿通部分TP2。
例如，图9的下导电图案162可形成为比图4的下导电图案162更厚。在这种情况下，绝缘图案164可不设置在第一延伸部分EP1、第一穿通部分TP1和第二延伸部分EP2中。例如，绝缘图案164可设置在第二穿通部分TP2中，以覆盖下导电图案162的上表面。
在一些实施例中，第一延伸部分EP1和第二延伸部分EP2中的每一个可包括空隙V。空隙V可为在下导电图案162填充在第一延伸部分EP1和第二延伸部分EP2中的每一个中之后剩余的空间。在一些其它实施例，第一延伸部分EP1和第二延伸部分EP2中的每一个可不包括空隙V。例如，下导电图案162可填充第一延伸部分EP1和第二延伸部分EP2中的每一个。
图10是示出根据一些实施例的半导体存储器装置的剖视图。图11是示出图10的区S2的放大剖视图。为了简化描述，可概括或省略参照图1至图7进行的描述的重复部分。
参照图10和图11，根据一些实施例的半导体存储器装置包括第二源极结构106。
第二源极结构106可形成在单元衬底100上。第二源极结构106的下部示为埋置在单元衬底100中，但这仅是示例。第二源极结构106可连接至沟道结构CH的半导体图案130。例如，半导体图案130可穿过信息存储层132，以与第二源极结构106的上表面接触。例如，第二源极结构106可通过选择性外延生长操作从单元衬底100中形成，但不限于此。
在一些实施例中，第二源极结构106的上表面可与栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL的一些交叉。例如，第二源极结构106的上表面可形成为高于擦除控制线ECL的上表面。在这种情况下，栅极绝缘层110S可介于第二源极结构106与同第二源极结构106交叉的栅电极(例如，擦除控制线ECL)之间。
图12是示出根据一些实施例的半导体存储器装置的剖视图。为了简化描述，可概括或省略参照图1至图7进行的描述的重复部分。
参照图12，在根据一些实施例的半导体存储器装置中，单元衬底100的正面与外围电路板200的正面相对。
例如，根据一些实施例的半导体存储器装置可具有芯片到芯片(C2C)结构。C2C结构可通过以下步骤形成：在第一晶圆(例如，单元衬底100)上制造包括存储器单元区CELL的上芯片；在与第一晶圆不同的第二晶圆(例如，外围电路板200)上制造包括外围电路区PERI的下芯片；以及随后通过接合方法将上芯片连接至下芯片。
例如，接合方法可指一种将形成在上芯片的最上面的金属层的第一接合金属190和形成在下芯片的最上面的金属层的第二接合金属290彼此电连接的方法。例如，当第一接合金属190和第二接合金属290由铜(Cu)形成时，接合方法可为Cu-Cu接合方法。然而，这仅是示例，第一接合金属190和第二接合金属290可由诸如铝(Al)或钨(W)的各种其它金属形成。
随着第一接合金属190和第二接合金属290彼此连接，第一布线结构180可连接至第二布线结构260。通过这种方式，栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个和/或第一源极结构102和104可电连接至外围电路元件PT。
图13是示出根据一些实施例的半导体存储器装置的剖视图。为了简化描述，可概括或省略参照图1至图7进行的描述的重复部分。
参照图13，根据一些实施例的半导体存储器装置还包括第三模制结构MS3。
第三模制结构MS3可介于第一模制结构MS1和第二模制结构MS2之间。例如，第三模制结构MS3可堆叠在第一模制结构MS1上，第二模制结构MS2可堆叠在第三模制结构MS3上。
下导电图案162可穿过第三模制结构MS3，以连接至第一模制结构MS1的栅电极(例如，图4中的第一栅电极ECL、GSL和WL11至WL1n)中的每一个。例如，第二穿通件结构TV2可穿过延伸区R2中的第三模制结构MS3。下导电图案162可沿着穿过第一模制结构MS1的单元接触结构MC1和穿过第三模制结构MS3的第二穿通件结构TV2延伸。
上导电图案166可连接至第二模制结构MS2的栅电极(例如，图4中的第二栅电极WL21至WL2n和SSL)中的每一个。绝缘图案164可在下导电图案162与上导电图案166之间形成绝缘节点。
虽然已将第三模制结构MS3描述为介于第一模制结构MS1和第二模制结构MS2之间，但是本公开的技术精神不限于此。作为另一示例，第三模制结构MS3可堆叠在第二模制结构MS2上。作为又一示例，第三模制结构MS3可堆叠在第二模制结构MS2上以及第一模制结构MS1和第二模制结构MS2之间。通过这种方式，可以形成包括共享延伸区R2的模制结构的多堆叠件。
下文中，将参照图1至图35描述根据一些示例实施例的制造半导体存储器装置的方法。
图14至图35是示出用于解释根据一些实施例的用于制造半导体存储器装置的方法的中间操作的示图。为了简化描述，可概括或省略参照图1至图13进行的描述的重复部分。
参照图14，可在单元衬底100和/或绝缘衬底101上形成第一初始模制件pMS1和第一层间绝缘层140a。
第一初始模制件pMS1可形成在单元衬底100的正面上。第一初始模制件pMS1可包括交替地堆叠在单元衬底100上的模制牺牲层112和模制绝缘层110。模制牺牲层112可在延伸区R2中按照台阶方式堆叠。例如，延伸区R2中的第一初始模制件pMS1可按照台阶方式图案化。因此，第一初始模制件pMS1的模制牺牲层112中的每一个可包括通过其它模制牺牲层112暴露的第一焊盘区CP1。在一些实施例中，穿通区R3中的第一初始模制件pMS1可不被图案化。接着，第一层间绝缘层140a可形成为覆盖第一初始模制件pMS1。
模制牺牲层112可包括相对于模制绝缘层110具有蚀刻选择性的材料。例如，模制绝缘层110可包括氧化硅，模制牺牲层112可包括氮化硅。
单元衬底100和/或绝缘衬底101可堆叠在外围电路区PERI上。例如，外围电路元件PT、第二布线结构260和第二布线间绝缘层240可形成在外围电路板200上。单元衬底100和/或绝缘衬底101可堆叠在第二布线间绝缘层240上。
在一些实施例中，在形成第一初始模制件pMS1之前，可在单元衬底100上形成源极牺牲层103和第二源极层104。源极牺牲层103可包括相对于模制绝缘层110具有蚀刻选择性的材料。第二源极层104可包括掺有杂质的多晶硅或不含杂质的多晶硅，但不限于此。
在一些实施例中，在形成第一初始模制件pMS1之前，可在单元衬底100和/或绝缘衬底101上形成第一停止层114a。第一停止层114a可包括相对于模制绝缘层110具有蚀刻选择性的材料。例如，模制绝缘层110可包括氧化硅，第一停止层114a可包括氮化硅。
参照图15，形成第一初始沟道pCH1、第一初始单元接触件pMC11、第一初始衬底接触件pMC21、第一初始穿通件pTV11和第二初始穿通件pTV21。
第一初始沟道pCH1可穿过单元阵列区R1中的第一初始模制件pMS1。在一些实施例中，第一初始沟道pCH1可穿过源极牺牲层103和第二源极层104，以连接至单元衬底100。
第一初始单元接触件pMC11和第一初始穿通件pTV11中的每一个可穿过延伸区R2中的第一初始模制件pMS1。第二初始穿通件pTV21可穿过穿通区R3中的第一初始模制件pMS1。第一初始单元接触件pMC11、第一初始穿通件pTV11和第二初始穿通件pTV21中的每一个可穿过单元衬底100或绝缘衬底101，以连接至第二布线结构260。
第一初始衬底接触件pMC21可穿过延伸区R2中的第一层间绝缘层140a和第二层间绝缘层140b。在一些实施例中，第一初始衬底接触件pMC21可穿过源极牺牲层103和第二源极层104，以连接至单元衬底100。
第一初始沟道pCH1、第一初始单元接触件pMC11、第一初始衬底接触件pMC21、第一初始穿通件pTV11和第二初始穿通件pTV21中的每一个可包括相对于第一模制绝缘层110和第一模制牺牲层112具有蚀刻选择性的材料。例如，第一初始沟道pCH1、第一初始单元接触件pMC11、第一初始衬底接触件pMC21、第一初始穿通件pTV11和第二初始穿通件pTV21中的每一个可包括多晶硅(poly-Si)。
参照图16，形成第二初始模制件pMS2、第二层间绝缘层140b、第二初始沟道pCH2、第二初始单元接触件pMC12、第二初始衬底接触件pMC22、第三初始穿通件pTV12和第四初始穿通件pTV22。
形成第二初始模制件pMS2和第二层间绝缘层140b的步骤类似于形成第一初始模制件pMS1和第一层间绝缘层140a的步骤，因此下面将省略其详细描述。因此，第二初始模制件pMS2可包括交替地堆叠在单元衬底100上的模制牺牲层112和模制绝缘层110。此外，第二初始模制件pMS2的模制牺牲层112中的每一个可包括通过其它模制牺牲层112暴露的第二焊盘区CP2。
形成第二初始沟道pCH2、第二初始单元接触件pMC12、第二初始衬底接触件pMC22、第三初始穿通件pTV12和第四初始穿通件pTV22的步骤类似于形成第一初始沟道pCH1、第一初始单元接触件pMC11、第一初始衬底接触件pMC21、第一初始穿通件pTV11和第二初始穿通件pTV21的步骤，因此将省略其详细描述。第二初始沟道pCH2、第二初始单元接触件pMC12、第二初始衬底接触件pMC22、第三初始穿通件pTV12和第四初始穿通件pTV22可分别连接第一初始沟道pCH1、第一初始单元接触件pMC11、第一初始衬底接触件pMC21、第一初始穿通件pTV11和第二初始穿通件pTV21。
在一些实施例中，在形成第二初始模制件pMS2之前，可在第一初始模制件pMS1上形成第二停止层114b。第二停止层114b可包括相对于模制绝缘层110具有蚀刻选择性的材料。例如，模制绝缘层110可包括氧化硅，第二停止层114b可包括氮化硅。
参照图17，形成沟道结构CH。
例如，可去除第一初始沟道pCH1和第二初始沟道pCH2。接着，可形成沟道结构CH，该沟道结构CH对从中去除了第一初始沟道pCH1和第二初始沟道pCH2的区进行置换。通过这种方式，沟道结构CH可形成在单元阵列区R1中，以穿过第一初始模制件pMS1和第二初始模制件pMS2。
参照图18，形成阻挡分离区WLC。
阻挡分离区WLC可在第一方向(例如，图3中的‘X')上延伸，以切割第一初始模制件pMS1和第二初始模制件pMS2。在一些实施例中，阻挡分离区WLC可不切割第一停止层114a和第二停止层114b。
参照图19，形成所述多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。
例如，可利用阻挡分离区WLC去除模制牺牲层112。由于模制牺牲层112相对于模制绝缘层110具有蚀刻选择性，因此可将它们选择性地去除。接着，可形成栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL以对从中去除了模制牺牲层112的区进行置换。通过这种方式，可形成包括所述多个第一栅电极ECL、GSL和WL11至WL1n的第一模制结构MS1和包括所述多个第二栅电极WL21至WL2n和SSL的第二模制结构MS2。在形成第一模制结构MS1和第二模制结构MS2之后，阻挡分离区WLC可被绝缘材料填充。
在一些实施例中，由于阻挡分离区WLC可不切割第一停止层114a和第二停止层114b，因此可不置换第一停止层114a和第二停止层114b。此外，在一些实施例中，穿通区R3中的模制牺牲层112可不被置换。
参照图20，形成单元接触孔hMC1、衬底接触孔hMC2、第一穿通孔hTV1和第二穿通孔hTV2。
例如，第一初始单元接触件pMC11、第一初始衬底接触件pMC21、第一初始穿通件pTV11、第二初始穿通件pTV21、第二初始单元接触件pMC12、第二初始衬底接触件pMC22、第三初始穿通件pTV12和第四初始穿通件pTV22可被选择性地去除。
参照图21和图22，利用单元接触孔hMC1、衬底接触孔hMC2和第一穿通孔hTV1执行用于栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL的第一凹进操作。
随着执行第一凹进操作，第一凹槽116r可形成在栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个中，如图22所示。
参照图23和图24，在第一模制结构MS1和第二模制结构MS2中形成绝缘环116。
例如，绝缘层可沉积在单元接触孔hMC1、衬底接触孔hMC2和第一穿通孔hTV1中的每一个中，并且可对绝缘层执行凹进操作。通过这种方式，可形成绝缘环116以填充图22的第一凹槽116r。
参照图25和图26，利用单元接触孔hMC1和第二穿通孔hTV2对模制绝缘层110执行第二凹进操作。
随着执行第二凹进操作，第二凹槽110r可形成在模制绝缘层110中的每一个中，如图26所示。第二凹槽110r的形成深度可大于图22的第一凹槽116r的形成深度。因此，第二凹槽110r可局部地暴露栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个。
此外，随着执行第二凹进操作，可形成第一延伸部分EP1至第三延伸部分EP3。第二延伸部分EP2可暴露第一焊盘区CP1中的第一栅电极ECL、GSL和WL11至WL1n之一，并且第三延伸部分EP3可暴露第二焊盘区CP2中的第二栅电极WL21至WL2n和SSL之一。
在一些实施例中，在执行第二凹进操作之前，衬底接触孔hMC2和第一穿通孔hTV1可被绝缘材料填充。
参照图27，在单元接触孔hMC1和第二穿通孔hTV2中的每一个中形成间隔件层110s。
间隔件层110s可沿着单元接触孔hMC1和第二穿通孔hTV2中的每一个的轮廓延伸。此外，间隔件层110s可填充图26的第二凹槽110r的至少一部分。例如，由于第二凹槽110r的空间相对窄，间隔件层110s可通过在第二凹槽110r中折叠而形成得相对厚。相反，由于第一延伸部分EP1至第三延伸部分EP3具有相对宽的空间，间隔件层110s可在第一延伸部分EP1至第三延伸部分EP3中的每一个中形成得相对薄。
间隔件层110s可包括绝缘材料，例如，氧化硅、氮化硅和氧氮化硅中的至少一个，但不限于此。例如，间隔件层110s可包括氧化硅。
参照图28和图29，利用单元接触孔hMC1和第二穿通孔hTV2对间隔件层110s执行第三凹进操作。
随着执行第三凹进操作，图26的第二凹槽110r可再次被绝缘材料填充。例如，通过在第二凹槽110r中折叠而形成得相对厚的间隔件层110s可以不被完全地去除。通过这种方式，除第一焊盘区CP1和第二焊盘区CP2之外的其它区中的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL可不通过单元接触孔hMC1和第二穿通孔hTV2暴露。此外，可形成单元接触孔hMC1和第二穿通孔hTV2，它们中的每一个包括第一延伸部分EP1、第一穿通部分TP1、第二延伸部分EP2、第二穿通部分TP2和第三延伸部分EP3。
参照图30和图31，初始导电层162p和初始绝缘层164p按次序形成在单元接触孔hMC1和第二穿通孔hTV2中。
例如，初始导电层162p可形成为沿着单元接触孔hMC1和第二穿通孔hTV2中的每一个的轮廓共形地延伸。初始导电层162p可连接至第一栅电极ECL、GSL和WL11至WL1n中的在第一焊盘区CP1中暴露的第一栅电极。具体地说，第二延伸部分EP2中的下导电图案162可连接至第一栅电极ECL、GSL和WL11至WL1n中的在第一焊盘区CP1中暴露的第一栅电极。
接着，初始绝缘层164p可形成为沿着初始导电层162p的轮廓共形地延伸。在一些实施例中，初始导电层162p和初始绝缘层164p可不完全地填充第一延伸部分EP1和第二延伸部分EP2。因此，第一延伸部分EP1和第二延伸部分EP2中的每一个可包括空隙V。
参照图32，对初始绝缘层164p执行第四凹进操作。
随着执行第四凹进操作，可去除第三延伸部分EP3中的初始绝缘层164p。例如，如图所示，可执行第四凹进操作，直至初始绝缘层164p的上表面低于或等于串选择线SSL的上表面。
参照图33，形成下导电图案162。
例如，可对初始导电层162p执行凹进操作。可执行凹进操作，直至图32中的初始导电层162p的上表面低于初始绝缘层164p的上表面。通过这种方式，下导电图案162可形成为连接至第一栅电极ECL、GSL和WL11至WL1n之一。此外，初始绝缘层164p可具有从下导电图案162的上表面向上突出的形状。
参照图34，形成绝缘图案164。
例如，绝缘材料可通过图33的初始绝缘层164p和下导电图案162填充在第二穿通部分TP2中已形成的空间。通过这种方式，绝缘图案164可形成为覆盖下导电图案162的上表面。
参照图35，形成上导电图案166。
上导电图案166可填充第三延伸部分EP3。通过这种方式，上导电图案166可形成为连接至第二栅电极WL21至WL2n和SSL之一。此外，绝缘图案164可在下导电图案162与上导电图案166之间形成绝缘节点。
通过这种方式，可制造上面参照图3至图7描述的半导体存储器装置。在一些实施例中，可按照与形成单元接触结构MC1的步骤相同的方式执行形成第二穿通件结构TV2的步骤。在一些实施例中，可在形成上导电图案166的同时执行形成第一穿通件结构TV1和衬底接触结构MC2的步骤。
下文中，将参照图1至图13和图36至图38描述包括根据示例实施例的半导体存储器装置的电子系统。
图36是示出根据一些实施例的电子系统的示例框图。图37是示出根据一些实施例的电子系统的示例立体图。图38是沿着图37的线I-I截取的示意性剖视图。
参照图36，根据一些实施例的电子系统1000可包括半导体存储器装置1100和电连接至半导体存储器装置1100的控制器1200。电子系统1000可为包括一个或多个半导体存储器装置1100的储存装置或者包括储存装置的电子装置。例如，电子系统1000可为固态驱动(SSD)装置包括一个或多个半导体存储器装置1100、通用串行总线(USB)、计算系统、医疗装置或通信装置。
半导体存储器装置1100可为非易失性存储器装置(例如，NAND闪速存储器装置)，并且可为例如上面参照图1至图13描述的半导体存储器装置。半导体存储器装置1100可包括第一结构1100F和第一结构1100F上的第二结构1100S。
第一结构1100F可为包括解码器电路1110(例如，图1中的行解码器33)、页缓冲器1120(例如，图1中的页缓冲器35)和逻辑电路1130(例如，图1中的控制逻辑37)的外围电路结构。
第二结构1100S可包括上面参照图2描述的公共源极线CSL、所述多个位线BL和所述多个单元串CSTR。单元串CSTR可经字线WL、至少一条串选择线SSL和至少一条接地选择线GSL连接至解码器电路1110。此外，单元串CSTR可经位线BL连接至页缓冲器1120。
在一些实施例中，公共源极线CSL和单元串CSTR可经从第一结构1100F延伸至第二结构1100S的第一连接线1115电连接至解码器电路1110。第一连接线1115可对应于上面参照图1至图13描述的第一穿通件结构TV1或第二穿通件结构TV2。也就是说，第一穿通件结构TV1或第二穿通件结构TV2可将解码器电路1110(例如，图1中的行解码器33)电连接至栅电极ECL、GSL、WL和SSL中的每一个。
在一些实施例中，位线BL可经从第一结构1100F延伸至第二结构1100S的第二连接线1125电连接至页缓冲器1120。第二连接线1125可对应于上面参照图1至图13描述的第一穿通件结构TV1或者第二穿通件结构TV2。也就是说，第一穿通件结构TV1或第二穿通件结构TV2可将位线BL电连接至页缓冲器1120(例如，图1中的页缓冲器35)。
半导体存储器装置1100可通过电连接至逻辑电路1130(例如，图1中的控制逻辑37)的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可通过从第一结构1100F延伸至第二结构1100S的输入/输出连接线1135电连接至逻辑电路1130。
控制器1200可包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，电子系统1000可包括所述多个半导体存储器装置1100。在这种情况下，控制器1200可控制所述多个半导体存储器装置1100。
处理器1210可控制包括控制器1200的电子系统1000的整体操作。处理器1210可根据预定固件操作，并且可通过控制NAND控制器1220访问半导体存储器装置1100。NAND控制器1220可包括与半导体存储器装置1100通信的NAND接口1221。可通过NAND接口1221发送用于控制半导体存储器装置1100的控制命令、将写至半导体存储器装置1100的存储器单元晶体管MCT的数据、将从半导体存储器装置1100的存储器单元晶体管MCT中读取的数据等。主机接口1230可在电子系统1000与外部主机之间提供通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可响应于控制命令控制半导体存储器装置1100。
参照图36至图38，根据一些实施例的电子系统可包括主衬底2001、安装在主衬底2001上的主控制器2002、一个或多个半导体封装件2003以及DRAM 2004。半导体封装件2003和DRAM 2004可通过形成在主衬底2001上的布线图案2005连接至主控制器2002。
主衬底2001可包括具有连接至外部主机的多个引脚的连接器2006。在连接器2006中，引脚的数量和布置可根据电子系统2000与外部主机之间的通信接口变化。在一些实施例中，电子系统2000可通过诸如通用串行总线(USB)外围组件互连直通(PCIe)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-PHY的任一个接口与外部主机通信。在一些实施例中，电子系统2000可通过从外部主机通过连接器2006供应的电力操作。电子系统2000还可包括将从外部主机供应的电力分布至主控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
主控制器2002可将数据写至半导体封装件2003/从半导体封装件2003读取数据，并且可提高电子系统2000的操作速度。
DRAM 2004可为用于减小外部主机与半导体封装件2003之间的速度差的缓冲存储器，作为数据存储空间。电子系统2000中包括的DRAM 2004也可作为一种高速缓存存储器操作，并且还可提供在控制半导体封装件2003的过程中用于暂时存储数据的空间。当电子系统2000包括DRAM 2004时，主控制器2002不仅可包括用于控制半导体封装件2003的NAND控制器还可包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括封装衬底2100、封装衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接至封装衬底2100的连接结构2400和覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可为包括上封装焊盘2130的印刷电路板。半导体芯片2200中的每一个可包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图36的输入/输出焊盘1101。
在一些实施例中，连接结构2400可为将输入/输出焊盘2210电连接至上封装焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可彼此电连接，并且可通过线接合方法电连接至封装衬底2100的上封装焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可通过包括硅穿通件(TSV)的连接结构而不是线接合式的连接结构2400彼此电连接。
在一些实施例中，主控制器2002和半导体芯片2200可被包括在一个封装件中。在一些实施例中，主控制器2002和半导体芯片2200可安装在与主衬底2001不同的分离的插入件衬底上，并且主控制器2002可通过形成在插入件衬底上的线连接至半导体芯片2200。
在一些实施例中，封装衬底2100可为印刷电路板。封装衬底2100可包括封装件衬底主体部分2120、设置在封装件衬底主体部分2120的上表面上的上封装焊盘2130、布置在封装件衬底主体部分2120的底表面上或者通过其底表面暴露的下焊盘2125、以及在封装件衬底主体部分2120中将上封装焊盘2130电连接至下焊盘2125的内部布线2135。上封装焊盘2130可电连接至连接结构2400。下焊盘2125可通过导电连接器2800连接至电子系统2000的主衬底2001的布线图案2005，如图37所示。
参照图37和图38，在根据一些实施例的电子系统中，半导体芯片2200中的每一个可包括上面参照图1至图13描述的半导体存储器装置。例如，半导体芯片2200中的每一个可包括外围电路区PERI和堆叠在外围电路区PERI上的存储器单元区CELL。例如，外围电路区PERI可包括上面参照图3至图7描述的外围电路板200和第二布线结构260。此外，例如，存储器单元区CELL可包括上面参照图3至图7描述的单元衬底100、模制结构MS1和MS2、沟道结构CH、阻挡分离区WLC、位线BL和单元接触结构MC1。
上述公开的一个或多个元件可包括处理电路或按照处理电路实施，处理电路例如包括逻辑电路的硬件；硬件/软件组合(例如执行软件的处理器)；或它们的组合。例如，更具体地，处理电路可包括(但不限于)中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、系统芯片(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
虽然已经参考本发明构思的示例实施例具体地示出和描述了本发明构思，但本领域普通技术人员将理解，在不脱离所附权利要求所定义的本发明构思的精神和范围的情况下，可以对其中的形式和细节进行各种改变。因此，期望所呈现的实施例在所有方面被认为是说明性的而非限制性的，参考所附权利要求而不是前述描述以指示本发明构思的范围。

Claims (20)

1.一种半导体存储器装置，包括：
单元衬底，其包括单元阵列区和延伸区；
所述单元衬底上的第一模制结构，所述第一模制结构包括按次序堆叠在所述单元阵列区上并且在所述延伸区上按照台阶方式堆叠的多个第一栅电极；
所述第一模制结构上的第二模制结构，所述第二模制结构包括按次序堆叠在所述单元阵列区上的所述第一模制结构上并且在所述延伸区上按照台阶方式堆叠的多个第二栅电极；
沟道结构，其穿过所述单元阵列区上的所述第一模制结构和所述第二模制结构；以及
单元接触结构，其穿过所述延伸区上的所述第一模制结构和所述第二模制结构，
其中，所述单元接触结构包括连接至所述多个第一栅电极之一的下导电图案、连接至所述多个第二栅电极之一的上导电图案和将所述下导电图案与所述上导电图案分离的绝缘图案。
2.根据权利要求1所述的半导体存储器装置，还包括：
绝缘环，其在所述单元接触结构与所述多个第一栅电极中的每一个之间和所述单元接触结构与所述多个第二栅电极中的每一个之间。
3.根据权利要求1所述的半导体存储器装置，其中，
所述单元接触结构包括在所述第一模制结构下方的第一延伸部分、所述第一模制结构与所述第二模制结构之间的第二延伸部分、所述第二模制结构上的第三延伸部分、穿过所述第一模制结构并且将所述第一延伸部分连接至所述第二延伸部分的第一穿通部分、以及穿过所述第二模制结构并且将所述第二延伸部分连接至所述第三延伸部分的第二穿通部分，并且
所述第一延伸部分的宽度、所述第二延伸部分的宽度和所述第三延伸部分的宽度各自大于所述第一穿通部分的宽度和所述第二穿通部分的宽度。
4.根据权利要求3所述的半导体存储器装置，其中，
所述下导电图案在所述第一延伸部分、所述第二延伸部分、所述第一穿通部分和所述第二穿通部分中，
所述上导电图案在所述第三延伸部分中，并且
所述绝缘图案的至少一部分在所述第二穿通部分中并且将所述下导电图案与所述上导电图案分离。
5.根据权利要求3所述的半导体存储器装置，还包括：
所述单元衬底与所述第一模制结构之间的第一停止层；以及
所述第一模制结构与所述第二模制结构之间的第二停止层，其中
所述第一延伸部分的上表面由所述第一停止层的底表面限定，并且
所述第二延伸部分的上表面由所述第二停止层的底表面限定。
6.根据权利要求1所述的半导体存储器装置，还包括：
所述单元衬底上的第一层间绝缘层，所述第一层间绝缘层覆盖所述第一模制结构；
所述第一层间绝缘层上的第二层间绝缘层，所述第二层间绝缘层覆盖所述第二模制结构；以及
穿过所述第一层间绝缘层和所述第二层间绝缘层的衬底接触结构，其中
所述衬底接触结构连接至所述单元衬底。
7.根据权利要求1所述的半导体存储器装置，还包括：
穿通件结构，其中，
所述单元衬底包括穿通区，
所述第一模制结构和所述第二模制结构中的每一个包括按次序堆叠在所述穿通区上的所述单元衬底上的多个模制牺牲层，
所述穿通件结构穿过所述穿通区上的所述第一模制结构和所述第二模制结构。
8.根据权利要求1所述的半导体存储器装置，还包括：
所述延伸区上的所述第一模制结构和所述第二模制结构之间的第三模制结构，其中，
所述第三模制结构包括按次序堆叠在所述第一模制结构上的多个模制牺牲层，
所述下导电图案穿过所述第三模制结构，并且
所述下导电图案连接至所述多个第一栅电极之一。
9.根据权利要求1所述的半导体存储器装置，还包括：
外围电路板；
所述外围电路板上的外围电路元件；
覆盖所述外围电路元件的布线间绝缘层；以及
所述布线间绝缘层中的布线结构，所述布线结构将所述外围电路元件连接至所述单元接触结构，
其中，所述单元衬底在所述布线间绝缘层上。
10.根据权利要求9所述的半导体存储器装置，还包括：
穿通件结构，其穿过所述延伸区上的所述第一模制结构和所述第二模制结构，其中，
所述穿通件结构将所述下导电图案和所述上导电图案之一连接至所述布线结构。
11.一种半导体存储器装置，包括：
单元衬底，其包括单元阵列区和延伸区；
所述单元衬底上的第一模制结构，所述第一模制结构包括按次序堆叠在所述单元阵列区上的多个第一栅电极，所述多个第一栅电极中的每一个包括第一焊盘区，在所述第一焊盘区中第一栅电极的上表面的一部分在所述延伸区上暴露；
所述第一模制结构上的第二模制结构，所述第二模制结构包括按次序堆叠在所述第一模制结构上的多个第二栅电极，所述多个第二栅电极中的每一个包括第二焊盘区，在所述第二焊盘区中第二栅电极的上表面的一部分在所述延伸区上暴露；
沟道结构，其在所述单元阵列区上在与所述单元衬底的上表面交叉的竖直方向上延伸，所述沟道结构穿过所述第一模制结构和所述第二模制结构；
字线切割区，其在与所述竖直方向交叉的第一方向上延伸，以切割所述第一模制结构和所述第二模制结构；
位线，其在与所述第一方向和所述竖直方向交叉的第二方向上延伸，所述位线连接至所述沟道结构；
单元接触结构，其在所述延伸区上在所述竖直方向上延伸，所述单元接触结构穿过所述第一模制结构和所述第二模制结构；以及
绝缘环，其在所述单元接触结构与所述多个第一栅电极中的每一个之间以及所述单元接触结构与所述多个第二栅电极中的每一个之间，
其中，所述单元接触结构包括与所述多个第一栅电极中的对应的第一栅电极的所述焊盘区接触的下导电图案、与所述多个第二栅电极中的对应的第二栅电极的所述第二焊盘区接触的上导电图案、和将所述下导电图案与所述上导电图案分离的绝缘图案。
12.根据权利要求11所述的半导体存储器装置，其中，
所述单元接触结构包括在所述第一模制结构下方的第一延伸部分、所述第一模制结构和所述第二模制结构之间的第二延伸部分、所述第二模制结构上的第三延伸部分、穿过所述第一模制结构并将所述第一延伸部分连接至所述第二延伸部分的第一穿通部分、以及穿过所述第二模制结构并将所述第二延伸部分连接至所述第三延伸部分的第二穿通部分，并且
所述第一延伸部分的宽度、所述第二延伸部分的宽度和所述第三延伸部分的宽度各自大于所述第一穿通部分的宽度和所述第二穿通部分的宽度。
13.根据权利要求12所述的半导体存储器装置，其中，
所述下导电图案在所述第一延伸部分、所述第二延伸部分、所述第一穿通部分、和所述第二穿通部分中，
所述上导电图案在所述第三延伸部分中，并且
所述绝缘图案的至少一部分在所述第二穿通部分中并且将所述下导电图案与所述上导电图案分离。
14.根据权利要求13所述的半导体存储器装置，其中，
所述下导电图案沿着所述第一延伸部分、所述第一穿通部分和所述第二延伸部分中的每一个的轮廓延伸，并且
所述绝缘图案的另一部分沿着所述下导电图案的轮廓延伸。
15.根据权利要求13所述的半导体存储器装置，其中，所述第一延伸部分和所述第二延伸部分中的每一个包括空隙。
16.根据权利要求12所述的半导体存储器装置，还包括：
所述单元衬底与所述第一模制结构之间的第一停止层；以及
所述第一模制结构和所述第二模制结构之间的第二停止层，其中
所述第一延伸部分在所述单元衬底和所述第一停止层之间，并且
所述第二延伸部分在所述第一模制结构和所述第二停止层之间。
17.根据权利要求16所述的半导体存储器装置，其中，所述字线切割区不切割所述第一停止层和所述第二停止层。
18.一种电子系统，包括：
主衬底；
所述主衬底上的半导体存储器装置；以及
所述主衬底上的控制器，所述控制器电连接至所述半导体存储器装置，其中，
所述半导体存储器装置包括单元衬底、所述单元衬底上的第一模制结构、所述第一模制结构上的第二模制结构、沟道结构和单元接触结构，
所述单元衬底包括单元阵列区和延伸区，
所述第一模制结构包括按次序堆叠在所述单元阵列区上并且在所述延伸区上按照台阶方式堆叠的多个第一栅电极，
所述第二模制结构包括按次序堆叠在所述第一模制结构上并且在所述延伸区上按照台阶方式堆叠的多个第二栅电极，所述沟道结构穿过所述单元阵列区上的所述第一模制结构和所述第二模制结构，
所述单元接触结构穿过所述延伸区上的所述第一模制结构和所述第二模制结构，
其中，所述单元接触结构包括将所述多个第一栅电极之一电连接至所述控制器的下导电图案、将所述多个第二栅电极之一电连接至所述控制器的上导电图案、和将所述下导电图案与所述上导电图案分离的绝缘图案。
19.根据权利要求18所述的电子系统，还包括：
绝缘环，其在所述单元接触结构与所述多个第一栅电极中的每一个之间以及所述单元接触结构与所述多个第二栅电极中的每一个之间。
20.根据权利要求18所述的电子系统，其中，
所述单元接触结构包括所述第一模制结构下方的第一延伸部分、所述第一模制结构和所述第二模制结构之间的第二延伸部分、所述第二模制结构上的第三延伸部分、穿过所述第一模制结构并且将所述第一延伸部分连接至所述第二延伸部分的第一穿通部分、以及穿过所述第二模制结构并且将所述第二延伸部分连接至所述第三延伸部分的第二穿通部分，并且
所述第一延伸部分的宽度、所述第二延伸部分的宽度和所述第三延伸部分的宽度各自大于所述第一穿通部分的宽度和所述第二穿通部分的宽度。
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