CN115955865A - 显示装置和制造显示装置的方法 - Google Patents

显示装置和制造显示装置的方法 Download PDF

Info

Publication number
CN115955865A
CN115955865A CN202211062918.XA CN202211062918A CN115955865A CN 115955865 A CN115955865 A CN 115955865A CN 202211062918 A CN202211062918 A CN 202211062918A CN 115955865 A CN115955865 A CN 115955865A
Authority
CN
China
Prior art keywords
layer
region
transistor
impurity
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211062918.XA
Other languages
English (en)
Inventor
徐宗吾
金长玄
苏炳洙
郑在佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN115955865A publication Critical patent/CN115955865A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本公开提供一种显示装置和一种制造显示装置的方法。所述显示装置包括：基底；半导体层，在所述基底上，并且包括至少一个晶体管的沟道；第一绝缘层，在所述半导体层上；以及栅极电极，在所述第一绝缘层上。所述半导体层包括多晶硅，并且所述沟道包括：第一区，包含第一杂质；和第二区，包含与所述第一杂质不同的第二杂质。

Description

显示装置和制造显示装置的方法
技术领域
本公开的实施例的方面涉及一种显示装置和一种制造显示装置的方法。
背景技术
随着信息化社会的发展，对显示装置的各种需求不断增加。例如，显示装置正被诸如智能电话、数码相机、膝上型计算机、导航装置和智能电视的各种电子装置采用。
显示装置可以包括诸如液晶显示装置、场发射显示装置和发光显示装置的平板显示装置。发光显示装置包括包含有机发光元件的有机发光显示装置、包含诸如无机半导体的无机发光元件的无机发光显示装置和包含超小型发光元件的微型发光显示装置。
在这些发光显示装置之中，有机发光显示装置通过使用在电子和空穴复合时发射光的有机发光元件来显示图像。这种有机发光显示装置包括用于向有机发光元件提供驱动电流的多个晶体管。多个晶体管中的每一个可以包括沟道区，并且每个晶体管的沟道区可以被掺杂。
在本背景技术部分中公开的以上信息用于增强对本公开的背景的理解，并且因此，以上信息可以包含不构成现有技术的信息。
发明内容
本公开的一个或多个实施例涉及一种具有改善的晶体管特性同时改善与滞后和图像残留有关的问题的显示装置以及一种制造显示装置的方法。
然而，本公开的方面和特征不限于以上描述的方面和特征，并且根据以下描述，本公开的其它方面和特征对于本领域普通技术人员而言将是显而易见的。
根据本公开的一个或多个实施例，一种显示装置包括：基底；半导体层，在所述基底上，并且包括至少一个晶体管的沟道；第一绝缘层，在所述半导体层上；以及栅极电极，在所述第一绝缘层上。所述半导体层包括多晶硅，并且所述沟道包括：第一区，包含第一杂质；和第二区，包含与所述第一杂质不同的第二杂质。
在实施例中，所述第二区可以定位在所述第一区上，并且可以与所述第一区重叠。
在实施例中，所述第一区的上表面可以与所述第二区的下表面接触。
在实施例中，所述第一杂质可以包括V族元素，并且所述第二杂质可以包括III族元素。
在实施例中，所述第一杂质可以包括磷，并且所述第二杂质可以包括硼。
在实施例中，所述第一区的厚度可以在
Figure BDA0003826837290000021
至
Figure BDA0003826837290000022
的范围内，并且所述第二区的厚度可以在
Figure BDA0003826837290000024
至
Figure BDA0003826837290000023
的范围内。
在实施例中，所述显示装置还可以包括在所述第一区与所述第二区之间的第三区，所述第三区包含所述第一杂质和所述第二杂质。
在实施例中，所述第三区中的所述第二杂质可以具有朝向所述第一区逐渐地减小的浓度梯度。
在实施例中，所述至少一个晶体管还可以包括连接到所述半导体层的第一电极和第二电极。
在实施例中，所述显示装置还可以包括在所述至少一个晶体管上的发光元件，所述发光元件包括：阳极电极，电连接到所述第二电极；发光层，在所述阳极电极上；以及阴极电极，在所述发光层上。
根据本公开的一个或多个实施例，一种制造显示装置的方法包括：在基底上形成第一非晶硅层；通过用第一杂质掺杂所述第一非晶硅层的至少一部分形成第一区；在所述第一非晶硅层上形成第二非晶硅层；通过使所述第一非晶硅层和所述第二非晶硅层结晶形成多晶硅层；通过用与所述第一杂质不同的第二杂质掺杂所述多晶硅层，在所述多晶硅层的所述第一区上形成第二区；以及通过图案化所述多晶硅层形成半导体层。
在实施例中，用所述第一杂质对所述第一非晶硅层的所述至少一部分进行的所述掺杂可以包括以10keV至40keV的加速电压用所述第一杂质进行掺杂。
在实施例中，用所述第一杂质进行的所述掺杂可以包括用1.0E11cm-2至1.0E13cm-2的剂量的所述第一杂质进行掺杂。
在实施例中，所述第一非晶硅层可以形成为具有
Figure BDA0003826837290000031
至
Figure BDA0003826837290000032
的厚度。
在实施例中，用所述第二杂质对所述多晶硅层进行的所述掺杂可以包括以0.1keV至5keV的加速电压用所述第二杂质进行掺杂。
在实施例中，用所述第二杂质进行的所述掺杂可以包括用2.0E11cm-2至1.0E13cm-2的剂量的所述第二杂质进行掺杂。
在实施例中，所述第二非晶硅层可以形成为具有
Figure BDA0003826837290000033
至
Figure BDA0003826837290000034
的厚度。
在实施例中，所述第一杂质可以包括磷，并且所述第二杂质可以包括硼。
在实施例中，所述第一区和所述第二区可以彼此重叠，并且所述第一区的上表面和所述第二区的下表面可以彼此接触。
在实施例中，所述方法还可以包括：在所述多晶硅层的所述形成之后且在通过用所述第二杂质进行的所述掺杂形成所述第二区之前，在所述多晶硅层上形成牺牲层；以及在所述半导体层的所述形成之前，去除所述牺牲层。
根据本公开的一个或多个实施例，III族元素杂质可以定位在晶体管的沟道的表面处，并且V族元素杂质可以定位在所述沟道的底部处，使得可以改善与滞后和图像残留有关的问题。
此外，根据本公开的一个或多个实施例，可以改善开关晶体管的特性。
然而，本公开的方面和特征不限于以上描述的方面和特征，并且根据以下参照附图的详细描述，本公开的其它方面和特征对于本领域普通技术人员而言将是显而易见的。
附图说明
根据以下参照附图对说明性、非限制性的实施例的详细描述，将更清楚地理解本公开的以上和其它方面和特征。
图1是根据本公开的实施例的显示装置的平面图。
图2是图1的显示装置的侧视图。
图3是示出根据本公开的实施例的像素的电路图。
图4是示出根据本公开的实施例的显示装置中的像素的布局的视图。
图5是示出根据本公开的实施例的半导体层和第一导电层的布局的视图。
图6是沿着图4的线Q1-Q1'截取的截面图。
图7是示出滞后与掺杂到驱动晶体管的沟道中的杂质离子的图。
图8是示出图像残留与掺杂到驱动晶体管的沟道中的杂质离子的图。
图9是示意性地示出根据本公开的实施例的第一晶体管的沟道的截面图。
图10是示出寿命分析的平均P-值与掺杂到驱动晶体管的沟道中的杂质离子的图。
图11是示出通过二次离子质谱法(SIMS)测量第一晶体管的沟道中的硼和磷的量的结果的图。
图12和图13是示意性示出根据另一实施例的显示装置的第一晶体管的沟道的截面图。
图14至图25是示出根据本公开的实施例的制造显示装置的方法的工艺步骤的视图。
图26至图28是示出根据本公开的另一实施例的制造显示装置的方法的工艺步骤的视图。
具体实施方式
在下文中，将参照附图更详细地描述实施例，在附图中同样的附图标记始终指代同样的元件。然而，本公开可以以各种不同的形式实现，并且不应被解释为仅限于本文中的示出的实施例。而是，提供这些实施例作为示例，使得该公开将是透彻的和完整的，并且将向本领域技术人员充分地传达本公开的方面和特征。因此，可以不描述对于本领域普通技术人员而言完全理解本公开的方面和特征不必要的工艺、元件和技术。除非另外指出，否则在整个附图和书面描述中，同样的附图标记表示同样的元件，并且因此，可以不重复对其的冗余描述。
当可以不同地实施特定实施例时，具体的工艺顺序可以与描述的顺序不同。例如，两个连续描述的工艺可以同时或基本上同时执行，或者可以以与描述的顺序相反的顺序执行。
在附图中，为了清楚，可以夸大和/或简化元件、层和区的相对尺寸。为了易于说明，在本文中可以使用诸如“在……之下”、“在……下方”、“下”、“在……下面”、“在……上方”和“上”等空间相对术语以描述如附图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还旨在涵盖装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”或“下面”的元件将随后被定向为“在”其它元件或特征“上方”。因此，示例术语“在……下方”和“在……下面”可以涵盖在……上方和在……下方两种方位。装置可以被另外定向(例如，旋转90度或者在其它方位处)，并且本文中使用的空间相对术语应当被相应地解释。
在附图中，第一方向DR1、第二方向DR2和第三方向DR3不限于直角坐标系的三个轴，并且可以以更广泛的意义解释。例如，第一方向DR1、第二方向DR2和第三方向DR3可以彼此垂直或基本上彼此垂直，或者可以表示彼此不垂直的彼此不同的方向。
将理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应受这些术语的限制。这些术语用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下面描述的第一元件、组件、区、层或部分可以被称为第二元件、组件、区、层或部分。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，所述元件或层可以直接在所述另一元件或层上、直接连接到或直接耦接到所述另一元件或层，或者可以存在一个或多个居间元件或层。类似地，当层、区域或元件被称为“电连接”到另一层、区域或元件时，所述层、区域或元件可以直接电连接到所述另一层、区域或元件，或者可以间接电连接到所述另一层、区域或元件，且一个或多个居间层、区域或元件在所述层、区域或元件与所述另一层、区域或元件之间。此外，还将理解的是，当元件或层被称为“在”两个元件或层“之间”时，所述元件或层可以是两个元件或层之间的唯一元件或层，或者也可以存在一个或多个居间元件或层。
本文中使用的术语是出于描述特定实施例的目的，并且不旨在限制本公开。如本文中所使用的，单数形式“一”和“一个(种/者)”也旨在包括复数形式，除非上下文另外明确指出。还将理解的是，术语“包括(“comprises”、“comprising”)”、“包含(“includes”、“including”)”和“具有(“has”、“have”、“having”)”当在本说明书中使用时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如本文中所使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。例如，表述“A和/或B”表示A、B、或A和B。当诸如“……中的至少一个(种/者)”的表达在一列元件之后时，修饰整列元件并且不修饰该列中的单个元件。例如，表述“a、b和c中的至少一个(种/者)”和“选自由a、b和c组成的组中的至少一个(种/者)”表示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c的全部或者它们的变体。
如本文中所使用的，术语“基本上”、“大约”和类似术语用作近似术语并且不用作程度术语，并且旨在说明将由本领域普通技术人员认识到的测量值或计算值的固有偏差。此外，当描述本公开的实施例时，使用“可以”是指“本公开的一个或多个实施例”。如本文中所使用的，术语“使用(“use”、“using”和“used”)”可以被认为分别与术语“利用(“utilize”、“utilizing”和“utilized”)”同义。
除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的含义相同的含义。还将理解的是，除非在本文中明确地如此定义，否则诸如在通用词典中定义的术语的术语应当被解释为具有与它们在相关领域和/或本说明书的上下文中的含义相一致的含义，并且不应当以理想化的或过于形式化的意义来解释。
图1是根据本公开的实施例的显示装置的平面图。图2是图1的显示装置的侧视图。图2示出了当在厚度方向(例如，第三方向DR3)上弯折时的显示装置的侧面的形状。
显示装置1显示运动图像和/或静止图像。显示装置1可以用作例如，诸如移动电话、智能电话、平板个人计算机(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航装置和超移动PC(UMPC)的各种合适的便携式电子装置的显示屏幕，以及例如，诸如电视机、笔记本计算机、监视器、广告牌和物联网(IoT)装置的各种合适的产品的显示屏幕。
根据本公开的实施例，在平面图中(例如，当从顶部观察时)，显示装置1可以具有矩形的或基本上矩形的形状。在平面图中(例如，当从顶部观察时)，显示装置1可以具有矩形形状，该矩形形状具有倒圆的角部。然而，本公开不限于此。例如，在平面图中(例如，当从顶部观察时)，显示装置1可以具有矩形形状，该矩形形状具有含有直角的角部。
在附图中，第一方向DR1表示显示装置1的在平面图中的水平方向，并且第二方向DR2表示显示装置1的在平面图中的竖直方向。此外，第三方向DR3可以指显示装置1的厚度方向。第一方向DR1和第二方向DR2彼此交叉。例如，第一方向DR1可以垂直于或基本上垂直于第二方向DR2。第三方向DR3与第一方向DR1和第二方向DR2中的每一者交叉。例如，第三方向DR3可以正交于或基本上正交于由第一方向DR1和第二方向DR2限定的平面，并且可以垂直于或基本上垂直于第一方向DR1和第二方向DR2中的每一者。然而，应当理解的是，上述方向是相对的方向，并且因此，本公开不限于上述方向。
如本文中所使用的，术语第三方向DR3上的“顶部”、“上表面”和“上侧”是指显示面板10的显示侧，并且术语第三方向DR3上的“底部”、“下表面”和“下侧”是指显示面板10的与显示侧相对的侧，除非另有描述。
参考图1和图2，显示装置1可以包括显示面板10。显示面板10可以包括柔性基底，该柔性基底包括例如，诸如聚酰亚胺的柔性聚合物材料。因此，显示面板10可以弯曲、弯折、折叠和/或卷曲。
显示面板10可以是有机发光显示面板。为了描述方便，有机发光显示面板将作为显示面板10的示例更详细地描述。然而，本公开不限于此，并且可以应用其它合适种类的显示面板，例如，诸如液晶显示面板、量子点有机发光显示面板、量子点液晶显示面板、量子纳米发光显示面板和微型发光二极管(LED)面板。
显示面板10可以包括其中显示图像的显示区域DA和其中不显示图像的非显示区域NDA。在平面图中(例如，当从顶部观察时)，显示面板10可以包括显示区域DA和非显示区域NDA。非显示区域NDA可以围绕显示区域DA(例如，显示区域DA的外围周围)。非显示区域NDA可以形成边框或边框区域。
在平面图中(例如，当从顶部观察时)，显示区域DA可以具有矩形形状，该矩形形状具有倒圆的角部或含有直角的角部。然而，本公开不限于此。例如，显示区域DA可以具有任何合适的形状，例如，诸如圆形形状、椭圆形形状或另一合适的多边形形状。
显示区域DA可以包括多个像素。像素可以以矩阵形式布置。多个像素中的每一个可以包括发光层和用于控制从发光层发射的光的量的电路层。电路层可以包括线(例如，信号线和/或电源线等)、电极和至少一个晶体管。发光层可以包括有机发光材料。发光层可以由封装层封装。像素的配置将在下面更详细地描述。
非显示区域NDA可以围绕显示区域DA的所有侧(例如，显示区域DA的所有侧的外围周围)，并且可以形成显示区域DA的边缘。然而，本公开不限于此，并且非显示区域NDA可以部分地围绕显示区域DA(例如，显示区域DA的外围周围)，或者可以被省略。
显示面板10可以包括主区域MA和在第二方向DR2上连接到主区域MA的一侧的弯折区域BA。显示面板10还可以包括在第二方向DR2上连接到弯折区域BA的一侧的辅助区域SA。当辅助区域SA在厚度方向上弯折时，辅助区域SA可以与主区域MA重叠。
显示区域DA可以定位在主区域MA中。非显示区域NDA可以在主区域MA中定位在显示区域DA的外围边缘处。
在平面图中(例如，当从顶部观察时)，主区域MA可以具有与显示装置1的外部形状相同或基本上相同(或类似)的形状。主区域MA可以是定位在一个平面中的平坦的或基本上平坦的区域。然而，本公开不限于此。例如，主区域MA的除主区域MA的连接到弯折区域BA的边缘(例如，侧)之外的多个边缘(例如，多个外边缘)中的至少一个可以弯曲以形成弯曲表面，或者可以以直角弯折。
当主区域MA的多个边缘(例如，除主区域MA的连接到弯折区域BA的边缘(例如，侧)之外的多个边缘)中的至少一个边缘弯曲或弯折时，显示区域DA也可以设置在该至少一个边缘处。然而，本公开不限于此。例如，不显示图像的非显示区域NDA可以设置在弯曲的或弯折的边缘处(例如，在弯曲的或弯折的边缘中或者在弯曲的或弯折的边缘上)，或者显示区域DA和非显示区域NDA可以一起设置。
主区域MA的非显示区域NDA可以从显示区域DA的外部边界延伸到显示面板10的边缘。用于将信号施加到显示区域DA的信号线或者驱动电路可以设置在主区域MA的非显示区域NDA处(例如，在主区域MA的非显示区域NDA中或者在主区域MA的非显示区域NDA上)。
弯折区域BA可以在主区域MA的一个较短侧处连接到主区域MA。弯折区域BA的宽度(例如，在第一方向DR1上的宽度)可以小于主区域MA的宽度(例如，主区域MA的较短侧的宽度)。主区域MA与弯折区域BA相交的部分可以具有L形切割形状(例如，可以切割成L形形状)，以便减小边框的宽度。
显示面板10可以在弯折区域BA处(例如，在弯折区域BA中或在弯折区域BA上)朝向显示表面的相对侧弯折以具有曲率。由于显示面板10在弯折区域BA处弯折，因此显示面板10的表面可以翻转。更详细地，显示面板10的面朝上的表面可以被弯折，使得该表面在弯折区域BA处面朝外，并且在显示面板10之下面朝下。
辅助区域SA可以从弯折区域BA延伸。辅助区域SA可以从弯折区域BA的端部在平行于或基本上平行于主区域MA的方向上延伸。辅助区域SA可以在显示面板10的厚度方向上与主区域MA重叠。辅助区域SA可以与主区域MA的边缘处的非显示区域NDA重叠，并且也可以与主区域MA的显示区域DA重叠。辅助区域SA的宽度可以等于或基本上等于弯折区域BA的宽度，但是本公开不限于此。
焊盘区域可以定位在显示面板10的辅助区域SA处(例如，在显示面板10的辅助区域SA中或者在显示面板10的辅助区域SA上)。外部装置可以安装在焊盘区域上(或者可以附接到焊盘区域)。外部装置的示例包括驱动芯片20和实现为柔性印刷电路板或刚性印刷电路板的驱动板30。其它线连接膜和/或连接器等也可以安装在焊盘区域上。
多于一个的外部装置可以安装在辅助区域SA上。例如，如图1和图2中所示，驱动芯片20可以设置在显示面板10的辅助区域SA处(例如，在显示面板10的辅助区域SA中或者在显示面板10的辅助区域SA上)，并且驱动板30可以附接到辅助区域SA的端部。在这种情况下，显示面板10可以包括连接到驱动芯片20的焊盘区域以及连接到驱动板30的焊盘区域。根据另一实施例，驱动芯片可以安装在膜上，并且该膜可以附接到显示面板10的辅助区域SA。
驱动芯片20安装在显示面板10的作为显示表面的表面上。由于弯折区域BA被弯折并且相应地，该表面被如上所述地翻转，因此驱动芯片20可以安装在显示面板10的在厚度方向上面朝下的表面上，使得驱动芯片20的上表面可以面朝下。驱动芯片20可以通过各向异性导电膜或通过超声波接合附接到显示面板10。驱动芯片20可以包括用于驱动显示面板10的集成电路。
图3是示出根据本公开的实施例的像素的电路图。
参考图3，像素PX的电路包括多个晶体管T1至T7、电容器Cst和发光元件LE等。数据信号DATA、第一扫描信号GW、第二扫描信号GI、第三扫描信号GB、发射控制信号EM、第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT可以被施加到像素PX的电路。
发光元件LE可以是例如包括第一电极(例如，阳极电极)、发光层和第二电极(例如，阴极电极)的有机发光二极管，但是本公开不限于此。
多个晶体管可以包括第一晶体管T1至第七晶体管T7。晶体管T1至T7中的每一者包括沟道、栅极电极、第一电极(例如，第一源极/漏极电极)和第二电极(例如，第二源极/漏极电极)。晶体管T1至T7中的每一者的第一电极和第二电极中的一者可以是源极电极，并且第一电极和第二电极中的另一者可以是漏极电极。
晶体管T1至T7中的每一者可以是薄膜晶体管。第一晶体管T1可以作为驱动晶体管操作，并且第二晶体管T2至第七晶体管T7可以作为开关晶体管操作。
作为驱动晶体管的第一晶体管T1的沟道和作为开关晶体管的第二晶体管T2至第七晶体管T7的沟道可以掺杂有彼此不同的材料。更详细地，作为驱动晶体管的第一晶体管T1的沟道和作为开关晶体管的第二晶体管T2至第七晶体管T7的沟道可以掺杂有彼此不同的材料，并且第一晶体管T1的沟道可以进一步掺杂有未掺杂到第二晶体管T2至第七晶体管T7的沟道中的材料。因此，可以改善驱动晶体管和开关晶体管的器件特性。这将在下面更详细地描述。
晶体管T1至T7中的每一者可以是P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管中的一种。在实施例中，作为驱动晶体管的第一晶体管T1、作为数据传送晶体管的第二晶体管T2、作为补偿晶体管的第三晶体管T3、作为第一初始化晶体管的第四晶体管T4、作为第一发射控制晶体管的第五晶体管T5、作为第二发射控制晶体管的第六晶体管T6和作为第二初始化晶体管的第七晶体管T7可以全部是PMOS晶体管。
然而，本公开不限于此。例如，作为补偿晶体管的第三晶体管T3和作为第一初始化晶体管的第四晶体管T4可以是NMOS晶体管，并且作为驱动晶体管的第一晶体管T1、作为数据传送晶体管的第二晶体管T2、作为第一发射控制晶体管的第五晶体管T5、作为第二发射控制晶体管的第六晶体管T6和作为第二初始化晶体管的第七晶体管T7可以是PMOS晶体管。
在这种情况下，第三晶体管T3和第四晶体管T4的有源层可以包括与第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的有源层的材料不同的材料。例如，第三晶体管T3和第四晶体管T4的有源层可以包括氧化物半导体，并且第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的有源层可以包括多晶硅，但是本公开不限于此。
第一晶体管T1的栅极电极连接到电容器Cst的第一电极。第一晶体管T1的第一电极经由第五晶体管T5连接到用于施加第一电源电压ELVDD的第一电源电压线ELVDDL。第一晶体管T1的第二电极经由第六晶体管T6连接到发光元件LE的阳极电极。第一晶体管T1根据第二晶体管T2的开关操作接收数据信号DATA，以将驱动电流供给到发光元件LE。
第二晶体管T2的栅极电极连接到用于施加第一扫描信号GW的第一扫描线(也称为第一扫描信号线)。第二晶体管T2的第一电极连接到接收数据信号DATA的端子。第二晶体管T2的第二电极连接到第一晶体管T1的第一电极，并且经由第五晶体管T5连接到第一电源电压线ELVDDL。第二晶体管T2响应于第一扫描信号GW而导通，以将数据信号DATA传送到第一晶体管T1的第一电极。
第三晶体管T3可以被实现为包括第一辅助晶体管(也称为第一子晶体管)T3_1和第二辅助晶体管(也称为第二子晶体管)T3_2的双晶体管。第一辅助晶体管T3_1的栅极电极连接到用于施加第一扫描信号GW的第一扫描信号线，第一辅助晶体管T3_1的第一电极连接到第二辅助晶体管T3_2的第二电极，并且第一辅助晶体管T3_1的第二电极连接到电容器Cst的第一电极、第三辅助晶体管(也称为第三子晶体管)T4_1的第一电极和第一晶体管T1的栅极电极。第二辅助晶体管T3_2的栅极电极可以连接到用于施加第一扫描信号GW的第一扫描信号线，第二辅助晶体管T3_2的第一电极可以连接到第一晶体管T1的第二电极，并且第二辅助晶体管T3_2的第二电极可以连接到第一辅助晶体管T3_1的第一电极。
第一辅助晶体管T3_1和第二辅助晶体管T3_2通过第一扫描信号GW导通，以将第一晶体管T1的栅极电极和第二电极彼此连接，使得第一晶体管T1处于二极管连接。因此，在第一晶体管T1的第一电极和栅极电极之间产生等于第一晶体管T1的阈值电压的电压差。可以通过将补偿阈值电压的数据信号DATA供给到第一晶体管T1的栅极电极来补偿第一晶体管T1的阈值电压的变化(例如，偏差)。
第四晶体管T4可以被实现为包括第三辅助晶体管T4_1和第四辅助晶体管(也称为第四子晶体管)T4_2的双晶体管。第三辅助晶体管T4_1的栅极电极连接到用于施加第二扫描信号GI的第二扫描信号线(也称为第二扫描线)，第三辅助晶体管T4_1的第一电极连接到电容器Cst的第一电极、第一辅助晶体管T3_1的第二电极以及第一晶体管T1的栅极电极，并且第三辅助晶体管T4_1的第二电极连接到第四辅助晶体管T4_2的第一电极。第四辅助晶体管T4_2的栅极电极可以连接到用于施加第二扫描信号GI的第二扫描信号线，第四辅助晶体管T4_2的第一电极可以连接到第三辅助晶体管T4_1的第二电极，并且第四辅助晶体管T4_2的第二电极可以连接到用于施加初始化电压VINT的初始化电压线。第三辅助晶体管T4_1和第四辅助晶体管T4_2响应于第二扫描信号GI而导通，以将初始化电压VINT传送到第一晶体管T1的栅极电极，使得第一晶体管T1的栅极电极处的电压可以被初始化。
第五晶体管T5的栅极电极连接到用于施加发射控制信号EM的发射控制信号线(也称为发射控制线)，第五晶体管T5的第一电极连接到第一电源电压线ELVDDL，并且第五晶体管T5的第二电极连接到第一晶体管T1的第一电极。第五晶体管T5通过发射控制信号EM导通，以将第一晶体管T1的第一电极与第一电源电压线ELVDDL连接。
第六晶体管T6连接在第一晶体管T1的第二电极与发光元件LE的第一电极之间。第六晶体管T6的栅极电极连接到用于施加发射控制信号EM的发射控制信号线，第六晶体管T6的第一电极连接到第一晶体管T1的第二电极和第二辅助晶体管T3_2的第一电极，并且第六晶体管T6的第二电极连接到发光元件LE的第一电极。
第五晶体管T5和第六晶体管T6响应于发射控制信号EM而并发地(例如，同时地)导通，使得驱动电流流过发光元件LE。
第七晶体管T7的栅极电极连接到用于施加第三扫描信号GB的第三扫描线。第七晶体管T7的第一电极连接到发光元件LE的阳极电极。第七晶体管T7的第二电极连接到用于施加初始化电压VINT的初始化电压线。第七晶体管T7响应于第三扫描信号GB而导通，以使发光元件LE的阳极电极初始化。
尽管第三扫描信号GB被示出为施加到第七晶体管T7的栅极电极，但是本公开不限于此，并且在其它实施例中，像素电路可以配置为使得发射控制信号EM或第二扫描信号GI被施加到第七晶体管T7的栅极电极。
电容器Cst形成在第一晶体管T1的栅极电极与第一电源电压线ELVDDL之间，并且包括第一电极和第二电极。电容器Cst的第一电极可以连接到第一晶体管T1的栅极电极、第三晶体管T3的第一辅助晶体管T3_1的第二电极和第四晶体管T4的第三辅助晶体管T4_1的第一电极，并且电容器Cst的第二电极可以连接到第一电源电压线ELVDDL。电容器Cst可以用于调节施加到第一晶体管T1的栅极电极的数据电压。
发光元件LE的阴极电极连接到用于施加第二电源电压ELVSS的第二电源电压线ELVSSL。发光元件LE通过接收来自第一晶体管T1的驱动电流以发射光而显示图像。
在下文中，将更详细地描述像素PX的平面布置和截面结构。
图4是示出根据本公开的实施例的显示装置中的像素的布局的视图。图5是示出根据本公开的实施例的半导体层和第一导电层的布局的视图。图6是沿着图4的线Q1-Q1'截取的截面图。当与图4的视图相比时，图6进一步示出了包括阳极电极ANO的第五导电层600、发射层(也称为发光层)EL、阴极电极CAT和薄膜封装层770。
参考图4至图6，如上所述，多个像素PX中的每一个包括多个晶体管T1至T7、电容器Cst和发光元件LE(例如，参见图3)。
电容器Cst包括形成电容器Cst的电极的各种导电层以及设置在这些导电层之间的绝缘层。发光元件LE包括形成阳极电极和阴极电极的各种导电层以及设置在阳极电极和阴极电极之间的有机发光层。这些元件可以通过由导电层形成的线和/或包括导电材料(例如，由导电材料制成)的通孔彼此电连接。上述导电材料、导电层、半导体层、绝缘层和发光层等设置在基底SUB上。
像素PX的层可以按基底SUB、屏障层BR、缓冲层BF、半导体层100、第一绝缘层710、第一导电层200、第二绝缘层720、第二导电层300、第三绝缘层730、第三导电层400、保护膜740、第一通孔层VIA1、第四导电层500、第二通孔层VIA2、第五导电层600、像素限定膜(也称为像素限定层)PDL、发光层EL和阴极电极CAT的顺序设置。上述的多个层中的每一个可以包括单个膜或多个膜的堆叠(例如，可以由单个膜或多个膜的堆叠组成)。其它层可以进一步设置在上述的多个层之间。
基底SUB支撑设置在基底SUB上的层。当有机发光显示装置为底部发射型或双面发射型时，可以使用透明的基底。当有机发光显示装置为顶部发射型时，可以采用半透明的或不透明的基底和透明的基底。
基底SUB可以包括诸如玻璃、石英和/或聚合物树脂的绝缘材料(例如，可以由诸如玻璃、石英和/或聚合物树脂的绝缘材料制成)。聚合物材料的示例可以包括聚醚砜(PES)、聚丙烯酸酯(PA)、聚芳酯(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚烯丙基化物、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(CAT)、乙酸丙酸纤维素(CAP)或它们的合适的组合。基底SUB可以包括金属材料。
基底SUB可以是刚性基底或可以弯折、折叠和/或卷曲等的柔性基底。柔性基底的材料的示例可以包括但不限于聚酰亚胺(PI)。
屏障层BR可以设置在基底SUB上。屏障层BR可以完全地设置在基底SUB上。屏障层BR可以防止或基本上防止杂质离子扩散通过屏障层BR，可以防止或基本上防止湿气和/或外部空气渗透通过屏障层BR，并且可以提供平坦的或基本上平坦的表面。屏障层BR可以包括氧化硅(SiOx)。然而，本公开不限于此。例如，屏障层BR可以包括氮化硅(SiNx)和/或氮氧化硅(SiOxNy)等。可以根据需要或期望，例如，依据基底SUB的类型和/或工艺条件等省略屏障层BR。
缓冲层BF可以设置在屏障层BR上。缓冲层BF可以完全地设置在屏障层BR上。缓冲层BF可以防止或基本上防止杂质离子扩散通过缓冲层BF，可以防止或基本上防止湿气和/或外部空气渗透通过缓冲层BF，并且可以提供平坦的或基本上平坦的表面。缓冲层BF可以包括氮化硅。然而，本公开不限于此，并且缓冲层BF可以包括氧化硅和/或氮氧化硅等。可以根据需要或期望，例如，依据基底SUB的类型和/或工艺条件等省略缓冲层BF。
半导体层100可以设置在缓冲层BF上。半导体层100是形成分别与第一晶体管T1至第七晶体管T7中的每一者的第一电极和第二电极接触的第一区和第二区以及沟道CH1至CH7(例如，沟道区)的有源层。第一区和第二区中的一者可以是源极区，并且第一区和第二区中的另一者可以是漏极区。换句话说，半导体层100可以包括沟道CH1、CH2、CH3、CH4、CH5、CH6和CH7以及第一晶体管T1至第七晶体管T7中的每一者的源极区和漏极区。
如在以下描述中所使用的，在平面图中，第一方向DR1上的第一侧将指的是右侧，并且第一方向DR1上的第二侧将指的是左侧。此外，在平面图中，第二方向DR2上的第一侧将指的是上侧，并且第二方向DR2上的第二侧将指的是下侧。
半导体层100可以不针对多个像素PX中的每一个单独地设置，而是可以跨多个像素PX连续地设置。在平面图中(例如，当从顶部观察时)，半导体层100可以具有合适的图案(例如，特定或预定图案)。例如，半导体层100可以包括大体上在第二方向DR2上延伸的多个竖直部分、大体上在第一方向DR1上延伸的多个水平部分、以及将多个竖直部分中的一些与多个水平部分中的一些连接的多个连接部分。多个竖直部分可以包括大体上在第二方向DR2上延伸的第一竖直部分110、第二竖直部分120、第三竖直部分150、第四竖直部分160和第五竖直部分170。多个水平部分可以包括大体上在第一方向DR1上延伸的第一水平部分130和第二水平部分140。多个连接部分可以包括将多个竖直部分110、120、150、160和170中的一些与多个水平部分130和140连接的第一连接部分181、第二连接部分182和第三连接部分183。多个竖直部分110、120、150、160和170、多个水平部分130和140以及第一连接部分181、第二连接部分182和第三连接部分183可以彼此物理地连接。
第一竖直部分110可以设置为与像素PX的在第一方向DR1上的第二侧(例如，左侧)相邻，并且第二竖直部分120可以设置为与像素PX的在第一方向DR1上的第一侧(例如，右侧)相邻。第一竖直部分110和第二竖直部分120可以彼此间隔开。第一水平部分130可以将第一竖直部分110的中部与第二竖直部分120的中部连接。第一竖直部分110可以包括上部部分111和下部部分112，并且第二竖直部分120可以包括上部部分121和下部部分122。第一竖直部分110的上部部分111和第二竖直部分120的上部部分121可以指在平面图中(例如，当从顶部观察时)定位在第一水平部分130的在第二方向DR2上的第一侧(例如，上侧)上的部分，并且第一竖直部分110的下部部分112和第二竖直部分120的下部部分122可以指在平面图中(例如，当从顶部观察时)定位在第一水平部分130的在第二方向DR2上的第二侧(例如，下侧)上的部分。在平面图中(例如，当从顶部观察时)，第一竖直部分110、第二竖直部分120和第一水平部分130的组合形状可以与“H”形状相同或基本上相同(或类似)。
第一水平部分130可以以第一竖直部分110与第二竖直部分120之间的最短距离将第一竖直部分110与第二竖直部分120连接，或者可以包括在第一水平部分130的在第一方向DR1上的第二侧(例如，左侧)上的第一弯折部分131和在第一水平部分130的在第一方向DR1上的第一侧(例如，右侧)上的第二弯折部分132。
第二水平部分140可以从第二竖直部分120的上部部分121的在上部部分121的在第二方向DR2上的第一侧(例如，上侧)上的一个端部朝向像素PX的在第一方向DR1上的第二侧(例如，左侧)延伸，并且可以设置为比第一水平部分130更靠近像素PX的在第二方向DR2上的第一侧(例如，上侧)。
第三竖直部分150、第四竖直部分160和第五竖直部分170可以设置在第二水平部分140的在第二方向DR2上的第一侧上。第三竖直部分150可以设置在第五竖直部分170的在第二方向DR2上的第二侧上，并且第四竖直部分160可以设置在第三竖直部分150与第五竖直部分170之间。第五竖直部分170的在第二方向DR2上的第二侧上的端部可以连接到第四竖直部分160，同时第五竖直部分170的在第二方向DR2上的第一侧上的另一端部可以连接到相邻的像素PX的第二竖直部分120的下部部分122。
第一连接部分181可以设置在第二水平部分140的在第一方向DR1上的第二侧上的端部与第三竖直部分150的在第二方向DR2上的第二侧上的端部之间。第一连接部分181可以将第二水平部分140与第三竖直部分150连接，并且可以形成为相对于第一方向DR1和第二方向DR2倾斜。
第二连接部分182可以设置在第三竖直部分150的在第二方向DR2上的第一侧上的端部与第四竖直部分160的在第二方向DR2上的第一侧上的端部之间。第二连接部分182可以将第三竖直部分150与第四竖直部分160连接。
第三连接部分183可以设置在第四竖直部分160的在第二方向DR2上的第二侧上的端部与第五竖直部分170的在第二方向DR2上的第二侧上的端部之间。第三连接部分183可以将第四竖直部分160与第五竖直部分170连接。
晶体管T1至T7的沟道CH1至CH7可以形成在半导体层100和第一导电层200彼此重叠的地方。第三晶体管T3的沟道CH3可以包括作为第一子晶体管T3_1的沟道的第一子沟道CH3_1和作为第二子晶体管T3_2的沟道的第二子沟道CH3_2。第四晶体管T4的沟道CH4可以包括作为第三子晶体管T4_1的沟道的第三子沟道CH4_1和作为第四子晶体管T4_2的沟道的第四子沟道CH4_2。
第一晶体管T1的沟道CH1可以定位在第一水平部分130的与第一晶体管T1的栅极电极240重叠的部分处。第二晶体管T2的沟道CH2可以定位在第一竖直部分110的上部部分111的与第一扫描线210重叠的部分处。第一子晶体管T3_1的沟道CH3_1可以定位在第二水平部分140的与第一扫描线210重叠的部分处，并且第二子晶体管T3_2的沟道CH3_2可以定位在第二竖直部分120的上部部分121的与第一扫描线210重叠的部分处。第三子晶体管T4_1的沟道CH4_1可以定位在第三竖直部分150的与第二扫描线230重叠的部分处，并且第四子晶体管T4_2的沟道CH4_2可以定位在第四竖直部分160的与第二扫描线230重叠的部分处。第五晶体管T5的沟道CH5可以定位在第一竖直部分110的下部部分112的与发射控制线220重叠的部分处。第六晶体管T6的沟道CH6可以定位在第二竖直部分120的下部部分122的与发射控制线220重叠的部分处。第七晶体管T7的沟道CH7可以定位在第五竖直部分170的与第二扫描线230重叠的部分处。
驱动晶体管(例如，第一晶体管T1)的沟道和开关晶体管(例如，第二晶体管T2至第七晶体管T7)的沟道可以包括相同的杂质离子。换句话说，驱动晶体管的沟道可以包括彼此不同的第一杂质离子和第二杂质离子，并且开关晶体管的沟道也可以包括彼此不同的第一杂质离子和第二杂质离子。
第一晶体管T1的沟道CH1可以包括包含V族元素的第一杂质离子和包含III族元素的第二杂质离子。第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的沟道CH2、CH3、CH4、CH5、CH6和CH7中的每一者可以包括包含V族元素的第一杂质离子和包含III族元素第二杂质离子。在离子注入工艺中，通过加速电压，第一杂质离子和第二杂质离子可以被加速以朝向半导体层100照射，并且因此，多个晶体管中的每一个的沟道区可以掺杂有第一杂质离子和第二杂质离子。
III族元素可以包括但不限于作为III族元素的硼(B)，并且V族元素可以包括但不限于作为V族元素的磷(P)。在这种情况下，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的沟道CH1、CH2、CH3、CH4、CH5、CH6和CH7中的每一者可以包括硼(B)和磷(P)。
然而，本公开不限于此。例如，驱动晶体管的沟道和开关晶体管的沟道可以包括不同的杂质离子。换句话说，驱动晶体管的沟道可以包括彼此不同的第一杂质离子和第二杂质离子，并且开关晶体管的沟道可以包括第一杂质离子和第二杂质离子中的一种。例如，多个开关晶体管中的每一个的沟道可以包括第二杂质离子而不包括第一杂质离子。换句话说，驱动晶体管的沟道和多个开关晶体管中的每一个的沟道可以包括第一杂质离子，并且驱动晶体管的沟道还可以包括第二杂质离子。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的沟道CH1、CH2、CH3、CH4、CH5、CH6和CH7中的每一者包括硼(B)和磷(P)时，可以改善与滞后和图像残留有关的问题。
图7是示出滞后与掺杂到驱动晶体管的沟道中的杂质离子的图。
参考图7，A表示当驱动晶体管的沟道(也称为沟道区)仅掺杂有硼(B)使得沟道仅包含硼(B)时的滞后。B表示当驱动晶体管的沟道掺杂有硼(B)和磷(P)使得沟道包含硼(B)和磷(P)时的滞后。
将A和B比较，其中驱动晶体管的沟道区仅掺杂有硼(B)的A的平均滞后为0.204，而其中驱动晶体管的沟道区掺杂有硼(B)和磷(P)的B的平均滞后为0.168。换句话说，在其中驱动晶体管的沟道区掺杂有硼(B)和磷(P)的B的情况下，驱动晶体管表现出比其中驱动晶体管的沟道区仅掺杂有硼(B)的A的情况的滞后低的滞后。由于驱动晶体管的沟道区掺杂有硼(B)和磷(P)，因此可以减少滞后，并且因此可以改善与滞后有关的问题。
图8是示出图像残留与掺杂到驱动晶体管的沟道中的杂质离子的图。
参考图8，C表示当驱动晶体管的沟道仅掺杂有硼(B)，并且因此该沟道仅包含硼(B)时的图像残留。D表示当驱动晶体管的沟道掺杂有硼(B)和磷(P)，并且因此沟道包含硼(B)和磷(P)时的图像残留。
将C和D比较，其中驱动晶体管的沟道区仅掺杂有硼(B)的C的平均图像残留为大致7秒，而其中驱动晶体管的沟道区掺杂有硼(B)和磷(P)的D的平均图像残留为大致2.7秒。换句话说，在其中驱动晶体管的沟道区掺杂有硼(B)和磷(P)的D的情况下，驱动晶体管表现出比其中驱动晶体管的沟道区仅掺杂有硼(B)的C的情况的图像残留短的图像残留。由于驱动晶体管的沟道区掺杂有硼(B)和磷(P)，因此可以减少图像残留，并且因此，可以改善与图像残留有关的问题。
因此，当作为驱动晶体管的第一晶体管T1的沟道CH1掺杂有硼(B)和磷(P)，并且因此包含硼(B)和磷(P)时，可以减少滞后和图像残留，并且因此，可以改善与滞后和图像残留有关的问题。
另一方面，当开关晶体管的沟道掺杂有硼(B)和磷(P)时，开关晶体管的器件特性可能由于掺杂量的增加而劣化。根据本公开的一个或多个实施例，如下面更详细讨论的，掺杂有硼(B)的区和掺杂有磷(P)的区在驱动晶体管或开关晶体管的沟道中被分隔开，从而改善与滞后和图像残留有关的问题，同时防止或基本上防止开关晶体管的器件特性被劣化。
图9是示意性地示出根据本公开的实施例的第一晶体管的沟道的截面图。
参考图4至图6和图9，根据本公开的实施例的作为驱动晶体管的第一晶体管T1的沟道CH1可以包括硼(B)和磷(P)。尽管作为驱动晶体管的第一晶体管T1的沟道CH1将作为示例参照图9在下面更详细地描述，但是本公开不限于此。例如，下面参照图9的描述可以应用于(例如，可以同等地应用于)作为开关晶体管的第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的沟道CH2、CH3、CH4、CH5、CH6和CH7。
更详细地，第一晶体管T1的沟道CH1可以包括包含V族元素(例如，磷(P))的第一区FP和包含III族元素(例如，硼(B))的第二区SP。
第一区FP可以形成沟道CH1的底部，并且可以设置为与缓冲层BF相邻或与缓冲层BF接触。第一区FP可以设置在第二区SP下面(例如，第二区SP之下)。第一区FP可以包含V族元素，例如，诸如磷(P)。通过将包含磷(P)的第一区FP设置在沟道CH1的底部处，并且将第二区SP设置在沟道CH1的顶部处，可以减少沟道CH1中的缺陷以改善与图像残留有关的问题。
第一区FP可以在沟道CH1中具有合适的厚度(例如，预定厚度)以包括磷(P)。根据本公开的实施例，第一区FP的厚度TT1可以在大致
Figure BDA0003826837290000211
至
Figure BDA0003826837290000212
的范围内。当第一区FP的厚度TT1为大致
Figure BDA0003826837290000213
或更大时，可以容易地形成沟道CH1。当第一区FP的厚度TT1为大致
Figure BDA0003826837290000214
或更小时，磷(P)可以被均匀地或基本上均匀地掺杂。然而，本公开不限于此。
第二区SP可以形成沟道CH1的顶部，并且可以设置在第一区FP上。第二区SP可以设置为比第一区FP更远离缓冲层BF，并且可以设置为与栅极电极(例如，第一晶体管T1的栅极电极240)相邻。第二区SP可以与第一区FP重叠，并且第二区SP的下表面可以与第一区FP的上表面接触。第二区SP包含III族元素，例如，诸如硼(B)。通过在沟道CH1的顶部处设置包含硼(B)的第二区SP，可以减少沟道CH1的缺陷，从而改善图像残留。
第二区SP可以在沟道CH1中具有合适的厚度(例如，预定厚度)以包括硼(B)。根据本公开的实施例，第二区SP的厚度TT2可以在大致
Figure BDA0003826837290000221
至
Figure BDA0003826837290000222
的范围内。当第二区SP的厚度TT2为大致
Figure BDA0003826837290000223
或更大时，可以容易地形成沟道CH1。当第二区SP的厚度TT2为大致
Figure BDA0003826837290000224
或更小时，硼(B)可以被均匀地或基本上均匀地掺杂。然而，本公开不限于此。
沟道CH1可以具有合适的厚度(例如，预定厚度)，使得可以容易地形成第一区FP和第二区SP。根据本公开的实施例，沟道CH1的厚度TT3可以在大致
Figure BDA0003826837290000225
至
Figure BDA0003826837290000226
的范围内。沟道CH1的厚度TT3可以是第一区FP的厚度TT1和第二区SP的厚度TT2的总和。
根据本实施例，硼(B)可以定位在与其中电子和空穴基本上在第一晶体管T1的沟道CH1中移动的沟道CH1的表面(例如，顶表面)相邻的位置处。当磷(P)定位在沟道CH1的表面(例如，顶表面)处时，磷(P)可能成为缺陷。因此，通过将硼(B)设置在沟道CH1的表面(例如，顶表面)处并将磷(P)与硼(B)分离开，可以进一步改善与显示装置中的图像残留有关的问题。
图10是示出寿命分析的平均P-值与掺杂到驱动晶体管的沟道中的杂质离子的图。P-值是通过对多晶硅照射激光以测量载流子的寿命而获得的值。在横轴为时间并且纵轴为激光的反射微波功率的图中，纵轴上的值为P-值并且单位为mV。
参考图10，E表示当驱动晶体管(例如，第一晶体管T1(例如，参见图4和图6))的沟道掺杂有硼(B)和磷(P)，并且硼(B)和磷(P)在整个沟道中彼此混合时的平均P-值(简称为P-值)。F表示当驱动晶体管的沟道掺杂有图9中所示的其中掺杂有硼(B)的区和掺杂有磷(P)的区被分隔开的分离结构中的硼(B)和磷(P)时的平均P-值。在此方面，寿命分析(LTA)的较大的P-值可以对应于较少的缺陷。下面的表1总结了寿命分析的P-值的最小值、最大值和平均值。
[表1]
最小值 最大值 平均值
E 1052 1749 1400
F 1978 2245 2111
当将E和F相互比较时，参照图10和表1，其中驱动晶体管的沟道掺杂有硼(B)和磷(P)并且硼(B)和磷(P)在整个沟道中彼此混合的E的P-值为大致1400mV。其中驱动晶体管的沟道掺杂有分离结构中的硼(B)和磷(P)使得磷(P)定位在沟道的底部处同时硼(B)定位在沟道的顶部处的F的P-值为大致2111mV。换句话说，在其中仅硼(B)设置在驱动晶体管的沟道的表面(例如，顶表面)上的F的情况下，驱动晶体管表现出比其中硼(B)和磷(P)彼此混合的E的情况的平均P-值高的平均P-值。因此，通过在驱动晶体管的沟道的表面(例如，顶表面)处设置硼(B)并且在沟道的与表面(例如，顶表面)相对的底部处设置磷(P)，可以改善可能出现在沟道中的缺陷。
图11是示出通过二次离子质谱法(SIMS)测量第一晶体管的沟道中的硼和磷的量的结果的图。在图11的图中，横轴(X轴)表示沟道的深度(例如，厚度)，并且纵轴(Y轴)表示离子的量。
参考图11，仅硼(B)存在于距沟道的表面大致
Figure BDA0003826837290000231
的范围内，硼(B)和磷(P)一起存在于大致
Figure BDA0003826837290000232
至
Figure BDA0003826837290000233
的范围内，并且仅磷(P)存在于大致
Figure BDA0003826837290000234
至
Figure BDA0003826837290000235
的范围内。换句话说，因为在驱动晶体管的沟道的表面中仅存在硼(B)，所以可以改善沟道中的缺陷。
再次参考图4至图6，半导体层100可以包括多晶硅。多晶硅可以通过使非晶硅结晶来形成。结晶技术的示例可以包括但不限于快速热退火(RTA)、固相结晶(SPC)、准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)和顺序横向凝固(SLS)等。作为另一示例，半导体层100可以包括单晶硅、低温多晶硅或非晶硅等，或者可以包括氧化物半导体。
第一绝缘层710可以设置在半导体层100上，并且可以设置在基底SUB的整个表面之上。第一绝缘层710可以是具有栅极绝缘功能的栅极绝缘层。
第一绝缘层710可以包括硅化合物和/或金属氧化物等。例如，第一绝缘层710可以包括诸如氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆和/或氧化钛等的材料。这些材料可以单独使用，或者可以以各种合适的相互组合使用。
第一导电层200设置在第一绝缘层710上。第一导电层200可以包括传输第一扫描信号GW(例如，参见图3)的第一扫描线210、第一晶体管T1的栅极电极240、传输发射控制信号EM(例如，参见图3)的发射控制线220以及用于供给第二扫描信号GI(例如，参见图3)的第二扫描线230。
第一扫描线210可以包括第二晶体管T2的栅极电极、第一子晶体管T3_1的栅极电极和第二子晶体管T3_2的栅极电极。发射控制线220可以包括第五晶体管T5的栅极电极和第六晶体管T6的栅极电极。此外，第二扫描线230可以包括第三子晶体管T4_1的栅极电极、第四子晶体管T4_2的栅极电极和第七晶体管T7的栅极电极。
第一扫描线210、发射控制线220和第二扫描线230中的每一者可以在第一方向DR1上延伸。第一扫描线210、发射控制线220和第二扫描线230中的每一者可以在第一方向DR1上超出像素PX的边界延伸到邻近的像素(例如，相邻的像素)PX。
第一扫描线210可以定位在像素PX的中心处并且可以与半导体层100的第一竖直部分110的上部部分111和第二竖直部分120的上部部分121重叠。
第一扫描线210可以在其中第一扫描线210与半导体层100的第一竖直部分110的上部部分111重叠的区处形成第二晶体管T2的栅极电极。半导体层100的定位在所述区的在第二方向DR2上的第一侧上的第一竖直部分110可以是第二晶体管T2的第一区。半导体层100的定位在所述区的在第二方向DR2上的第二侧上的第一竖直部分110可以是第二晶体管T2的第二区。
第一扫描线210可以在其中第一扫描线210与半导体层100的第二竖直部分120的上部部分121重叠的区处形成第二辅助晶体管T3_2的栅极电极。半导体层100的定位在所述区的在第二方向DR2上的第一侧上的第二竖直部分120可以是第二辅助晶体管T3_2的第二区。半导体层100的定位在所述区的在第二方向DR2上的第二侧上的第二竖直部分120可以是第二辅助晶体管T3_2的第一区。
第一扫描线210还可以包括第一扫描线突起211。第一扫描线突起211可以从在第一方向DR1上延伸的第一扫描线210朝向第二方向DR2上的第一侧突出。
第一扫描线突起211可以与半导体层100的第二水平部分140重叠以形成第一子晶体管T3_1的栅极电极。半导体层100的定位在所述区的在第一方向DR1上的第一侧上的第二水平部分140可以是第一辅助晶体管T3_1的第一区。半导体层100的定位在所述区的在第一方向DR1上的第二侧上的第二水平部分140可以是第一辅助晶体管T3_1的第二区。
在平面图中(例如，当从顶部观察时)，发射控制线220可以定位在像素PX的在第二方向DR2上的第二侧上，并且可以与半导体层100的第一竖直部分110的下部部分112和第二竖直部分120的下部部分122重叠。
发射控制线220可以在其中发射控制线220与半导体层100的第一竖直部分110的下部部分112重叠的区处形成第五晶体管T5的栅极电极。半导体层100的定位在所述区的在第二方向DR2上的第一侧上的第一竖直部分110可以是第五晶体管T5的第二区。半导体层100的定位在所述区的在第二方向DR2上的第二侧上的第一竖直部分110可以是第五晶体管T5的第一区。
发射控制线220可以在其中发射控制线220与第二竖直部分120的下部部分122重叠的区处形成第六晶体管T6的栅极电极。半导体层100的定位在所述区的在第二方向DR2上的第一侧上的第二竖直部分120可以是第六晶体管T6的第一区。半导体层100的定位在所述区的在第二方向DR2上的第二侧上的第二竖直部分120可以是第六晶体管T6的第二区。
在平面图中(例如，当从顶部观察时)，第二扫描线230可以定位在像素PX的在第二方向DR2上的第一侧上，并且可以与半导体层100的第三竖直部分150、第四竖直部分160和第五竖直部分170重叠。
第二扫描线230可以在其中第二扫描线230与半导体层100的第三竖直部分150重叠的区处形成第三辅助晶体管T4_1的栅极电极。半导体层100的定位在所述区的在第二方向DR2上的第一侧上的第三竖直部分150可以是第三辅助晶体管T4_1的第二区。半导体层100的定位在所述区的在第二方向DR2上的第二侧上的第三竖直部分150可以是第三辅助晶体管T4_1的第一区。
第二扫描线230可以在其中第二扫描线230与半导体层100的第四竖直部分160重叠的区处形成第四辅助晶体管T4_2的栅极电极。半导体层100的定位在所述区的在第二方向DR2上的第一侧上的第四竖直部分160可以是第四辅助晶体管T4_2的第一区。半导体层100的定位在所述区的在第二方向DR2上的第二侧上的第四竖直部分160可以是第四辅助晶体管T4_2的第二区。
第二扫描线230可以在其中第二扫描线230与半导体层100的第五竖直部分170重叠的区处形成第七晶体管T7的栅极电极。半导体层100的定位在所述区的在第二方向DR2上的第一侧上的第五竖直部分170可以是第七晶体管T7的第二区。半导体层100的定位在所述区的在第二方向DR2上的第二侧上的第五竖直部分170可以是第七晶体管T7的第一区。
第二晶体管T2至第七晶体管T7的栅极电极可以具有扩展的宽度，但是本公开不限于此。
第一晶体管T1的栅极电极240可以定位在像素PX的中心处。在平面图中(例如，当从顶部观察时)，第一晶体管T1的栅极电极240可以定位在第一扫描线210与发射控制线220之间。第一晶体管T1的栅极电极240可以针对多个像素PX中的每一个分开地设置。
第一晶体管T1的栅极电极240与半导体层100的第一水平部分130重叠。相对于其中栅极电极240和第一水平部分130彼此重叠的位置，半导体层100的定位在所述位置的左侧上的第一水平部分130可以是第一晶体管T1的第一区，同时半导体层100的定位在所述位置的右侧上的第一水平部分130可以是第一晶体管T1的第二区。
第一导电层200可以包括选自由钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)组成的组中的至少一种金属。
第二绝缘层720可以使第一导电层200与第二导电层300绝缘。第二绝缘层720可以设置在第一导电层200上，并且可以大体上设置在基底SUB的整个表面上。第二绝缘层720可以是层间介电膜。
第二绝缘层720可以包括例如，诸如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、氧化钛、氧化钽和/或氧化锌的无机绝缘材料，或例如，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和/或苯并环丁烯(BCB)的有机绝缘材料。第二绝缘层720可以包括单层或彼此堆叠的不同材料的多层(例如，可以由单层或彼此堆叠的不同材料的多层组成)。
第二导电层300设置在第二绝缘层720上。第二导电层300可以包括电容器电极线310和用于供给初始化电压VINT(例如，参见图3)的初始化电压线320。
电容器电极线310和初始化电压线320中的每一者可以在第一方向DR1上延伸。电容器电极线310和初始化电压线320中的每一者可以在第一方向DR1上超出相对应的像素PX的边界延伸到邻近的像素(例如，相邻的像素)PX。
电容器电极线310与像素PX的中央部分交叉，并且设置为与电容器电极线310下面的第一晶体管T1的栅极电极240重叠，且第二绝缘层720介于电容器电极线310与第一晶体管T1的栅极电极240之间，使得形成电容器Cst。第一晶体管T1的栅极电极240可以是电容器Cst的第一电极，电容器电极线310的与栅极电极240重叠的扩展部分可以是电容器Cst的第二电极，并且介于栅极电极240与电容器电极线310的扩展部分之间的第二绝缘层720可以是电容器Cst的电介质。
电容器电极线310的宽度可以在电容器电极线310与第一晶体管T1的栅极电极240重叠的地方扩展。电容器电极线310的扩展部分可以包括与电容器电极线310下面的第一晶体管T1的栅极电极240重叠的开口。
在平面图中(例如，当从顶部观察时)，初始化电压线320可以定位在像素PX的在第二方向DR2上的第一侧上。初始化电压线320可以与半导体层100的第五竖直部分170重叠。
第二导电层300可以包括选自由钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)组成的组中的至少一种金属。
第三绝缘层730覆盖第二导电层300。第三绝缘层730可以大体上设置在基底SUB的整个表面之上。第三绝缘层730可以是层间介电层。第三绝缘层730可以包括与第二绝缘层720的材料相同或基本上相同的材料，或者可以包括选自用于第二绝缘层720的上述材料中的一种或多种材料。
第三导电层400设置在第三绝缘层730上。第三导电层400可以包括：多个数据图案410和420、电连接在发光元件LE的阳极电极ANO与半导体层100之间的第一阳极连接电极430、用于供给第一电源电压ELVDD(例如，参见图3)的第一电源电压线440、以及用于传输数据信号DATA(例如，参见图3)的数据线450。
第三导电层400可以包括选自由钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)组成的组中的至少一种金属。第三导电层400可以包括单层或多层(例如，可以由单层或多层组成)。例如，第三导电层400可以具有Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo或Ti/Cu等的堆叠结构。
多个数据图案可以包括第一数据图案410和第二数据图案420。数据图案410和420可以具有大体上在第二方向DR2上延伸的形状，并且数据图案410和420中的每一者的在第二方向DR2上的长度可以小于像素PX的在第二方向DR2上的长度。数据图案410和420物理地彼此间隔开。数据图案410和420可以彼此电连接。
第一数据图案410的一部分可以与第一晶体管T1的栅极电极240重叠。第一数据图案410的所述一部分可以通过第一接触孔CNT1电连接到第一晶体管T1的栅极电极240，第一接触孔CNT1贯穿(或穿透)第三绝缘层730和第二绝缘层720以暴露第一晶体管T1的栅极电极240。第一接触孔CNT1可以定位在电容器电极线310的开口中。第一接触孔CNT1中的第一数据图案410和与该第一数据图案410相邻的电容器电极线310可以通过第三绝缘层730彼此绝缘。
此外，第一数据图案410可以从其中第一数据图案410与第一晶体管T1的栅极电极240重叠的区向上延伸以与第一扫描线210绝缘并交叉，并且可以与半导体层100的第二水平部分140的一部分重叠。第一数据图案410可以通过第二接触孔CNT2电连接到半导体层100的第二水平部分140，第二接触孔CNT2贯穿第三绝缘层730、第二绝缘层720和第一绝缘层710以在所述区处暴露半导体层100的第二水平部分140的一部分。第二水平部分140的一部分可以是但不限于第一辅助晶体管T3_1的第二区。
换句话说，第一数据图案410可以将第一晶体管T1的栅极电极240与半导体层100的第二水平部分140电连接。
第二数据图案420可以与半导体层100的第三连接部分183重叠。第二数据图案420可以通过第四接触孔CNT4在第二数据图案420与半导体层100的第三连接部分183重叠的地方电连接到半导体层100的第三连接部分183，第四接触孔CNT4贯穿第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露半导体层100的第三连接部分183。
此外，第二数据图案420可以从其中第二数据图案420与半导体层100的第三连接部分183重叠的区向上延伸，可以与第二扫描线230绝缘并交叉，并且可以与初始化电压线320重叠。第二数据图案420可以通过第五接触孔CNT5在第二数据图案420与初始化电压线320重叠的地方电连接到初始化电压线320，第五接触孔CNT5贯穿第三绝缘层730并且暴露初始化电压线320。
换句话说，第二数据图案420可以将半导体层100的第三连接部分183与初始化电压线320电连接。
第一阳极连接电极430可以具有大体上在第二方向DR2上延伸的形状，并且第一阳极连接电极430的在第二方向DR2上的长度可以小于像素PX的在第二方向DR2上的长度。第一阳极连接电极430与多个数据图案410和420物理地间隔开。第一阳极连接电极430可以将半导体层100与阳极电极ANO和将在下面更详细地描述的第二阳极连接电极530一起连接。
第一阳极连接电极430可以与半导体层100的第二竖直部分120的下部部分122重叠。第一阳极连接电极430可以通过第六接触孔CNT6电连接到半导体层100的第二竖直部分120的下部部分122，第六接触孔CNT6贯穿第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露半导体层100的第二竖直部分120的下部部分122。
第一电源电压线440可以在第二方向DR2上延伸。第一电源电压线440可以在第二方向DR2上超出像素PX的边界延伸到邻近的像素(例如，相邻的像素)PX。第一电源电压线440可以大体上与像素PX的左侧相邻，并且可以设置在数据线450的在第一方向DR1上第一侧上，但是本公开不限于此。第一电源电压线440可以通过第八接触孔CNT8电连接到电容器电极线310，第八接触孔CNT8贯穿第三绝缘层730并且暴露电容器电极线310。
此外，第一电源电压线440可以通过第七接触孔CNT7电连接到半导体层100的第一竖直部分110的下部部分112，第七接触孔CNT7贯穿第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露第一竖直部分110的下部部分112。
数据线450可以在第二方向DR2上延伸。数据线450可以在第二方向DR2上超出像素PX的边界延伸到邻近的像素PX。数据线450可以设置为与像素PX的在第一方向DR1上的第二侧相邻。数据线450可以与半导体层100的第一竖直部分110重叠。
数据线450可以通过第三接触孔CNT3电连接到半导体层100的第一竖直部分110的上部部分111，第三接触孔CNT3贯穿第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露半导体层100的第一竖直部分110的上部部分111。在平面图中(例如，当从顶部观察时)，第三接触孔CNT3可以定位在第二扫描线230下面(例如，第二扫描线230之下)，但是本公开不限于此。
保护膜740可以形成在第三导电层400上。保护膜740可以由例如，诸如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机层形成。然而，本公开不限于此，并且在一些实施例中，可以根据需要或期望省略保护膜740。
第一通孔层VIA1设置在保护膜740上。第一通孔层VIA1可以是平坦化膜。第一通孔层VIA1可以包括无机绝缘材料或例如，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和/或苯并环丁烯(BCB)的有机绝缘材料。
第四导电层500设置在第一通孔层VIA1上。第四导电层500可以包括选自由钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)组成的组中的至少一种金属。
第四导电层500可以包括第二阳极连接电极530。贯穿第一通孔层VIA1和保护膜740以暴露第一阳极连接电极430的第一阳极接触孔ACNT1可以形成在第一通孔层VIA1中。第二阳极连接电极530可以通过第一阳极接触孔ACNT1连接到第一阳极连接电极430。
第二通孔层VIA2设置在第四导电层500上。第二通孔层VIA2可以是平坦化膜。第二通孔层VIA2可以包括无机绝缘材料或例如，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和/或苯并环丁烯(BCB)的有机绝缘材料。
第五导电层600设置在第二通孔层VIA2上。第五导电层600可以包括阳极电极ANO。阳极电极ANO可以针对多个像素PX中的每一个分开地设置。阳极电极ANO可以通过第二阳极接触孔ACNT2电连接到第二阳极连接电极530，第二阳极接触孔ACNT2穿透第二通孔层VIA2以暴露第二阳极连接电极530。
阳极电极ANO可以具有但不限于例如，诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和/或氧化铟(In2O3)的具有高功函数的材料层和例如，诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、铅(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或它们的合适的混合物的反射材料层的堆叠结构。具有较高功函数的层可以设置在反射材料层上方，使得该层可以设置为更靠近发光层EL。阳极电极ANO可以具有但不限于ITO/Mg、ITO/MgF2、ITO/Ag或ITO/Ag/ITO的多层结构。
像素限定层PDL可以设置在第五导电层600上。像素限定层PDL可以包括暴露阳极电极ANO的一部分的开口。像素限定层PDL可以包括有机绝缘材料或无机绝缘材料。例如，像素限定层PDL可以包括聚酰亚胺树脂、丙烯酸树脂、硅化合物和聚丙烯酸树脂等中的至少一种。
发光层EL可以设置在由像素限定层PDL暴露的阳极电极ANO上。发光层EL可以包括有机材料层。发光层EL的有机材料层可以包括有机发射层，并且还可以包括空穴注入/传输层和/或电子注入/传输层。
阴极电极CAT可以设置在发光层EL上。阴极电极CAT可以是跨像素PX设置的公共电极。阳极电极ANO、发光层EL和阴极电极CAT可以形成发光元件LE。
阴极电极CAT可以包括具有小功函数且包含例如，诸如Li、Ca、LiF、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF2和/或Ba或者它们的合适的化合物或混合物(例如，Ag和Mg的混合物)或者具有诸如LiF/Ca或LiF/Al的多层结构的材料的材料层。阴极电极CAT还可以包括设置在具有小功函数的材料层上的透明金属氧化物层。
包括第一无机封装膜771、有机封装膜772和第二无机封装膜773的薄膜封装层770设置在阴极电极CAT上。第一无机封装膜771和第二无机封装膜773可以在薄膜封装层770的端部处彼此接触。有机封装膜772可以被第一无机封装膜771和第二无机封装膜773封装。
第一无机封装膜771和第二无机封装膜773中的每一者可以包括氮化硅、氧化硅或氮氧化硅。有机封装膜772可以包括有机绝缘材料。
图12和图13是示意性示出根据另一实施例的显示装置的第一晶体管的沟道的截面图。
图12和图13的实施例与图9的实施例的不同之处可以在于，在图12和图13中，其中硼(B)和磷(P)彼此混合的第三区TP可以进一步形成在沟道CH1的第一区FP和第二区SP之间。因此，可以主要描述图9的实施例与图12至图13的实施例之间的不同之处，并且对于它们之间的相同之处的冗余描述可以不重复。
第一晶体管T1(例如，参见图6)的沟道CH1可以包括包含磷(P)的第一区FP、包含硼(B)的第二区SP以及包含磷(P)和硼(B)的第三区TP。
第一区FP可以形成沟道CH1的底部，并且可以设置为与缓冲层BF相邻或与缓冲层BF接触。第一区FP可以包含磷(P)。通过将包含磷(P)的第一区FP设置在沟道CH1的底部处，并且将包含硼(B)的第二区SP设置在沟道CH1的顶部处，可以减少沟道CH1中的缺陷以改善与图像残留有关的问题。
第二区SP可以形成沟道CH1的顶部，并且可以设置在第一区FP上方。第二区SP可以设置为比第一区FP更远离缓冲层BF，并且可以设置为与第一晶体管T1的栅极电极240(参见图6)相邻。第二区SP可以包括硼(B)。通过将包含硼(B)的第二区SP设置在沟道CH1的顶部处，可以减少沟道CH1的缺陷，从而改善图像残留。
第三区TP可以形成沟道CH1的中部，并且可以设置在第一区FP与第二区SP之间。第三区TP可以包含硼(B)和磷(P)。硼(B)和磷(P)可以在第三区TP中具有合适的浓度分布(例如，特定或预定浓度分布)。在实施例中，第三区TP中的硼(B)的含量可以朝向第一区FP逐渐地减少。然而，本公开不限于此。例如，硼(B)和磷(P)可以随机地分布在第三区TP中。
第三区TP可以具有合适的厚度(例如，预定厚度)。第三区TP的厚度可以大于第一区FP的厚度，并且可以小于第二区SP的厚度。然而，本公开不限于此。第三区TP的厚度可以等于第一区FP和第二区SP中的每一者的厚度，或者可以大于或等于第一区FP或第二区SP的厚度。
根据本实施例，硼(B)可以定位在与其中电子和空穴在第一晶体管T1的沟道CH1中移动或基本上移动的沟道CH1的表面(例如，顶表面)相邻的位置处。当磷(P)定位在沟道CH1的表面(例如，顶表面)处时，磷(P)可能成为缺陷。因此，通过将硼(B)设置在沟道CH1的表面(例如，顶表面)处并将磷(P)与表面分离开，可以进一步改善与显示装置中的图像残留有关的问题。
在下文中，将参照其它附图更详细地描述制造显示装置的方法。
图14至图25是示出根据本公开的实施例的制造显示装置的方法的工艺步骤的视图。图14至25示出了制造显示装置的在图6中所示的部分的方法。
首先参考图14，在基底SUB上形成屏障层BR，在屏障层BR上形成缓冲层BF，并且在缓冲层BF上形成第一非晶硅层101。
可以通过在基底SUB上完全地沉积用于屏障层BR的合适的材料层来形成屏障层BR。类似地，可以通过在屏障层BR上沉积用于缓冲层BF的合适的材料层来形成缓冲层BF。可以通过低压化学气相沉积(LPCVD)、常压化学气相沉积(APCVD)、等离子体增强化学气相沉积(PECVD)、溅射和/或真空沉积等形成第一非晶硅层101。
接下来，参考图15，通过用杂质掺杂第一非晶硅层101来形成第一掺杂区域DPA1。更详细地，第一掩模DM1可以在第一非晶硅层101上方对准。第一掩模DM1可以暴露对应于第一掺杂区域DPA1的区，并且可以覆盖其它区。
随后，使用第一掩模DM1将第一杂质掺杂到第一非晶硅层101中(即，图15中的“第一掺杂”)。第一杂质可以是V族元素，例如，诸如磷(P)。即使第一杂质被设置到第一掩模DM1的整个表面上(例如，被注入到第一掩模DM1的整个表面中)，第一杂质也可以仅注入和掺杂在第一非晶硅层101的被第一掩模DM1暴露的部分中。结果，可以在第一非晶硅层101中形成掺杂有第一杂质的第一掺杂区域DPA1。
可以通过离子注入将第一杂质掺杂在第一非晶硅层101中。当使用离子注入时，可以以10keV至40keV的加速电压将离子态的第一杂质注入到第一非晶硅层101中。根据本公开的实施例，第一杂质的剂量可以为1.0E11cm-2至1.0E13cm-2。当第一杂质的剂量为1.0E11cm-2或更大时，磷(P)可以容易地形成在沟道的底部处。当第一杂质的剂量为1.0E13cm-2或更小时，可以防止或基本上防止沟道的阈值电压(Vth)在反方向上偏移。
参考图16和图17，随后在第一非晶硅层101上形成第二非晶硅层102。第二非晶硅层102可以完全地形成在第一非晶硅层101上。此外，与第一非晶硅层101类似，第二非晶硅层102可以通过低压化学气相沉积(LPCVD)、常压化学气相沉积(APCVD)、等离子体增强化学气相沉积(PECVD)、溅射和/或真空沉积等形成。
通过用准分子激光退火(ELA)使第一非晶硅层101和第二非晶硅层102结晶形成多晶硅层103。
更详细地，可以通过将激光束照射到第一非晶硅层101和第二非晶硅层102上来形成多晶硅层103。激光器可以间歇地产生激光束以照射第一非晶硅层101和第二非晶硅层102。例如，激光器可以包括(例如，可以是)产生短波长、高功率和高效率激光束的准分子激光源。准分子激光源可以包括例如惰性气体、惰性气体卤化物、卤化汞、惰性气体酸化合物和/或多原子准分子。惰性气体可以包括(例如，可以是)Ar2、Kr2和/或Xe2等。惰性气体卤化物可以包括(例如，可以是)ArF、ArCl、KrF、KrCl、XeF和/或XeCl等。卤化汞可以包括(例如，可以是)HgCl、HgBr和/或HgI等。惰性气体氧化物可以包括(例如，可以是)ArO、KrO和/或XeO等。多原子准分子可以包括(例如，可以是)Kr2F和/或Xe2F等。
激光束在沿合适的方向在基底SUB之上移动的同时(例如，在沿合适的方向在基底SUB之上扫描的同时)照射到第一非晶硅层101和第二非晶硅层102，并且第一非晶硅层101和第二非晶硅层102可以结晶成多晶硅层103。激光器可以照射具有大致450mJ/cm2至大致500mJ/cm2的能量密度的激光束。根据本公开的实施例，激光束的宽度可以为大致480μm，并且激光束的扫描间距可以为大致9μm至大致30μm。例如，当扫描间距为大致24μm时，激光束可以照射大致24次。如图17中所示，第一非晶硅层101和第二非晶硅层102可以经由使用激光束的结晶工艺转化为多晶硅层103。
参考图18和图19，通过将第二杂质掺杂到多晶硅层103中来形成第二掺杂区域DPA2。更详细地，第二掩模DM2可以在多晶硅层103上方对准。第二掩模DM2可以暴露对应于第一掺杂区域DPA1的区，并且可以覆盖其它区。
随后，从第二掩模DM2上方将第二杂质掺杂到多晶硅层103中(即，图18中的“第二掺杂”)。第二杂质可以是III族元素，例如，诸如硼(B)。即使第二杂质被设置到第二掩模DM2的整个表面上(例如，被注入到第二掩模DM2的整个表面中)，第二杂质也可以仅注入和掺杂在多晶硅层103的被第二掩模DM2暴露的部分中。结果，可以在多晶硅层103中形成掺杂有第二杂质的第二掺杂区域DPA2。第二掺杂区域DPA2可以形成在第一掺杂区域DPA1上以彼此重叠。
可以通过离子注入将第二杂质掺杂在多晶硅层103中。当使用离子注入时，可以以0.1keV至5keV的加速电压将离子态的第二杂质注入到多晶硅层103中。根据本公开的实施例，第二杂质的剂量可以为2.0E11cm-2至1.0E13cm-2。当第二杂质的剂量为2.0E11cm-2或更大时，硼(B)可以容易地掺杂到沟道中。当第二杂质的剂量为1.0E13cm-2或更小时，可以防止或基本上防止沟道的阈值电压(Vth)在正方向上偏移。
结果，掺杂有第二杂质的第二掺杂区域DPA2可以形成在多晶硅层103的第一掺杂区域DPA1上。另外，如图19中所示，图18中所示的多晶硅层103的第一掺杂区域DPA1可以形成为半导体层100的沟道CH1和CH6的第一区FP，并且设置在第一掺杂区域DPA1上的第二掺杂区域DPA2可以形成为沟道CH1和CH6的第二区SP。
使用氟化氢(HF)或缓冲氧化物蚀刻剂(BOE)清洗多晶硅层103。可以经由清洗工艺清洗多晶硅层103以去除形成在多晶硅层103上的原生氧化膜。
结合图18和图19参考图20，图案化多晶硅层103以形成半导体层100。根据本实施例，多个像素PX_1中的每一个包括多个晶体管T1至T7。作为驱动晶体管的第一晶体管T1的沟道CH1可以包括包含作为第一杂质的V族元素的第一区FP和包含作为第二杂质的III族元素的第二区SP。此外，作为开关晶体管的第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的沟道CH2_1、CH3_1(CH31_1和CH32_1)、CH4_1(CH41_1和CH42_1)、CH5_1、CH6_1和CH7_1可以包括包含作为第一杂质的V族元素的第一区FP和包含作为第二杂质的III族元素的第二区SP。
随后，参考图21，在半导体层100上形成第一绝缘层710。可以通过在基底SUB上沉积用于第一绝缘层710的合适的材料层来形成第一绝缘层710。随后，在第一绝缘层710上形成作为第一导电层200的发射控制线220和栅极电极240。可以经由掩模工艺形成第一导电层200。更详细地，用于第一导电层200的材料层可以完全地沉积在基底SUB上，并且之后可以经由光刻工艺被图案化，以形成如图21中所示的发射控制线220和栅极电极240。
随后，在其上形成有第一导电层200的第一绝缘层710上形成第二绝缘层720，并且在第二绝缘层720上形成作为第二导电层300的电容器电极线310。可以通过在基底SUB上沉积用于第二绝缘层720的合适的材料层来形成第二绝缘层720。此外，可以经由掩模工艺形成第二导电层300以形成电容器电极线310。
随后，参考图22，在其上形成有第二导电层300的第二绝缘层720上形成第三绝缘层730，并且在第三绝缘层730上形成作为第三导电层400的数据图案410、第一阳极连接电极430和第一电源电压线440。可以通过在基底SUB上沉积用于第三绝缘层730的合适的材料层来形成第三绝缘层730。此外，可以经由掩模工艺形成第三导电层400，以形成数据图案410、第一阳极连接电极430和第一电源电压线440。数据图案410可以通过穿透第二绝缘层720和第三绝缘层730的第一接触孔CNT1连接到栅极电极240。第一阳极连接电极430可以通过穿透第一绝缘层710、第二绝缘层720和第三绝缘层730的第六接触孔CNT6连接到第六晶体管T6的半导体层100。此外，第一电源电压线440可以通过贯穿第三绝缘层730的第八接触孔CNT8连接到电容器电极线310。随后，在其上形成有第三导电层400的第三绝缘层730上形成保护膜740。
随后，参考图23，在形成在基底SUB上的保护膜740上形成第一通孔层VIA1，并且在第一通孔层VIA1上形成作为第四导电层500的第二阳极连接电极530。第一通孔层VIA1可以包括包含感光材料或有机材料的无机绝缘材料。对于有机材料，可以施加有机材料层，并且然后可以进行曝光和显影。可以经由掩模工艺形成第四导电层500以形成第二阳极连接电极530。第二阳极连接电极530可以通过穿透第一通孔层VIA1和保护膜740的第一阳极接触孔ACNT1连接到第一阳极连接电极430。
随后，参考图24，在形成在基底SUB上的第四导电层500上形成第二通孔层VIA2，并且在第二通孔层VIA2上形成作为第五导电层600的阳极电极ANO。第二通孔层VIA2可以经由与第一通孔层VIA1的工艺相同或基本上相同的工艺形成。可以经由掩模工艺形成第五导电层600以形成阳极电极ANO。阳极电极ANO可以通过穿透第二通孔层VIA2的第二阳极接触孔ACNT2连接到第二阳极连接电极530。
随后，在形成在基底SUB上的第五导电层600上形成像素限定膜PDL。当像素限定膜PDL由有机材料制成时，可以通过施加有机材料层并且然后执行曝光和显影来形成像素限定膜PDL。像素限定膜PDL可以暴露阳极电极ANO的一部分。
随后，参考图25，在由像素限定膜PDL暴露的阳极电极ANO上形成发光层EL，并且在发光层EL上形成阴极电极CAT。可以通过沉积或喷墨印刷来涂覆发光层EL。阴极电极CAT可以通过使用掩模的沉积形成在显示区域中。
随后，在形成在基底SUB上的阴极电极CAT上顺序地形成第一无机封装膜771、有机封装膜772和第二无机封装膜773，以形成薄膜封装层770。以这种方式，制造了显示装置。
图26至图28是示出根据本公开的另一实施例的制造显示装置的方法的工艺步骤的视图。
图26至图28的实施例与参照图14至图25的上述实施例的不同之处可以在于，在图26至图28中，可以在掺杂第二杂质之前进一步形成牺牲层SAC。因此，在下文中主要对它们之间的不同之处进行更详细的描述，并且可以不重复冗余描述。
参考图26，在如图17中所示地形成多晶硅层103之后，可以在多晶硅层103上形成牺牲层SAC。可以通过在基底SUB的整个表面上沉积用于牺牲层SAC的合适的材料层来形成牺牲层SAC。牺牲层SAC可以包括氧化硅或氮化硅(例如，可以由氧化硅或氮化硅制成)。
随后，参考图27，通过将第二杂质掺杂到多晶硅层103中(即，图27中的第二掺杂)来形成第二掺杂区域DPA2。牺牲层SAC可以在用第二杂质进行的掺杂期间降低离子注入的冲击损害，并且可以相对地降低加速电压。因此，可以减少可能通过用第二杂质进行的掺杂引起的施加到多晶硅层103的损害。该工艺与以上参照图18描述的工艺相同或基本上相同，并且因此其冗余描述将不重复。
随后，参考图28，在完成用第二杂质进行的掺杂工艺之后，通过蚀刻去除设置在多晶硅层103上的牺牲层SAC。此后，执行以上参照图19至图25描述的工艺以制造显示装置。
尽管已经描述了一些实施例，但是本领域技术人员将容易地了解的是，在不脱离本公开的精神和范围的情况下，在实施例中，各种修改是可能的。将理解的是，除非另有描述，否则每个实施例中的特征或方面的描述通常应当被认为可以用于其它实施例中的其它类似特征或方面。因此，如对于本领域普通技术人员将显而易见的，除非另有特别说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，应当理解的是，前述是对各种示例实施例的说明，并且不应当被解释为限于本文中所公开的具体实施例，并且对所公开的实施例以及其它示例实施例的各种修改旨在包括在如所附权利要求和它们的等同物所限定的本公开的精神和范围内。

Claims (20)

1.一种显示装置，其中，所述显示装置包括：
基底；
半导体层，在所述基底上，并且包括至少一个晶体管的沟道；
第一绝缘层，在所述半导体层上；以及
栅极电极，在所述第一绝缘层上，
其中，所述半导体层包括多晶硅，并且
其中，所述沟道包括：
第一区，包含第一杂质；和
第二区，包含与所述第一杂质不同的第二杂质。
2.根据权利要求1所述的显示装置，其中，所述第二区定位在所述第一区上，并且与所述第一区重叠。
3.根据权利要求2所述的显示装置，其中，所述第一区的上表面与所述第二区的下表面接触。
4.根据权利要求1所述的显示装置，其中，所述第一杂质包含V族元素，并且所述第二杂质包含III族元素。
5.根据权利要求4所述的显示装置，其中，所述第一杂质包括磷，并且所述第二杂质包括硼。
6.根据权利要求1所述的显示装置，其中，所述第一区的厚度在
Figure FDA0003826837280000011
至
Figure FDA0003826837280000012
的范围内，并且所述第二区的厚度在
Figure FDA0003826837280000013
至
Figure FDA0003826837280000014
的范围内。
7.根据权利要求1所述的显示装置，其中，所述显示装置还包括在所述第一区与所述第二区之间的第三区，所述第三区包含所述第一杂质和所述第二杂质。
8.根据权利要求7所述的显示装置，其中，所述第三区中的所述第二杂质具有朝向所述第一区逐渐地减小的浓度梯度。
9.根据权利要求1所述的显示装置，其中，所述至少一个晶体管还包括连接到所述半导体层的第一电极和第二电极。
10.根据权利要求9所述的显示装置，其中，所述显示装置还包括在所述至少一个晶体管上的发光元件，所述发光元件包括：
阳极电极，电连接到所述第二电极；
发光层，在所述阳极电极上；以及
阴极电极，在所述发光层上。
11.一种制造显示装置的方法，其中，所述方法包括：
在基底上形成第一非晶硅层；
通过用第一杂质掺杂所述第一非晶硅层的至少一部分形成第一区；
在所述第一非晶硅层上形成第二非晶硅层；
通过使所述第一非晶硅层和所述第二非晶硅层结晶形成多晶硅层；
通过用与所述第一杂质不同的第二杂质掺杂所述多晶硅层，在所述多晶硅层的所述第一区上形成第二区；以及
通过图案化所述多晶硅层形成半导体层。
12.根据权利要求11所述的方法，其中，用所述第一杂质对所述第一非晶硅层的所述至少一部分进行的所述掺杂包括以10keV至40keV的加速电压用所述第一杂质进行掺杂。
13.根据权利要求11所述的方法，其中，用所述第一杂质进行的所述掺杂包括用1.0E11cm-2至1.0E13cm-2的剂量的所述第一杂质进行掺杂。
14.根据权利要求11所述的方法，其中，所述第一非晶硅层形成为具有
Figure FDA0003826837280000031
至
Figure FDA0003826837280000032
的厚度。
15.根据权利要求11所述的方法，其中，用所述第二杂质对所述多晶硅层进行的所述掺杂包括以0.1keV至5keV的加速电压用所述第二杂质进行掺杂。
16.根据权利要求11所述的方法，其中，用所述第二杂质进行的所述掺杂包括用2.0E11cm-2至1.0E13cm-2的剂量的所述第二杂质进行掺杂。
17.根据权利要求11所述的方法，其中，所述第二非晶硅层形成为具有
Figure FDA0003826837280000033
至
Figure FDA0003826837280000034
的厚度。
18.根据权利要求11所述的方法，其中，所述第一杂质包括磷，并且所述第二杂质包括硼。
19.根据权利要求11所述的方法，其中，所述第一区和所述第二区彼此重叠，并且所述第一区的上表面和所述第二区的下表面彼此接触。
20.根据权利要求11所述的方法，其中，所述方法还包括：
在所述多晶硅层的所述形成之后且在通过用所述第二杂质进行的所述掺杂形成所述第二区之前，在所述多晶硅层上形成牺牲层；以及
在所述半导体层的所述形成之前，去除所述牺牲层。
CN202211062918.XA 2021-10-06 2022-09-01 显示装置和制造显示装置的方法 Pending CN115955865A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0132699 2021-10-06
KR1020210132699A KR20230049820A (ko) 2021-10-06 2021-10-06 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN115955865A true CN115955865A (zh) 2023-04-11

Family

ID=85775509

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211062918.XA Pending CN115955865A (zh) 2021-10-06 2022-09-01 显示装置和制造显示装置的方法

Country Status (3)

Country Link
US (1) US20230106004A1 (zh)
KR (1) KR20230049820A (zh)
CN (1) CN115955865A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
KR101065752B1 (ko) * 2008-08-19 2011-09-19 주식회사 티지솔라 태양전지모듈 및 그 제조방법
CN111668237B (zh) * 2020-06-17 2024-01-26 京东方科技集团股份有限公司 一种显示基板及其制备方法、驱动方法、显示装置

Also Published As

Publication number Publication date
KR20230049820A (ko) 2023-04-14
US20230106004A1 (en) 2023-04-06

Similar Documents

Publication Publication Date Title
US11244606B2 (en) Display substrate and manufacturing method thereof, display device
US9818814B2 (en) Organic light emitting display devices and methods of manufacturing organic light emitting display devices
CN107086273B (zh) 显示装置和显示装置制造方法
US8049410B2 (en) Organic light emitting display with a ground ring and method of manufacturing the same
US11404508B2 (en) Display device and method thereof of reduced masks
US10361260B2 (en) Semiconductor device and method of manufacturing the same
US11844238B2 (en) Display device
US12062667B2 (en) Display device
US7402950B2 (en) Active matrix organic light emitting display device and method of fabricating the same
US11706949B2 (en) Display device and method of manufacturing the same
US20230005966A1 (en) Display device and method of manufacturing the same
US11672146B2 (en) Display device comprises a concentration of fluorine provides first peak in first area and second peak in third area contained in the semiconductor layer
US11706954B2 (en) Display device
CN115548063A (zh) 显示装置
CN115955865A (zh) 显示装置和制造显示装置的方法
US20240032339A1 (en) Display device and method for fabricating the same
US12127435B2 (en) Display device having insulating layer containing fluorine
CN218998741U (zh) 显示装置
US12029080B2 (en) Display device
US20220199721A1 (en) Method of manufacturing polycrystalline silicon layer, display device, and method of manufacturing display device
CN115117118A (zh) 显示装置
CN118695692A (zh) 显示设备
CN118448417A (zh) 显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination