CN115955127A - 一种三电平整流器功率模块 - Google Patents
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Abstract
本发明属于三电平PWM整流技术领域,涉及一种三电平整流器功率模块包括叠层母排、散热器、AC铜条、母线电容C1和C2,叠层母排自上而下为三层,叠层母排第一层包括:Udc+叠层、b叠层和环氧板,第二层包括O叠层和环氧板,第三层包括Udc‑叠层、a叠层和环氧板。叠层母排三层两两之间及最上表面和最下表面分别设置绝缘纸层,母线电容C1和C2串联连接,C1和C2串联连接点与叠层母排O叠层相连,C2另一端与叠层母排Udc+叠层相连,C1另一端与叠层母排Udc‑叠层相连;叠层母排与IGBT模块M1、M2和M3对应的端子连接。本发明简化了叠层母排的结构,降低了成本,减小了母排杂散电感。
Description
技术领域
本发明属于三电平PWM整流技术领域,具体涉及一种三电平整流器功率模块。
背景技术
正如本技术领域人员所熟知,NPC三电平PWM整流器每一相都存在四条换流回路,请参照附图1,两条小换流回路CCLA(Commutation circuit loop A)和CCLD,两条大换流回路CCLB和CCLC。再者,由于器件之间存在杂散电感LS,当开关管开通或者关断时,换流过程中存在较大的电流变换率di/dt,开关管开通关断过程中产生尖峰电压ULP=LS*di/dt,尖峰电压叠加在关断的开关管上使其过压损坏。可以通过减慢开关管开通关断速度、增加吸收电路或者减小换流回路的杂散电感来减小尖峰电压ULP,但是,减慢开关管开通关断速度会增加开关管的开关损耗增加发热。增加吸收电路会增加较大的阻容元器件,效率降低。
减小换流回路的杂散电感,是减小尖峰电压ULP最直接有效的根治方法。设计叠层母排是减小换流回路杂散电感的方法。减小换流回路电感的前提条件包括:
(1)换流过程中必须有同一高频电流流过换流回路中的所有铜排;
(2)构成换流回路的所有铜排必须参与叠层。
发明人进一步分析发现,以上两条归结为一句话,即:减小换流回路杂散电感的最优方案是,换流回路中的器件以叠层实现,且每一条换流回路中必须有一个叠层作为镜像电流层与其他叠层直接相邻。
在三电平PWM整流器中,涉及到的铜层包括母线正电压Udc+叠层,母线负电压Udc-叠层,母线中点电压O叠层,a叠层,b叠层。换流回路中重点关注器件多的大换流回路,大换流回路CCLB和CCLC组成元素如下:
换流回路CCLB:O叠层,Udc-叠层,a叠层,b叠层,C1,D15,T12,D13,D14。
换流回路CCLC:O叠层,Udc+叠层,a叠层,b叠层,C2,D11,D12(T12),T13,D16。
纵观叠层母排的设计方案种类繁多,多数铜排叠层数较多,多为四层及以上叠层铜排,或者硅器件较多,目前存在的较为完善的方案为附图2所示的四层叠层母排设计方案,具体分布为:叠层母排第一层包括a叠层和b叠层,叠层母排第二层为Udc+叠层,叠层母排第三层为O叠层,叠层母排第四层为Udc-叠层。a叠层和b叠层区域较小不能做成中间层,只能分布在最上层或者最下层,四层叠层方案中,四层叠层不能做到换流回路内的元素都直接相邻,如附图2具体为,换流回路CCLC中O叠层、Udc+叠层、a叠层、b叠层,可以以Udc+叠层为镜像电流层,换流回路CCLC内各个叠层直接相邻;对于换流回路CCLB中O叠层、Udc-叠层、a叠层、b叠层,不管以Udc-叠层还是以O叠层为镜像电流层,Udc-叠层与O叠层直接相邻,a叠层和b叠层间隔着换流回路CCLB以外的元素Udc+叠层,不能与换流回路内的叠层直接相邻,杂散电感抑制效果变差。
可见,四层及以上的叠层技术方案中仍然存在一些技术缺陷,即:换流回路CCLC或换流回路CCLB中总有一个叠层不能和换流回路内的叠层直接相邻,两个换流回路对杂散电感的抑制效果不一致。
发明内容
本发明目的是提供一种三电平整流器功率模块,将叠层母排四层及以上叠层层数降为三层叠层且两个大换流回路对称一致,降低杂散电感。母线电容C1和C2串联分区分布便于能量交换。
本发明为了实现上述目的,通过以下技术方案实现:
一种三电平整流器功率模块,包括:叠层母排、散热器、AC铜条、母线电容C1和C2,以及IGBT模块M1、M2和M3,所述的IGBT模块M1、M2和M3安装在散热器上,AC铜条与IGBT模块M2的端子S8相连,AC铜条为功率模组交流侧引出铜条,与外部整流电感相连。所述的叠层母排自上而下设置为三层,包括环氧板和五块导电叠层:Udc+叠层、Udc-叠层、O叠层、a叠层和b叠层。叠层母排第一层包括:Udc+叠层、b叠层和环氧板,叠层母排第二层包括O叠层和环氧板,叠层母排第三层包括Udc-叠层、a叠层和环氧板。叠层母排三层两两之间及叠层母排最上表面和最下表面分别设置绝缘纸层,绝缘纸的作用是防止铜排层与层之间发生短路,防止高压击穿。母线电容C1和C2串联连接,C1和C2串联连接点与叠层母排O叠层相连,C2另一端与叠层母排Udc+叠层相连,C1另一端与叠层母排Udc-叠层相连;叠层母排与IGBT模块M1、M2和M3对应的端子连接。母线电容C1设置在功率模块的左上区域,母线电容C2设置在功率模块的右上区域。
优选的,所述的IGBT模块M1、M2和M3为PrimePACKTM3模块。
优选的,PrimePACKTM3模块上设置有端子S8、S9、S10、S11和S12。
优选的,叠层母排第一层中,Udc+叠层上设置端子11、12、13、14、15、16、18和110,端子11、12、14和15与母线电容C2的下端子相连,端子13和16为母线Udc+输出端子,端子18与模块M1的端子S11相连,端子110与模块M1的端子S9相连;b叠层上的端子17与IGBT模块M2的端子S12连接、端子19与IGBT模块M2的端子S10连接、端子111与IGBT模块M3的端子S8连接。
优选的,叠层母排第二层中,O叠层上设置端子21、22、23、24、25、26、27、28、29、210、211、212、213和214;端子23、24、28和29与母线电容C2的上端子相连;端子21、22、26和27与母线电容C1的上端子相连;端子25和210为母线中点电压O输出端;端子212与IGBT模块M3的端子S11连接,端子214与IGBT模块M3的端子S9连接,端子211与IGBT模块M1的端子S12连接,端子213与IGBT模块M1的端子S10连接。
优选的,叠层母排第三层中,Udc-叠层上设置端子31、32、33、34、35、36、37、38、39、310和311,端子33、34、35和36与母线电容C1的下端子相连,端子31和32为母线Udc-输出端,端子37与IGBT模块M3的端子S12连接,端子39与IGBT模块M3的端子S10连接;a叠层端子38与IGBT模块M2的端子S11连接,端子310与IGBT模块M2的端子S9连接,端子311与IGBT模块M1的端子S8连接。
本发明的优点在于:
提供了一种三电平整流器功率模块,将叠层母排层数降到三层五件,简化了叠层母排的结构,降低了成本;换流回路内其他叠层与镜像电流层直接相邻,且两个大换流回路严格对称一致,减小了母排杂散电感;串联立式电容区域划分更利于三电平PWM整流器进行能量交换,提出的功率模块设计更便于大功率设备的实现。
附图说明
图1为三电平PWM整流器换流路径示意图;
图2为现有的四层叠层技术方案示意图;
图3为本发明实施例的导电叠层及模块划分示意图;
图4为本发明实施例的叠层母排和功率模块的整体结构示意图;
图5为PrimePACKTM3封装IGBT模块端子定义示意图;
图6为本发明实施例的三层叠层母排整体结构;
图7为本发明实施例的叠层母排第一层结构示意图;
图8为本发明实施例的实施例的叠层母排第二层结构示意图;
图9为本发明实施例的叠层母排第三层结构示意图;
图10为本发明实施例的换流回路CCLB和CCLC的对称换流区域示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述。
如图3所示,为本发明实施例的导电叠层及模块划分示意图;如图4所示,为本发明实施例的叠层母排和功率模块的整体结构示意图。一种三电平整流器功率模块,包括:母线电容C1和C2,叠层母排,IGBT模块M1、M2和M3,散热器,AC铜条;所述的叠层母排自上而下设置为三层,包括环氧板和五块导电叠层(Udc+叠层、Udc-叠层、O叠层、a叠层和b叠层)。所述的IGBT模块M1、M2和M3为PrimePACKTM3模块。
如图5所示,为PrimePACKTM3封装IGBT模块的端子定义示意图;如图6所示,为本发明实施例的三层叠层母排整体结构。PrimePACKTM3模块上设置有端子S8、S9、S10、S11和S12。叠层母排包块环氧板和五块导电叠层,环氧板和五块导电叠层设置为三层叠层母排,叠层母排第一层包括Udc+叠层、b叠层和环氧板,叠层母排第二层包括O叠层和环氧板,叠层母排第三层包括Udc-叠层、a叠层和环氧板。
如图7所示,为本发明实施例的叠层母排第一层结构示意图。叠层母排第一层中,Udc+叠层上设置端子11、12、13、14、15、16、18和110,端子11、12、14和15与母线电容C2的下端子相连,端子13和16为母线Udc+输出端子,端子18与模块M1的端子S11相连,端子110与模块M1的端子S9相连。b叠层上的端子17与IGBT模块M2的端子S12连接、端子19与IGBT模块M2的端子S10连接、端子111与IGBT模块M3的端子S8连接。
如图8所示,为本发明实施例的实施例的叠层母排第二层结构示意图。叠层母排第二层中,O叠层上设置端子21、22、23、24、25、26、27、28、29、210、211、212、213和214;端子23、24、28和29与母线电容C2的上端子相连。端子21、22、26和27与母线电容C1的上端子相连。端子25和210为母线中点电压O输出端。端子212与IGBT模块M3的端子S11连接,端子214与IGBT模块M3的端子S9连接,端子211与IGBT模块M1的端子S12连接,端子213与IGBT模块M1的端子S10连接。
如图9所示,为本发明实施例的叠层母排第三层结构示意图。叠层母排第三层中,Udc-叠层上设置端子31、32、33、34、35、36、37、38、39、310和311,端子33、34、35和36与母线电容C1的下端子相连,端子31和32为母线Udc-输出端,端子37与IGBT模块M3的端子S12连接,端子39与IGBT模块M3的端子S10连接。a叠层端子38与IGBT模块M2的端子S11连接,端子310与IGBT模块M2的端子S9连接,端子311与IGBT模块M1的端子S8连接。
两个大换流回路CCLB和CCLC都会有O叠层参与,O叠层为最佳的镜像电流层,本发明的叠层母排三层设计,每一个叠层都会与O叠层直接相邻,在O叠层产生高频镜像电流,换流回路CCLB和CCLC对称一致,杂散电感抑制效果更好。如上所述,Udc-叠层和a叠层同一层,位于O叠层上层,Udc+叠层和b叠层同一层,位于O叠层下层。如图10所示,为本发明实施例的换流回路CCLB和CCLC的对称换流区域示意图。换流回路CCLB:O叠层,Udc-叠层,a叠层,b叠层,C1,D15,T12,D13,D14,以上换流回路CCLB组成元素在叠层母排左侧区域形成换流区域,换流回路CCLC:O叠层,Udc+叠层,a叠层,b叠层,C2,D11,D12(T12),T13,D16,以上换流回路CCLC组成元素在叠层母排右侧区域形成换流区域,CCLB换流区域和CCLC换流区域完全对称,该发明两个换流回路杂散电感抑制效果一致且杂散电感更小。
最后应说明的是:以上所述仅为本发明的优选实施例而已,并不用于限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (6)
1.一种三电平整流器功率模块,其特征在于,包括:叠层母排、散热器、AC铜条、母线电容C1和C2,以及IGBT模块M1、M2和M3,所述的IGBT模块M1、M2和M3安装在散热器上,AC铜条与IGBT模块M2的端子S8相连,AC铜条为功率模组交流侧引出铜条,所述的叠层母排自上而下设置为三层,包括环氧板和五块导电叠层:Udc+叠层、Udc-叠层、O叠层、a叠层和b叠层,叠层母排第一层包括:Udc+叠层、b叠层和环氧板,叠层母排第二层包括O叠层和环氧板,叠层母排第三层包括Udc-叠层、a叠层和环氧板,叠层母排三层两两之间及叠层母排最上表面和最下表面分别设置绝缘纸层,母线电容C1和C2串联连接,C1和C2串联连接点与叠层母排O叠层相连,C2另一端与叠层母排Udc+叠层相连,C1另一端与叠层母排Udc-叠层相连;叠层母排与IGBT模块M1、M2和M3对应的端子连接,母线电容C1设置在功率模块的左上区域,母线电容C2设置在功率模块的右上区域。
2.根据权利要求1所述的一种三电平整流器功率模块,其特征在于,所述的IGBT模块M1、M2和M3为PrimePACKTM3模块。
3.根据权利要求2所述的一种三电平整流器功率模块,其特征在于,PrimePACKTM3模块上设置有端子S8、S9、S10、S11和S12。
4.根据权利要求3所述的一种三电平整流器功率模块,其特征在于,叠层母排第一层中,Udc+叠层上设置端子11、12、13、14、15、16、18和110,端子11、12、14和15与母线电容C2的下端子相连,端子13和16为母线Udc+输出端子,端子18与模块M1的端子S11相连,端子110与模块M1的端子S9相连;b叠层上的端子17与IGBT模块M2的端子S12连接、端子19与IGBT模块M2的端子S10连接、端子111与IGBT模块M3的端子S8连接。
5.根据权利要求3所述的一种三电平整流器功率模块,其特征在于,叠层母排第二层中,O叠层上设置端子21、22、23、24、25、26、27、28、29、210、211、212、213和214;端子23、24、28和29与母线电容C2的上端子相连;端子21、22、26和27与母线电容C1的上端子相连;端子25和210为母线中点电压O输出端;端子212与IGBT模块M3的端子S11连接,端子214与IGBT模块M3的端子S9连接,端子211与IGBT模块M1的端子S12连接,端子213与IGBT模块M1的端子S10连接。
6.根据权利要求3所述的一种三电平整流器功率模块,其特征在于,叠层母排第三层中,Udc-叠层上设置端子31、32、33、34、35、36、37、38、39、310和311,端子33、34、35和36与母线电容C1的下端子相连,端子31和32为母线Udc-输出端,端子37与IGBT模块M3的端子S12连接,端子39与IGBT模块M3的端子S10连接;a叠层端子38与IGBT模块M2的端子S11连接,端子310与IGBT模块M2的端子S9连接,端子311与IGBT模块M1的端子S8连接。
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Legal Events
Date | Code | Title | Description |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20230411 |
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