CN115911109A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN115911109A
CN115911109A CN202210812003.XA CN202210812003A CN115911109A CN 115911109 A CN115911109 A CN 115911109A CN 202210812003 A CN202210812003 A CN 202210812003A CN 115911109 A CN115911109 A CN 115911109A
Authority
CN
China
Prior art keywords
dielectric layer
layer
dipole
gate dielectric
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210812003.XA
Other languages
English (en)
Inventor
徐崇威
江国诚
黄懋霖
朱龙琨
余佳霓
卢俊甫
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115911109A publication Critical patent/CN115911109A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本申请的实施例公开了一种半导体器件以及形成半导体器件的方法，包括：在第一区域中的第一沟道区域上方和第二区域中的第二沟道区域上方形成第一介电层；将第一偶极子元素引入第一区域中的第一介电层中，以在第一区域中形成第一含偶极子栅极介电层；在第一含偶极子栅极介电层上方形成第二介电层；将氟引入第二介电层，以在第一含偶极子栅极介电层上方形成第一含氟栅极介电层；以及在第一含氟栅极介电层上方形成栅电极。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体器件被用于各种电子应用，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减小最小部件尺寸来不断提高各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多元件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。
发明内容
根据本申请的实施例的一个方面，提供了一种形成半导体器件的方法，方法包括：在第一区域中的第一沟道区域上方和第二区域中的第二沟道区域上方形成第一介电层；将第一偶极子元素引入第一区域中的第一介电层中，以在第一区域中形成第一含偶极子栅极介电层；在第一含偶极子栅极介电层上方形成第二介电层；将氟引入第二介电层，以在第一含偶极子栅极介电层上方形成第一含氟栅极介电层；以及在第一含氟栅极介电层上方形成栅电极。
根据本申请的实施例的另一个方面，提供了一种半导体器件，包括：第一栅极介电层，设置在沟道区域上方；第二栅极介电层，设置在第一栅极介电层上方，其中，第一栅极介电层包含掺杂有氟和偶极子元素的第一氧化物，并且第二栅极介电层包含掺杂有氟的第二氧化物，其中，第一栅极介电层和第二栅极介电层的组合中的氟峰值浓度位于第二栅极介电层内；以及栅极结构，设置在第二栅极介电层上方。
根据本申请的实施例的又一个方面，提供了一种半导体器件，包括：第一晶体管、第二晶体管。第一晶体管包括：第一含偶极子栅极介电层，设置在第一沟道区域上方，其中，第一含偶极子栅极介电层包括掺杂有第一偶极子元素和氟的第一氧化物；第一含氟栅极介电层，设置在第一含偶极子栅极介电层上方，其中，第一含氟栅极介电层包括掺杂有氟的第二氧化物，其中，第一含氟栅极介电层中的氟峰值浓度大于第一含偶极子栅极介电层中的氟峰值浓度；和第一栅电极，设置在第一含氟栅极介电层上方。第二晶体管包括：第二含偶极子栅极介电层，设置在第二沟道区域上方，其中，第二含偶极子栅极介电层包括掺杂有第二偶极子元素和氟的第三氧化物，其中，第一偶极子元素不同于第二偶极子元素；第二含氟栅极介电层，设置在第二含偶极子栅极介电层上方，其中，第二含氟栅极介电层包括掺杂有氟的第四氧化物，其中，第二含氟栅极介电层中的氟峰值浓度大于第二含偶极子栅极介电层中的氟峰值浓度；和第二栅电极，设置在第二含氟栅极介电层上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图4示出了根据一些实施例的纳米结构场效应晶体管(纳米结构-FET)器件的三维视图的示例。
图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C、图14A至图14C、图15A至图15C、图16A至图16C、图17A至图17C、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A和图27B是根据一些实施例在制造的各个阶段的纳米结构场效应晶体管器件的截面图。
图25C是根据一些实施例的具有偶极子元素和氟原子分布轮廓的栅极介电层的放大图。
图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B、图35A、图35B、图36A和图36B是根据一些实施例在制造的各个阶段的纳米结构场效应晶体管器件的截面图。
图37示出了根据一些实施例的在三维视图器件中的鳍式场效应晶体管(FinFET)器件的示例。
图38A、图38B、图39A、图39B、图40A、图40B、图41A、图41B、图42A、图42B、图43A、图43B、图44A和图44B是根据一些实施例在制造的各个阶段的FinFET器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部部分”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
如下文更详细讨论的，本公开中说明的实施例提供了一种栅极介电层，其包括可以调节半导体器件的阈值电压的偶极子元素和可以通过钝化氧空位和/或减少栅极介电层的硅悬空键来改进半导体器件的迁移率的氟原子。在一些实施例中，利用两步骤工艺将偶极子元素和氟原子引入栅极介电层的不同部分，从而减少偶极子元素和氟原子之间发生的干扰。因此，在示出的实施例中，可以适当地减少偶极子元素和氟原子的重叠区域，并且半导体器件可以具有期望的阈值电压和改进的器件迁移率。
图1示出了根据一些实施例的纳米结构FET-100(例如纳米线FET、纳米片FET、全环栅FET、多桥沟道FET、纳米带FET等)的示例。图1是三维视图，其中为了示出清楚，纳米结构-FET 100的一些部件被省略。
纳米结构-FET 100包括在衬底50(例如半导体衬底)上的半导体鳍62上方的纳米结构66(例如纳米片、纳米线等)，其中纳米结构66用作纳米结构-FET 100的沟道区域。纳米结构66可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域72(诸如浅沟槽隔离(STI)区)设置在相邻的半导体鳍62之间，半导体鳍62可以在相邻的隔离区域72上方并从相邻的隔离区域72之间突出。虽然隔离区域72被描述/示出为与衬底50分离，但是如本文所用，术语“衬底”可以指单独的半导体衬底或者半导体衬底与一个或多个附加结构(诸如隔离区域72)的组合。此外，虽然半导体鳍62的底部部分示出为与衬底50分离，但是半导体鳍62的底部部分可以是与衬底50连续的单一材料。在本文中，半导体鳍62是指在相邻隔离区域72上方并从相邻的隔离区域72之间延伸的部分。
栅电极171在半导体鳍62的顶面上方并且沿着纳米结构66的顶面、侧壁和底面。外延源极/漏极区域108设置在栅电极171的相对侧的半导体鳍62上。外延源极/漏极区域108可以在各个半导体鳍62之间共享。例如，诸如通过将外延源极/漏极区域108与相同的源极/漏极接触件耦接，相邻的外延源极/漏极区域108可以电连接。
绝缘鳍82(也称为混合鳍或介电鳍)设置在隔离区域72上方以及相邻的外延源极/漏极区域108之间。绝缘鳍82在外延源极/漏极区域108形成期间阻止外延生长，以防止相邻的外延源极/漏极区域108的合并。例如，在一些实施例中，可以形成绝缘鳍82以分离相邻的晶体管的外延源极/漏极区域108。
图1进一步示出了在后面的附图中使用的参考截面。截面A-A'沿着半导体鳍62的纵轴并且在例如纳米结构-FET 100的外延源极/漏极区域108之间的电流流动的方向上。截面B-B'沿着栅极结构的纵轴并且在例如垂直于纳米结构-FET 100的外延源极/漏极区域108之间的电流流动方向的方向(例如沿着Y轴)上。截面C-C'平行于截面B-B'并且延伸穿过纳米结构-FET 100的外延源极/漏极区域108(例如沿着Y轴)。为清楚起见，随后的附图参考了这些参考截面。
图2至图27B是根据一些实施例的制造纳米结构-FET 100的中间阶段的视图。图2、图3和图4是三维视图。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A和图27A是沿着与图1中的参考截面A-A'类似的截面示出的截面图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B和图27B是沿着与图1中的参考截面B-B'类似的截面示出的截面图。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C和图17C是沿着与图1中的参考截面C-C'类似的截面示出的截面图。
在图2中，提供用于形成纳米结构-FET 100的衬底50。衬底50可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂(例如用p-型或n-型杂质)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘层上形成的半导体材料的层。绝缘层可以例如是掩埋氧化物(BOX)层、氧化硅层等。绝缘层被提供在衬底上，通常是硅衬底或玻璃衬底。也可以使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟；它们的组合；或诸如此类。
衬底50具有用于形成半导体器件51A(例如晶体管，见图26B)的第一区域50A和用于形成半导体器件51B(例如晶体管，见图26B)的第二区域50B。如以下更详细讨论的，使用两步骤工艺将氟原子引入第一区域50A和第二区域50B中的晶体管的栅极介电中并且进一步调整第一区域50A中的晶体管的栅极介电，以引入偶极子元素来调整阈值电压。在一些实施例中，第一区域50A和第二区域50B分别是不同的器件区域，诸如逻辑器件区域和I/O器件区域。第一区域50A和第二区域50B可以用于形成相同导电类型(例如n型或p型)或不同导电类型的器件。例如，第一区域50A和第二区域50B都可以用于形成NMOS或PMOS器件中的任一个，或者在一个区域中形成NMOS器件并且在另一个区域中形成PMOS器件。第一区域50A可以与第二区域50B物理分离，并且任何数量的器件部件(例如其他有源器件、掺杂区域、隔离结构等)可以设置在第一区域50A和第二区域50B之间。虽然示出了一个第一区域50A和一个第二区域50B，但是可以提供任意数量的第一区域50A和第二区域50B。
衬底50可以是利用p型或n型杂质轻掺杂的。可以在衬底50的上部部分上执行抗穿通(APT)注入以形成APT区域(未示出)。在APT注入期间，可以在衬底50中注入杂质。杂质可以具有与随后将在n型区域和p型区域中的每个中形成的源极/漏极区域的导电类型相反的导电类型。APT区域可以在纳米结构-FET 100中的源极/漏极区域下方延伸。APT区域可以用于减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度在1018cm-3到1019cm-3的范围内。
在衬底50上形成多层堆叠件52。多层堆叠件52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层半导体层56由第二半导体材料形成。半导体材料可以各自是选自衬底50的候选半导体材料。在示出的实施例中，多层堆叠件52包括第一半导体层54和第二半导体层56中的每个的三层。应该理解，多层堆叠件52可以包括任意数量的第一半导体层54和任意数量的第二半导体层56。例如，多层堆叠件52可以包括第一半导体层54和第二半导体层56中的每个的一层至十层。在示出的实施例中，如随后将更详细描述的，第一半导体层54将被去除，并且第二半导体层56将被图案化以形成在第一区域50A和第二区域50B两者中的纳米结构-FET的沟道区域。在一些实施例中，第一半导体层54为牺牲层(或伪层)，其将在后续工艺中被去除以暴露第二半导体层56的顶面和底面。第一半导体层54的第一半导体材料是对第二半导体层56的蚀刻具有高蚀刻选择性的材料，诸如硅锗。在一些实施例中，第二半导体层56的第二半导体材料是适用于n型和p型器件两者的材料，诸如硅。
在一些实施例(未单独示出)中，第一半导体层54将被图案化以在一个区域(例如第一区域50A)中形成纳米结构-FET的沟道区域，并且第二半导体层56将被图案化以在另一个区域(例如第二区域50B)中形成纳米结构-FET的沟道区域。第一半导体材料和第二半导体材料可以具有相对于彼此的蚀刻的高蚀刻选择性，从而可以去除第一半导体层54而不去除第一区域50A中的第二半导体层56，并且去除第二半导体层56而不去除第二区域50B中的第一半导体层54。例如，第一半导体层54的第一半导体材料可以是用于p型器件的硅锗(例如SixGe1-x，其中x可以在0到1的范围内)、纯锗、III-V化合物半导体、II-VI化合物半导体或诸如此类，并且第二半导体层56的第二半导体材料可以是用于n型器件的硅、碳化硅、III-V化合物半导体、II-VI化合物半导体或诸如此类。每个层可以具有小的厚度，诸如在5nm至30nm范围内的厚度。
在图3中，在衬底50和多层堆叠件52中图案化沟槽以形成半导体鳍62、纳米结构64和纳米结构66。半导体鳍62是在衬底50中图案化的半导体带。纳米结构64和纳米结构66分别包括第一半导体层54和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺来图案化沟槽，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、诸如此类或它们的组合。蚀刻可以是各向异性的。
半导体鳍62和纳米结构64、66可以通过任何合适的方法被图案化。例如，半导体鳍62和纳米结构64、66可以使用一个或多个光刻工艺被图案化，包括双重图案化或多重图案化工艺。通常，双重图案或多重图案工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以将剩余的间隔件用作掩模58以图案化半导体鳍62和纳米结构64、66。
在一些实施例中，半导体鳍62和纳米结构64、66各自具有在8nm到40nm范围内的宽度。在示出的实施例中，半导体鳍62和纳米结构64、66在第一区域50A和第二区域50B中具有基本相等的宽度。在一些实施例中，一个区域中的半导体鳍62和纳米结构64、66比另一区域中的半导体鳍62和纳米结构64、66更宽或更窄。此外，虽然半导体鳍62和纳米结构64、66中的每个被示出为具有始终一致的宽度，但是在一些实施例中，半导体鳍62和/或纳米结构64、66可以具有锥形侧壁，使得半导体鳍62和/或纳米结构64、66中的每个的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，纳米结构64、66中的每个可以具有不同的宽度并且在形状上是梯形的。
在图4中，隔离区域72在衬底50上方和相邻的半导体鳍62之间形成。隔离区域72设置在半导体鳍62的至少部分周围，使得纳米结构64、66的至少部分从相邻的隔离区域72之间突出。在示出的实施例中，隔离区域72的顶面低于半导体鳍62的顶面。在一些实施例中，隔离区域72的顶面高于或共面于(在工艺变化内)半导体鳍62的顶面。
隔离区域72可以通过任何合适的方法形成。例如，绝缘材料可以形成在衬底50和纳米结构64、66上方以及相邻的半导体鳍62之间。绝缘材料可以是氧化物(诸如氧化硅)、氮化物(诸如氮化硅)、诸如此类或它们的组合，其可以通过化学气相沉积(CVD)工艺(诸如高密度等离子体CVD(HDP-CVD))、可流动化学气相沉积(FCVD)、诸如此类或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，形成绝缘材料使得过量的绝缘材料覆盖纳米结构64、66。虽然隔离区域72各自被示出为单层，但是一些实施例可以使用多层。例如，在一些实施例中，可以首先沿着衬底50、半导体鳍62和纳米结构64、66的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成诸如之前描述的那些绝缘材料。
然后对绝缘材料施加去除工艺以去除纳米结构64、66上方的过量绝缘材料。在一些实施例中，可以使用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合或诸如此类。在一些实施例中，平坦化工艺可以暴露掩模58或去除掩模58。在平坦化工艺之后，绝缘材料的顶面和掩模58或纳米结构64、66是共面(在工艺变化内)。因此，掩模58(如果存在)或纳米结构64、66的顶面通过绝缘材料暴露。在示出的实施例中，掩模58保留在纳米结构64、66上。然后使绝缘材料凹进以形成隔离区域72。使绝缘材料凹进使得纳米结构64、66的至少部分从相邻的绝缘材料的部分之间突出。此外，通过施加适当蚀刻，隔离区域72的顶面可以具有如所示出的平坦表面、凸面、凹面(诸如凹坑)或它们的组合。可以使用任何可接受的蚀刻工艺使绝缘材料凹进，诸如对绝缘材料的材料有选择性的蚀刻工艺(例如以比半导体鳍62和纳米结构64、66的材料更快的速率选择性地蚀刻隔离区域72的绝缘材料)。例如，可以使用稀释的氢氟酸(dHF)作为蚀刻剂来执行氧化物去除。
先前描述的工艺只是可以如何形成半导体鳍62和纳米结构64、66的一个示例。在一些实施例中，半导体鳍62和/或纳米结构64、66可以使用掩模和外延生长工艺形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构并且可以凹进介电层，使得外延结构从介电层突出以形成半导体鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免之前和/或之后的注入，虽然可以一起使用原位和注入掺杂。
此外，可以在纳米结构64、66、半导体鳍62和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与源极/漏极区域的导电类型相反的导电类型，源极/漏极区域随后将在n型区域和p型区域的每个中形成。在一些实施例中，p型阱形成在n型区域中，并且n型阱形成在p型区域中。在一些实施例中，p型阱或n型阱形成在n型区域和p型区域两者中。可以通过执行n型杂质注入来形成n型阱。n型杂质可以是在区域中注入浓度在1013cm-3到1014cm-3的范围内的磷、砷、锑等。p型阱可以通过执行p型杂质注入来形成。p型杂质可以是在区域中注入浓度在1013cm-3到1014cm-3的范围内的硼、氟化硼、铟等。在注入注入物之后，可以执行退火以修复损伤并激活注入的p型和/或n型杂质。在为半导体鳍62和/或纳米结构64、66外延生长外延结构的一些实施例中，生长的材料可以在生长期间被原位掺杂，这可以避免注入，虽然原位和注入掺杂可以一起使用。
图5A至图27B示出了制造实施例器件中的各个附加步骤。在本文的整个讨论中，具有相同数字但不同字母的附图(例如图5A至图5C)示出了在相同工艺阶段但沿着不同截面的纳米结构-FET100的截面图。注意，图5A至图17C中所示的结构可以适用于第一区域50A或第二区域50B或者第一区域50A和第二区域50B两者。在图18A至图27B中，用字母“A”表示的图18A至图27A具体示出了第一区域50A中的结构和部件，并且用字母“B”表示的图18B至图27B示出了第一区域50A和第二区域50B中的结构和部件。如随后将更详细描述的，将在第一区域50A中使用两步骤工艺在纳米结构66上形成栅极介电层148和160，以引入氟原子以钝化氧空位以及偶极子元素以调整阈值电压，同时从第二区域50B中省略偶极子元素。使用诸如本文讨论的那些技术允许单独地调整操作特性，诸如阈值电压。
图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A和图27A是沿着图1中的截面A-A'(例如沿着X轴)的截面图，并且示出了半导体鳍62和形成在其上的结构。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B和图27B是沿着图1中的截面B-B'(例如沿着Y轴)的截面图，并且示出了两个半导体鳍62、绝缘鳍82的部分、STI和形成在其上的结构。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C是沿着图1中的截面C-C'(例如沿着Y轴)的截面图，并且示出了两个半导体鳍62、绝缘鳍82的部分、隔离区域72和形成在其上的结构。图25C是具有偶极子元素和氟原子在这些栅极介电层148和160中的分布轮廓的栅极介电层148和160的放大图。
在图5A至图5C中，覆盖层74共形地形成在掩模58、半导体鳍62、纳米结构64、66和隔离区域72上方。覆盖层74可以由半导体材料(诸如从衬底50的候选半导体材料中选择的一种)形成，其可以通过诸如气相外延(VPE)或分子束外延(MBE)的工艺生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等的工艺沉积。例如，覆盖层74可以由硅或硅锗形成。
在图6A至图6C中，使用诸如干蚀刻、湿蚀刻或它们的组合的蚀刻工艺对覆盖层74进行图案化以形成覆盖间隔件76。蚀刻工艺可以是各向异性的。作为蚀刻工艺的结果，去除在掩模58和纳米结构64、66上方的覆盖层74的部分，并且部分地暴露纳米结构64、66之间的隔离区域72。覆盖间隔件76设置在隔离区域72上方并且还设置在掩模58、半导体鳍62和纳米结构64、66的侧壁上。在一些实施例中，覆盖间隔件76可以具有沿着掩模58和纳米结构64、66的侧壁在约2nm至约10nm范围内的厚度。在随后的工艺步骤中，伪栅极层84可以沉积在覆盖间隔件76(见以下图11A至图11C)的部分上方，并且伪栅极层84可以被图案化以提供伪栅极94，伪栅极94包括覆盖间隔件76下面的部分(见以下图12A至图12C)。这些伪栅极94(例如图案化的伪栅极层84的部分和覆盖间隔件76的部分)然后可以用功能栅极堆叠件替换。具体地，覆盖间隔件76在工艺期间用作临时间隔件以描绘绝缘鳍的边界，并且覆盖间隔件76和纳米结构64随后将被去除并用围绕包裹纳米结构66的栅极结构替换。覆盖间隔件76由对纳米结构66的材料的蚀刻具有高蚀刻选择性的材料形成。例如，覆盖间隔件76可以由与纳米结构64相同的半导体材料形成，使得可以在单个工艺步骤中去除覆盖间隔件76和纳米结构64。可选地，覆盖间隔件76可以由与纳米结构64不同的材料形成。
图7A至图9C示出了在与半导体鳍62和纳米结构64、66相邻的覆盖间隔件76之间形成绝缘鳍82(也称为混合鳍或介电鳍)。绝缘鳍82可以将随后形成的源极/漏极区域(见以下图14A至图14C)彼此绝缘并且物理分离。
在图7A至图7C中，衬垫78A和填充材料78B形成在结构上方。如以下更详细讨论的，衬垫78A和填充材料78B将被图案化并且共同地形成绝缘鳍82的部分。通过可接受的沉积工艺，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等，将衬垫78A共形地沉积在隔离区域72、掩模58、半导体鳍62的暴露表面上方。衬垫78A可由对半导体鳍62、纳米结构64、66和覆盖间隔件76的蚀刻具有高蚀刻选择性的一种或多种介电材料形成，例如氮化物，诸如氮化硅、碳氮化硅、碳氮氧化硅等。衬垫78A可以在随后形成填充材料78B期间减少覆盖间隔件76的氧化，这对于随后去除覆盖间隔件76可以是有用的。
接下来，填充材料78B形成在衬垫78A上方，填充半导体鳍62和纳米结构64、66之间未被覆盖间隔件76或衬垫78A填充的剩余区域。填充材料78B可以形成绝缘鳍82(见图9A至图9C)的下部部分的主体，以使随后形成的源极/漏极区域(见图14C)彼此绝缘。填充材料78B可以通过可接受的沉积工艺形成，诸如ALD、CVD、PVD等。填充材料78B可以由对半导体鳍62、纳米结构64、66、覆盖间隔件76和衬垫78A的蚀刻具有高蚀刻选择性的一种或多种介电材料形成，诸如氧化物，诸如氧化硅、氧氮化硅、碳氮氧化硅、氧碳化硅、诸如此类或它们的组合。
在图8A至图8C中，可以使用一种或多种可接受的平面化和/或蚀刻工艺来去除掩模58的顶面上方的衬垫78A和填充材料78B的上部部分。蚀刻工艺对衬垫78A和填充材料78B可以是选择性的(例如以比覆盖间隔件76和/或掩模58更快的速率选择性地蚀刻衬垫78A和填充材料78B)。在蚀刻之后，衬垫78A和填充材料78B的顶面可以低于掩模58的顶面。在其他实施例中，填充材料78可以凹进到掩模58的顶面下方，而衬垫78A保持在与掩模58相同的水平处。
图9A至图9C示出了在衬垫78A和填充材料78B上形成介电盖层80，从而形成绝缘鳍82。介电盖层80可以填充衬垫78A上方、填充材料78B上方和掩模58的侧壁之间的剩余区域。介电盖层80可以通过可接受的沉积工艺形成，诸如ALD、CVD、PVD或诸如此类。介电盖层80可以由对半导体鳍62、纳米结构64、66、覆盖间隔件76、衬垫78A和填充材料78B的蚀刻具有高蚀刻选择性的一种或多种介电材料形成。例如，介电盖层80可以包括高k材料，诸如氧化铪、氧化锆、锆铝氧化物、铪铝氧化物、铪硅氧化物、氧化铝等或它们的组合。以这种方式，介电盖层80可以用作保护下面的衬垫78A和填充材料78B在后续工艺中免受过度蚀刻的硬掩模。
可以将介电盖层80形成为最初覆盖掩模58和纳米结构64、66。随后，施加去除工艺以去除介电盖层80的过量材料。在一些实施例中，可以使用平坦化工艺，诸如CMP、回蚀刻工艺、它们的组合或诸如此类。平坦化工艺暴露掩模58，使得掩模58、覆盖间隔件76和介电盖层80的顶面共面(在工艺变化内)。在示出的实施例中，在平坦化工艺之后保留掩模58。在一些实施例中，也可以通过平坦化工艺去除掩模58的部分或全部。
结果，绝缘鳍82形成在覆盖间隔件76之间并与覆盖间隔件76接触。绝缘鳍82包括衬垫78A、填充材料72B和介电盖层80。覆盖间隔件76将绝缘鳍82与纳米结构64、66间隔开，可以通过调整覆盖间隔件76的厚度来调整绝缘鳍82的尺寸。
在图10A至图10C中，例如使用蚀刻工艺去除掩模58。蚀刻工艺可以是选择性去除掩模58而不显著蚀刻绝缘鳍82的湿蚀刻。蚀刻工艺可以是各向异性的。此外，还可以施加蚀刻工艺(或单独的选择性蚀刻工艺)以将覆盖间隔件76的高度减小到与堆叠的纳米结构64、66类似的水平(例如在工艺变化内相同)。在一个或多个蚀刻工艺之后，堆叠的纳米结构64、66和覆盖间隔件76的最顶表面可以被暴露并且可以低于绝缘鳍82的最顶表面。
在图11A至图11C中，伪栅极层84形成在绝缘鳍82、覆盖间隔件76和纳米结构64、66上。因为纳米结构64、66和覆盖间隔件76比绝缘鳍82延伸得更低，所以伪栅极层84可以沿着绝缘鳍82的暴露的侧壁设置。可以沉积伪栅极层84，然后例如通过CMP平坦化伪栅极层84。伪栅极层84可由可以通过物理气相沉积(PVD)、CVD等沉积的导电或非导电材料形成，诸如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等。伪栅极层84也可以由半导体材料(例如从衬底50的候选半导体材料中选择的一种)形成，其可以通过诸如气相外延(VPE)或分子束外延(MBE)的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等的工艺来沉积。伪栅极层84可以由对绝缘材料(例如绝缘鳍82)的蚀刻具有高蚀刻选择性的材料形成。可以在伪栅极层84上方沉积掩模层86。掩模层86可以由一个或多个介电材料层形成，诸如氮化硅、氮氧化硅等。在该示例中，跨第一区域50A和第二区域50B形成单个伪栅极层84和单个掩模层86。
在图12A至图12C中，使用可接受的光刻和蚀刻技术对掩模层86进行图案化以形成掩模96。然后通过任何可接受的蚀刻技术将掩模96的图案转移到伪栅极层84以形成伪栅极94。伪栅极94覆盖将用于形成沟道区域的纳米结构64、66的顶面。掩模96的图案可以用于物理地分离相邻的伪栅极94。伪栅极94还可以具有基本上垂直于半导体鳍62的纵向(在工艺变化内)的纵向。例如通过任何可接受的蚀刻技术，在图案化之后可以可选地去除掩模96。
覆盖间隔件76和伪栅极94共同沿着纳米结构66的将被图案化以形成沟道区域68的部分延伸。随后形成的栅极结构将替换覆盖间隔件76和伪栅极94。
如上所述，伪栅极94可以由半导体材料形成。在一些实施例中，纳米结构64、覆盖间隔件76和伪栅极94均由半导体材料形成。在一些实施例中，纳米结构64和覆盖间隔件76由第一半导体材料(例如硅锗)形成，并且伪栅极94由第二半导体材料(例如硅)形成，从而在替换栅极工艺期间，可以在第一蚀刻步骤中去除伪栅极94，并且可以在第二蚀刻步骤中一起去除纳米结构64和覆盖间隔件76。当纳米结构64和覆盖间隔件76由硅锗形成时：纳米结构64和覆盖间隔件76可以具有类似的锗浓度，纳米结构64可以具有比覆盖间隔件76更大的锗浓度，或者覆盖间隔件76可以具有比纳米结构64更大的锗浓度。在一些实施例中，纳米结构64由第一半导体材料(例如硅锗)形成，并且覆盖间隔件76和伪栅极94由第二半导体材料(例如硅)形成，从而在替换栅极工艺期间，可以在第一蚀刻步骤中一起去除覆盖间隔件76和伪栅极94，并且可以在第二蚀刻步骤中去除纳米结构64。
栅极间隔件98形成在纳米结构64、66上方以及掩模96(如果存在)和伪栅极94的暴露的侧壁上。可以通过在伪栅极94上共形沉积一种或多种介电材料并随后蚀刻介电材料来形成栅极间隔件98。可接受的介电材料可以包括氧化硅、氮化硅、氧氮化硅、碳氮氧化硅等，其可以通过共形沉积工艺形成，诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺，诸如干蚀刻、湿蚀刻、诸如此类或它们的组合，以图案化介电材料。蚀刻可以是各向异性的。介电材料当被蚀刻时具有留在伪栅极94的侧壁上的部分(从而形成栅极间隔件98)。在蚀刻之后，栅极间隔件98可以具有弯曲的侧壁或者可以具有直的侧壁。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。可以将适当类型的杂质(例如n型或p型)注入到半导体鳍62和/或纳米结构64、66中。n型杂质可以是前述的任何n型杂质，并且p型杂质可以是前述的任何p型杂质。在注入期间，沟道区域68仍然被伪栅极94覆盖，使得沟道区域68基本上没有杂质注入以形成LDD区域。LDD区域的杂质浓度可以在1015cm-3到1019cm-3的范围内。可以使用退火来修复注入损伤并激活注入的杂质。
应注意，先前的公开内容一般地描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少的或附加的间隔件，可以使用不同顺序的步骤，可以形成并去除附加的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图13A至图13C中，源极/漏极凹槽104形成在纳米结构64、66和覆盖间隔件76中。在示出的实施例中，源极/漏极凹槽104延伸穿过纳米结构64、66和覆盖间隔件76到半导体鳍62中。源极/漏极极凹槽104也可以延伸到衬底50中。在各种实施例中，源极/漏极凹槽104可以延伸到衬底50的顶面而不蚀刻衬底50；可以蚀刻半导体鳍62，使得源极/漏极凹槽104的底面设置在隔离区域72的顶面下方；或诸如此类。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻纳米结构64、66和覆盖间隔件76以形成源极/漏极凹槽104。在形成源极/漏极凹槽104的蚀刻工艺期间，栅极间隔件98和伪栅极94共同掩蔽沟道区域中的半导体鳍62和/或纳米结构64、66的部分。可以使用单个蚀刻工艺蚀刻纳米结构64、66和覆盖间隔件76，或者可以使用多个蚀刻工艺来单独地蚀刻纳米结构64、66和覆盖间隔件76。在源极/漏极凹槽104达到期望深度之后，可以使用定时蚀刻工艺来停止源极/漏极凹槽104的蚀刻。
内部间隔件106形成在纳米结构64的侧壁(例如由源极/漏极凹槽104暴露的那些侧壁)上，并且外延源极/漏极区域108形成在源极/漏极凹槽104中，如图13A至图13C所示。如随后将更详细描述的，源极/漏极区域随后将形成在源极/漏极凹槽104中，并且纳米结构64随后将用相应的栅极结构替换。内部间隔件106用作随后形成的源极/漏极区域和随后形成的栅极结构之间的隔离部件。此外，内部间隔件106可用于实质上防止后续蚀刻工艺(诸如用于随后去除纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域的损坏。
作为形成内部间隔件106的示例，源极/漏极凹槽104可以横向扩展。具体地，由源极/漏极凹槽104暴露的纳米结构64的侧壁的部分可以是凹进的。虽然纳米结构64的侧壁被示出为凹进的，但是侧壁可以是直的或凸的。可以通过任何可接受的蚀刻工艺使侧壁凹进，诸如对纳米结构64具有选择性的蚀刻工艺(例如以比纳米结构66的材料更快的速率选择性地蚀刻纳米结构64的材料)。蚀刻可以是各向同性的。例如，当纳米结构66由硅形成并且纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或诸如此类的湿蚀刻。在另一实施例中，蚀刻工艺可以是使用诸如氟化氢(HF)气体的氟基气体的干蚀刻。
然后在纳米结构64的凹进的侧壁上形成内部间隔件106。可以通过共形地形成绝缘材料并随后蚀刻绝缘材料来形成内部间隔件106。绝缘材料可以是氮化硅或氮氧化硅，虽然可以使用任何合适的材料，诸如低k介电材料。可以通过诸如ALD、CVD或诸如此类的共形沉积工艺来沉积绝缘材料。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是诸如RIE、NBE或诸如此类的干蚀刻。虽然内部间隔件106的外侧壁被示为相对于栅极间隔件98的侧壁凹进，但内部间隔件106的外侧壁可以延伸超过栅极间隔件98的侧壁或者与栅极间隔件98的侧壁齐平。换言之，内部间隔件106可以部分填充、完全填充或过填充侧壁凹槽。此外，虽然内部间隔件106的侧壁被示出为是凹的，但内部间隔件106的侧壁可以是直的或凸的。
在图14A至图14C中，外延源极/漏极区域108形成在源极/漏极凹槽104中，使得每个伪栅极94(和相应的沟道区域68)设置在相应相邻的外延源极/漏极区域108的对之间。在一些实施例中，栅极间隔件98和内部间隔件106用于将外延源极/漏极区域108与伪栅极94和纳米结构64分别分离适当的横向距离，使得外延源极/漏极/漏极区域108不会与所得纳米结构-FET 100的随后形成的栅极短路。可以选择外延源极/漏极区域108的材料以在相应的沟道区域68中施加应力，从而提高性能。
在源极/漏极凹槽104中外延生长外延源极/漏极区域108。外延源极/漏极区域108可以包括任何可接受的材料，诸如适用于n型器件或p型器件的材料。例如，当形成n型器件并且纳米结构66是硅时，外延源极/漏极区域108可以包括在沟道区域中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP或诸如此类。类似的，当形成p型器件并且纳米结构66是硅时，外延源极/漏极区域108可以包括在沟道区域中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn或诸如此类。
外延源极/漏极区域108和/或鳍62可以被注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3和约1021cm-3之间。源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域108可以在生长期间被原位掺杂。
外延源极/漏极区域108可以包括一个或多个半导体材料层。例如，外延源极/漏极区域108可以各自包括衬垫层108A、主层108B和完成层108C(或更一般地，包括第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域108。衬垫层108A、主层108B和完成层108C中的每个可以由不同的半导体材料形成并且可以被掺杂到不同的杂质浓度。在一些实施例中，衬垫层108A可以具有比主层108B更低的杂质浓度，并且完成层108C可以具有比衬垫层108A更高的杂质浓度并且比主层108B更低的杂质浓度。在外延源极/漏极区域包括三个半导体材料层的实施例中，衬垫层108A可以生长在源极/漏极凹槽104中，主层108B可以生长在衬垫层108A上，并且完成层108C可以生长在主层108B上。
作为用于形成外延源极/漏极区域108的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超出半导体鳍62和纳米结构64、66的侧壁的小平面。然而，绝缘鳍82阻挡横向外延生长。因此，如图14C所示，在完成外延工艺之后，相邻的外延源极/漏极区域108保持分离。外延源极/漏极区域108接触绝缘鳍82的侧壁。在示出的实施例中，生长外延源极/漏极区域108，使得外延源极/漏极区域108的上表面设置在绝缘鳍82的顶面下方。在各种实施例中，外延源极/漏极区域108的上表面设置在绝缘鳍82的顶面之上；外延源极/漏极区域108的上表面具有设置在绝缘鳍82的上表面上方和下方的部分；或诸如此类。
在图15A至图15C中，第一层间介电(ILD)114沉积在外延源极/漏极区域108、栅极间隔件98、掩模96(如果存在)或伪栅极94上方。第一ILD 114可由介电材料形成，介电材料可通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)、FCVD或诸如此类。可接受的介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或诸如此类。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，接触蚀刻停止层(CESL)112形成在外延源极/漏极区域108、栅极间隔件98和掩模96(如果存在)或伪栅极94上方，并且第一ILD114形成在CESL 112上方。CESL 112可以由对第一ILD 114的蚀刻具有高蚀刻选择性的介电材料形成，诸如氮化硅、氧化硅、氧氮化硅或诸如此类。CESL 112可以通过任何合适的方法形成，诸如CVD、ALD或诸如此类。
在图16A至图16C中，执行去除工艺以使第一ILD 114的顶面与掩模96(如果存在)或伪栅极94的顶面齐平。在一些实施例中，可以使用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合或诸如此类。平坦化工艺还可以去除伪栅极94上的掩模96，以及沿着掩模96的侧壁的栅极间隔件98的部分。在平坦化工艺之后，栅极间隔件98、第一ILD 114、CESL112以及掩模96(如果存在)或伪栅极94的顶面是共面的(在工艺变化内)。因此，掩模96(如果存在)或伪栅极94的顶面通过第一ILD 114暴露。在示出的实施例中，保留掩模96，并且平坦化工艺使第一ILD 114的顶面与掩模96的顶面齐平。
在图17A至图17C中，在蚀刻工艺中去除掩模96(如果存在)和伪栅极94，从而形成凹槽116，因此暴露沟道区域68。用作沟道区域68的纳米结构66的部分设置在相邻的外延源极/漏极区域108的对之间。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极94。例如，蚀刻工艺可以包括干蚀刻工艺，该干蚀刻工艺使用以比第一ILD 114或栅极间隔件98更快的速率选择性地蚀刻伪栅极94的反应气体。
然后去除覆盖间隔件76的剩余部分以扩展凹槽116，从而在半导体鳍62和绝缘鳍82之间的区域中形成开口120，并且纳米结构64的剩余部分也被去除以扩大凹槽116，从而在纳米结构66之间的区域中形成开口118。可以通过以比蚀刻纳米结构66的材料更快的速率选择性蚀刻纳米结构64和覆盖间隔件76的任何可接受的蚀刻工艺去除纳米结构64和覆盖间隔件76的剩余部分。蚀刻可以是各向同性的。例如，当纳米结构64和覆盖间隔件76由硅锗形成并且纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或诸如此类的湿蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小纳米结构66的暴露部分的厚度。
在图18A和图18B中，界面层140形成在由凹槽116以及开口118和120暴露的纳米结构66的表面上方。界面层140也可以形成在由开口110暴露的半导体鳍62的表面上方。在一些实施例中，界面层140是介电材料，并且尤其是，通过氧化纳米结构66(和/或鳍62)的外部部分(例如表面部分)而形成的氧化物层。换言之，在一些实施例中，界面层140是纳米结构66的氧化物。应注意，在示出的实施例中，鳍62和纳米结构66由相同的材料(例如硅)形成，虽然在其他实施例中鳍62和纳米结构66可以包括不同的材料。界面层140可以是氧化硅、氮氧化硅、氮氧化硅锗等。界面层140可以通过热氧化或化学氧化形成。在示出的实施例中，通过将纳米结构66和半导体鳍62的外部部分转化(例如氧化)成氧化物来形成界面层140，因此，界面层140选择性地形成在纳米结构66和半导体鳍62的暴露表面上方，并且不形成在其他表面(诸如内部间隔件106和栅极间隔件98的侧壁)上方。在一些实施例中，可以省略界面层140。第一区域50A和第二区域50B可以彼此直接相邻，或者，如通过图18B中所示的分隔件121可以彼此分离。
在界面层140上方(例如包裹围绕纳米结构66)、沿着栅极间隔件98的侧壁和沿着第一ILD 114的上表面(例如共形地)形成栅极介电层142。在示例实施例中，栅极介电层142包括高k介电材料，并且在这些实施例中，高k介电材料可以具有大于约7.0的k值并且可以包括金属氧化物或金属硅酸盐，诸如Hf、Al、Zr、它们的组合或诸如此类的氧化物或硅酸盐。栅极介电层142的厚度可以在约8埃至约20埃之间。栅极介电层142的形成方法可以包括分子束沉积(MBD)、ALD、PECVD或诸如此类。在实施例中，通过ALD在约200℃和约400℃之间的温度下形成栅极介电层142。
在图19A和图19B中，根据一些实施例，在栅极介电层142上方(例如共形地)形成偶极子层144。偶极子层144可以是偶极子元素的氧化物，并且偶极子元素可以是金属元素。例如，偶极子元素可以是可以降低NMOS器件的阈值电压并且增加PMOS器件的阈值电压的n型偶极子元素。或者，偶极子元素可以是可以增加NMOS器件的阈值电压并且降低PMOS器件的阈值电压的p型偶极子元素。在一些实施例中，n型偶极子元素包括La、Y、Ti或它们的组合。在一些实施例中，p型偶极子包括Ge、Al、Ga、Zn或它们的组合。n型偶极子层144的示例性材料包括LaOx、YOx、TiOx等。p型偶极子层144的示例性材料包括GeOx、AlOx、GaOx、ZnOx等。偶极子层144可以由任何合适的沉积方法形成，诸如ALD或CVD。偶极子层144的厚度可以小于约1nm，例如在约2埃和约9埃之间。
在图20A和图20B中，形成图案化的掩模层146以覆盖第一区域50A并暴露第二区域50B。如下所述，将在第二区域50B中去除偶极子层144。因此，形成图案化的掩模层146并且图案化为暴露第二区域50B中的偶极子层144，同时保护第一区域50A中的偶极子层144不被去除。在一些实施例中，通过形成覆盖纳米结构66和偶极子层144的掩模层来形成图案化的掩模层146。可以在第一区域50A和第二区域50B中的掩模层上方形成光刻胶层。然后图案化光刻胶层，使得设置在第二区域50B中的光刻胶层的部分被去除，同时暴露第二区域50B中的掩模层的部分。然后蚀刻第二区域50B中的掩模层的部分。在通过灰化工艺和/或湿清洁工艺去除第二区域50B中的掩模层之后，去除光刻胶层。如图20B所示，第二区域50B中的偶极子层144由图案化的掩模层146暴露，而第一区域50A中的偶极子层144由图案化的掩模层146覆盖。应注意，图20A示出了沿着第一区域50A中的半导体鳍62的纵轴的截面，并且因此图案化的掩模层146覆盖偶极子层144。虽然未示出，沿着第二区域50B中的半导体鳍62的纵轴的截面类似于图20A，但是没有图案化的掩模层146。
在图21A和图21B中，根据一些实施例，去除第二区域50B中的偶极子层144。如图21B所示，可以执行合适的蚀刻工艺以去除暴露的第二区域50B中的偶极子层144，而图案化的掩模层146屏蔽(例如保护)第一区域50A免受蚀刻工艺的影响。可以通过任何合适的蚀刻方法去除第二区域50B中的偶极子层144。例如，可以通过蚀刻工艺去除偶极子层144，该蚀刻工艺使用对偶极子层144的材料具有比图案化的掩模层146和栅极介电层142的材料的蚀刻速率更高的蚀刻速率的蚀刻剂。在去除第二区域50B中的偶极子层144之后，可以通过合适的工艺去除图案化的掩模层146，例如通过湿蚀刻工艺。
在图22A和图22B中，根据一些实施例，对纳米结构-FET 100施加热处理(例如对偶极子层144施加热处理)，以将偶极子层144的偶极子元素引入第一区域50A中的栅极介电层142中。如此，由栅极介电层142在第一区域50A中形成(例如转化)掺杂的栅极介电层148(例如第一步骤形成的栅极介电层)，其中结合有偶极子层144的偶极子元素。在一些实施例中，在热处理期间，偶极子层144中的偶极子元素扩散到栅极介电层142中，而栅极介电层142的金属元素通常可以留在栅极介电层142中。掺杂的栅极介电层148的示例材料可以是掺杂有La、Y、Ti、Ge、Al、Ga、Zn或它们的组合的Hf、Al或Zr的氧化物或硅酸盐。在一些实施例中，掺杂的栅极介电层148是HfLaO、HfLaSiO、HfAlO、HfAlSiO、HfZnO或HfZnSiO。在示出的实施例中，掺杂的栅极介电层148可以具有与栅极介电层142基本相同的厚度。在一些实施例中，热处理在约500℃至约1250℃的温度下或在900℃至约1200℃的温度下执行约0.01秒至约1秒。在一些实施例中，在包含NH3、N2或它们的组合的环境中执行热处理。
根据一些实施例，偶极子元素分散在掺杂的栅极介电层148的整个厚度中。掺杂的栅极介电层148沿着其厚度方向在其中心部分可以具有比其边缘部分(例如顶部或底部)更高的偶极子元素浓度。在一些实施例中，掺杂的栅极介电层148中的高k材料与偶极子元素的金属元素之间的原子比率在约0.2％至约20％之间。在热处理之后，可以去除掺杂的栅极介电层148上方的偶极子层144的剩余部分。根据一些实施例，偶极子层144的剩余部分通过合适的蚀刻方法被去除，例如通过湿蚀刻工艺。蚀刻工艺可以使用以比第一区域50A中的掺杂的栅极介电层148和第二区域50B中的栅极介电层142更快的速率蚀刻偶极子层144的蚀刻剂。
在图23A和图23B中，根据一些实施例，在第一区域50A中的掺杂的栅极介电层148上方和第二区域50B中的栅极介电层142上方(例如共形地)形成介电层150。如以下更详细讨论的，介电层150随后可以掺杂有氟并且将用作另一层的栅极介电层。在示例实施例中，介电层150包括高k介电材料，并且在这些实施例中，高k介电材料可以具有大于约7.0的k值并且可以包括金属氧化物或金属硅酸盐，诸如Hf、Al、Zr或它们的组合的氧化物或硅酸盐。在一些实施例中，介电层150和栅极介电层142由相同的材料形成。在一些实施例中，介电层150和栅极介电层142由不同的材料形成。介电层150的厚度可以在约8埃和约20埃之间。在一些实施例中，介电层150可以具有与掺杂的栅极介电层148或栅极介电层142的厚度基本相同的厚度。在一些实施例中，介电层150的厚度大于掺杂的栅极介电层的厚度。介电层150的形成方法可以包括MBD、ALD、PECVD或诸如此类。在实施例中，介电层150通过ALD在约200℃和约400℃之间的温度下形成。
在图24A和图24B中，根据一些实施例，在第一区域50A和第二区域50B中的介电层150上方(例如共形地)形成阻挡层152。阻挡层152可以防止或减少介电层150在随后的氟扩散工艺中被氟蚀刻。在一些实施例中，阻挡层152包括TiN、AlO、TiSN、TaN或它们的组合。在一些实施例中，阻挡层152具有约1nm至约3nm的厚度。阻挡层152的形成方法可以包括MBD、ALD、PECVD或诸如此类。在一些实施例中，可以省略阻挡层152。
在图25A和图25B中，根据一些实施例，将氟原子引入介电层150，从而形成含氟栅极介电层160(例如第二步骤形成的栅极介电层)。氟原子可以在介电层150、142、148和/或界面层140中钝化氧空位和/或减少硅悬空键，从而增加纳米结构-FET 100的迁移率。第一区域50A中的掺杂的栅极介电层148和含氟栅极介电层160可以统称为栅极介电层164，第二区域50B中的栅极介电层142和含氟栅极介电层160可以统称为栅极介电层166。
在一些实施例中，通过直接浸泡在气体环境中或通过从形成在介电层150或阻挡层152(如果存在)上方的含氟层扩散氟，氟原子扩散到介电层150中。在一些实施例中，当使用直接浸泡方法时，介电层150(或阻挡层152，如果存在)可以在约0.1托至约500托的压力和在约200℃至约500℃的温度下浸泡在含氟气体中约1分钟至约2小时。在一些实施例中，含氟气体包括NF3、WF6、CF4或其他类似材料。
在一些实施例中，通过在介电层150(或阻挡层152，如果存在)上方形成含氟层(未示出)、随后进行热处理，而将氟原子引入介电层150中。含氟层可以是其中分散有非键合氟原子的金属层。含氟层的沉积可以包括引入金属前体和反应气体以发生反应。在一些实施例中，金属前体包括金属氟化物，诸如WF6，反应气体可以包括SiH4、B2H6、H2或其他类似材料。反应可以包括破坏金属氟化物中的键以释放非键合金属原子和非键合氟原子，以及沉积非键合金属原子以形成其中分散有非键合氟原子的金属层。在一些实施例中，反应在约200℃至约500℃的温度下发生。在形成含氟层(例如含氟钨层)之后，施加热处理，使氟原子从含氟层扩散到介电层150中，从而形成含氟栅极介电层160。在一些实施例中，热处理可以在约200℃至约800℃的温度下在N2或H2环境中执行约0.5秒至约30秒。
在一些实施例中，氟原子可以进一步扩散到第一区域50A中的掺杂的栅极介电层148和第二区域50B中的栅极介电层142中。因为氟原子从介电层150的远离栅极介电层142和掺杂的栅极介电层148的一侧扩散，所以氟原子在到达栅极介电层142或掺杂的栅极介电层148之前扩散通过阻挡层152(如果存在)和/或介电层150。因此，可以通过控制氟原子的扩散距离来调整扩散到栅极介电层142或掺杂的栅极介电层148中的氟原子的量。在一些实施例中，可以通过增加或减少热处理时间段来控制氟原子的扩散距离。
图25C显示了根据一些实施例的栅极介电层148和160、界面层140和纳米结构66，以及氟原子和偶极子元素沿着栅极介电层148和160的厚度方向的分布轮廓的放大图。在一些实施例中，控制制造工艺以将氟原子主要分布在含氟栅极介电层160内。结果，在栅极介电层164中，氟原子的峰值浓度位于含氟栅极内介电层160，并且偶极子元素的峰值浓度位于掺杂的栅极介电层148内。大部分偶极子元素可以位于掺杂的栅极介电层148内，并且大部分氟原子可以位于含氟栅极介电层160内。在一些实施例中，在栅极介电层164或栅极介电层166中，超过60％的氟原子分布在含氟栅极介电层160中。在一些实施例中，含氟栅极介电层160的氟原子浓度在约0.01％至约10％之间。在示例实施例中，分别沿着厚度方向，掺杂的栅极介电层148或栅极介电层142的顶部部分处的氟原子的量大于掺杂的栅极介电层148或栅极介电层142的中心部分处的氟原子的量。
因为可以很好地控制扩散到栅极介电层142或掺杂的栅极介电层148中的氟原子的量，所以可以减少氟原子和偶极子元素的混合(或重叠区域)。虽然氟原子和偶极子元素的混合(例如重叠区域)可能会干扰半导体器件51A中的偶极子元素的阈值电压调谐性能，但是包括分离的氟原子和偶极子元素的峰值浓度的栅极介电层164可以为纳米结构-FET100提供更好的阈值电压控制和改进的器件迁移率。
根据一些实施例，可以在形成含氟栅极介电层160之后去除阻挡层152(如果存在)。阻挡层152可以通过任何合适的蚀刻工艺被去除，诸如通过NH4OH、H2O2和H2O的混合物，HCl、H2O2和H2O的混合物，H2SO4、H2O2和H2O的混合物或它们的组合被蚀刻。在形成含氟层的实施例中，在氟扩散之后去除剩余的含氟层。例如，可以通过包含磷酸的蚀刻剂去除含氟层。
在图26A和图26B中，栅电极层170沉积在第一区域50A中的栅极介电层164和第二区域50B中的栅极介电层166上方和周围，并且填充开口118和120以及凹槽116的剩余部分。栅电极层170可以包括含金属材料，诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、它们的组合或它们的多层。例如，虽然示出了单层栅电极层170，但栅电极层170可以包括任意数量的衬垫层(例如阻挡层)、任意数量的功函调节层和填充材料。在形成栅电极层170之后，可以执行平坦化工艺，诸如CMP，以去除在第一ILD 114的顶面上方的栅极介电层164和166以及栅电极层170的过量部分。
如普通技术人员容易理解的，可以执行附加的工艺以完成纳米结构-FET100的制造，因此此处不再重复细节。例如，在图27A和图27B中，形成延伸穿过栅电极层170的隔离区域172。形成隔离区域172以将栅电极层170划分(例如切割)成多个栅电极171。每个栅电极171和对应的界面层140与对应的栅极介电层164或对应的栅极介电层166可以统称为栅极堆叠件、替换栅极结构或金属栅极结构。每个栅极堆叠件在相应的纳米结构66上方和周围延伸。
隔离区域172可以由可以通过诸如CVD、ALD等的沉积工艺形成的介电材料形成，诸如氮化硅、氧化硅、氮氧化硅或诸如此类。在一些实施例中，可以在栅电极171和隔离区域172上方沉积介电材料的一层或多层。例如，可选的蚀刻停止层(ESL)174形成在栅极间隔件98、CESL 112、第一ILD 114和栅电极171上方，并且第二ILD 176沉积在ESL 174上方。穿过第二ILD 176、ESL 174、第一ILD 114和CESL 112形成栅极接触件180和源极/漏极接触件182以分别电连接到栅电极171和外延源极/漏极区域108。
在示出的实施例中，第一区域50A中的半导体器件51A具有可以降低(通过使用n型偶极子元素)或增加(通过使用p型偶极子元素)的阈值电压，同时半导体器件51B具有不受偶极子元素影响的阈值电压。在一些实施例中，第一区域50A中的半导体器件51A具有比第二区域50B中的半导体器件51B的阈值电压低约20mV至约450mV的阈值电压。在其他实施例中，第一区域50A中的半导体器件51A具有比第二区域50B中的半导体器件51B的阈值电压高约20mV至约450mV的阈值电压。
图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B、图35A、图35B、图36A和图36B是根据一些实施例的在制造的某些阶段的纳米结构-FET的截面图。形成在第一区域50C和第二区域50D中的纳米结构-FET 200可以包括分别用于第一区域50A和第二区域50B中的纳米结构-FET 100的类似处理步骤，但是将另一个偶极子元素结合到第二区域50D中的器件。在该实施例中，用与前述实施例中相同的附图标记表示相同的部件。图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A和图36A是沿着图1中的截面A-A'的截面图。图28B、图29B、图30B、图31B、图32B、图33B、图34B、图35B和图36B是沿着图1中截面B-B'的截面图。
可以使用与纳米结构-FET 100类似的处理步骤形成纳米结构-FET 200，但是将另外的偶极子元素结合到第二区域50D中的半导体器件51D(见图35B)中。特别地，图28A至图36B中所示的形成纳米结构-FET 200的工艺假定之前执行了图2至图23B所示的工艺。在这些实施例中，半导体器件51C和第一区域50C分别类似于半导体器件51A和第一区域50A。半导体器件51D和第二区域50D分别类似于半导体器件51D和第二区域50D，除了在第二区域50D中将另外的偶极子元素引入半导体器件51D中。
因此，在以上参照图1至图23B讨论的工艺之后，过程可以进行到图28A，其中在第一区域50C中的掺杂的栅极介电层148和第二区域50D中的栅极介电层142上方形成偶极子层244。如下文更详细讨论的，偶极子层244将从第一区域50C被去除(其如先前以上参考图2至图23B所讨论的那样被掺杂)并且用于掺杂第二区域50D中的栅极介电层142，从而分别调整第一区域50C和第二区域50D中的器件的阈值电压。
偶极子层244可以使用与偶极子层144类似的材料和工艺形成。在一些实施例中，偶极子层244的偶极子元素和掺杂的栅极介电层148的偶极子元素是相同类型(例如，n型或p型)但是不同的材料。在一些实施例中，偶极子层244的偶极子元素和掺杂的栅极介电层148的偶极子元素是不同类型的材料。
在图29A和图29B中，形成图案化的掩模层246以覆盖第二区域50D并暴露第一区域50C。在一些实施例中，图案化的掩模层246是通过在第一区域50C和第二区域50D中形成覆盖偶极子层244的掩模层来形成的。可以在第一区域50C和第二区域50D中的掩模层上方形成光刻胶层(未示出)。然后将光刻胶层图案化，使得设置在第一区域50C上方的光刻胶层的部分被去除，同时暴露第二区域50D上方的掩模层的部分。然后蚀刻第一区域50C上方的掩模层的部分。在通过灰化工艺和/或湿清洁工艺去除第二区域50D上方的掩模层之后，可以去除光刻胶层。如图29B所示，第一区域50C中的偶极子层244由图案化的掩模层246暴露，而第二区域50D中的偶极子层244由图案化的掩模层246覆盖。应注意，图29A示出了沿着第一区域50C中的半导体鳍62的纵轴的截面，因此未示出图案化的掩模层246。虽然未示出，但沿着第二区域50D中的半导体鳍62的纵轴的截面类似于图29A，但是具有图案化的掩模层246和用掺杂的栅极介电层148替换的栅极介电层142。
在图30A和图30B中，根据一些实施例，去除第一区域50C中的偶极子层244。如图30B所示，可以执行合适的蚀刻工艺以去除第一区域50C中暴露的偶极子层244，而图案化的掩模层246屏蔽(例如保护)第二区域50D中的偶极子层244免于蚀刻工艺。可以通过任何合适的蚀刻方法去除偶极子层244。例如，可以通过湿蚀刻工艺去除偶极子层244。蚀刻工艺可以使用以比图案化的掩模层246和掺杂的栅极介电层148更快的速率蚀刻偶极子层244的蚀刻剂。在去除第一区域50C中的偶极子层244之后，可以通过合适的工艺，例如通过湿蚀刻工艺去除图案化的掩模层246。
接下来，在图31A和图31B中，对纳米结构-FET 200施加热处理(例如施加于偶极子层244)以将偶极子层244的偶极子元素引入第二区域50D中的栅极介电层142中。如此，由第二区域50D中的栅极介电层142形成(例如转化)掺杂的栅极介电层248(例如第一步骤形成的栅极介电层)，掺杂的栅极介电层248具有结合在其中的偶极子层244的偶极子元素。掺杂的栅极介电层248的示例性材料可以是掺杂有La、Y、Ti、Ge、Al、Ga、Zn或它们的组合的Hf、Al或Zr的氧化物或硅酸盐。在一些实施例中，掺杂的栅极介电层248是HfLaO、HfLaSiO、HfAlO、HfAlSiO、HfZnO或HfZnSiO。在一些实施例中，在热处理期间，偶极子层244中的偶极子元素可以扩散到栅极介电层142中，而栅极介电层142的金属元素通常可以留在栅极介电层142中。在示出的实施例中，掺杂的栅极介电层248可以具有与栅极介电层142的厚度或掺杂的栅极介电层148的厚度基本相同的厚度。在一些实施例中，热处理在约500℃至约1250℃的温度下或在900℃至约1200℃的温度下执行约0.05秒至约5秒。在一些实施例中，在包含NH3、N2或它们的组合的环境中执行热处理。
在一些实施例中，偶极子元素分散在掺杂的栅极介电层248的整个厚度中。根据一些实施例，掺杂的栅极介电层248沿着其厚度方向在其中心部分具有比其边缘部分(例如底部或顶部)更高的偶极子元素浓度。在一些实施例中，高k材料的金属元素与掺杂的栅极介电层248中的偶极子元素之间的原子比率可以在约0.2％至约20％之间。
在一些实施例中，在热处理之后，去除掺杂的栅极介电层248上方的偶极子层244的剩余部分。根据一些实施例，偶极子层244的剩余部分通过合适的蚀刻方法被去除，例如湿蚀刻工艺。蚀刻工艺可以使用以比第一区域50C中的掺杂的栅极介电层148和第二区域50D中的掺杂的栅极介电层248的材料更快的速率蚀刻偶极子层244的材料的蚀刻剂。
接下来，在图32A和图32B中，在第一区域50C中的掺杂的栅极介电层148和第二区域50D中的掺杂的栅极介电层248上方形成介电层250。如以下更详细讨论的，随后可以用氟掺杂介电层250，并且介电层250将用作另一层的栅极介电层。介电层250可以由与介电层150相同或类似的材料使用相同或类似的形成方法形成，因此不再赘述。在一些实施例中，介电层250的厚度与掺杂的栅极介电层148或掺杂的栅极介电层248的厚度相同。在其他实施例中，介电层250的厚度大于掺杂的栅极介电层148或掺杂的栅极介电层248的厚度。
在图33A和图33B中，根据一些实施例，在第一区域50C和第二区域50D中的介电层230上方形成阻挡层252。阻挡层252可以由与阻挡层152相同或类似的材料使用相同或类似的方法形成，在此不再赘述。在一些实施例中，可以省略阻挡层252。
在图34A和图34B中，根据一些实施例，将氟原子引入介电层250中，从而在第一区域50C和第二区域50D中形成含氟栅极介电层260。氟原子可以在栅极介电层250、148、248和/或界面层140中钝化氧空位和/或减少硅悬空键，从而增加纳米结构-FET 200的迁移率。第一区域50C中的掺杂的栅极介电层148和含氟栅极介电层260统称为栅极介电层264，第二区域50D中的掺杂的栅极介电层248和含氟栅极介电层260统称为栅极介电层266。
在图35A和图35B中，栅电极层270沉积在第一区域50A中的栅极介电层264和第二区域50B中的栅极介电层266上方和周围，并且填充开口118和120以及凹槽116的剩余部分。栅电极层270可以由与栅电极层170相同的材料使用相同或类似的形成方法形成。在形成栅电极层270之后，可以执行平坦化工艺(诸如CMP)，以去除栅极介电层264和266以及栅电极层270的过量部分，这些过量部分在第一ILD 114的顶面上方。
如普通技术人员容易理解的那样，可以执行附加的工艺以完成纳米结构-FET 200的制造，因此这里不再重复细节。例如，在图36A和图36B中，延伸穿过栅电极层270形成隔离区域272。形成隔离区域272以将栅电极层270划分(例如切割)成多个栅电极271。每个栅电极271和对应的界面层140与对应的栅极介电层264或对应的栅极介电层266可以统称为栅极堆叠件、替换栅极结构或金属栅极结构。每个栅极堆叠件在相应的纳米结构66上方和周围延伸。
隔离区域272可以由可以通过诸如CVD、ALD或诸如此类的沉积工艺形成的介电材料形成，诸如氮化硅、氧化硅、氮氧化硅或诸如此类。在一些实施例中，可以在栅电极271和隔离区域272上方沉积介电材料的一层或多层。例如，可选的蚀刻停止层(ESL)274形成在栅间隔件98、CESL 112、第一ILD114和栅电极271上方，并且第二ILD 276沉积在ESL 274上方。穿过第二ILD276、ESL 274、第一ILD 114和CESL 112形成栅极接触280和源极/漏极接触282以分别电连接到栅电极271和外延源极/漏极区域108。
在一些实施例中，第一区域50C中的半导体器件51C通过结合n型偶极子元素而具有降低的阈值电压，并且第二区域50D中的半导体器件51D通过结合p型偶极子元素而具有增加的阈值电压，反之亦然。在这样的实施例中，第一区域50C中的半导体器件51C具有比第二区域50D中的半导体器件51D的阈值电压低约40mV至约900mV的阈值电压，反之亦然。在其他实施例中，半导体器件51C和半导体器件51D可以使用相同类型的偶极子元素并且具有0mV至约430mV之间的阈值电压差。
图37、图38A、图38B、图39A、图39B、图40A、图40B、图41A、图41B、图42A、图42B、图43A、图43B、图44A和图44B示出了根据实施例的在某些制造阶段的FinFET器件300。在一些实施例中，在FinFET器件300中提供两步骤形成的栅极介电层。在该实施例中，相同的部件被指定为与前述实施例中相同的附图标记。注意，虽然图37、图38A、图38B、图39A、图39B、图40A、图40B、图41A、图41B、图42A、图42B、图43A、图43B、图44A和图44B仅示出了一个器件区域，但是器件区域可以结合到本公开的各个实施例中。所示的器件区域可以与具有前述实施例(具有或不具有结合其中的其他偶极子元素)的两步骤形成的栅极介电层的其他器件区域集成，并且可以与它们相应的制造工艺兼容。例如，不同鳍上的栅极介电层可以具有不同的偶极子元素。
图37以三维视图示出了根据一些实施例的FinFET的示例。FinFET器件300包括在衬底50(例如半导体衬底)上方的半导体鳍62。隔离区域72设置在衬底50中，并且半导体鳍62从相邻的隔离区域72上方和之间突出。栅极介电层364沿着半导体鳍62的侧壁和半导体鳍62的顶面上方，并且栅电极371在栅极介电层364上方。外延源极/漏极区域108相对于栅极介电层364和栅电极371设置在半导体鳍62的相对侧。
图37进一步示出了在后面的附图中使用的参考截面。截面D-D'沿着半导体鳍62的纵轴并且在例如FinFET器件300的外延源极/漏极区域108之间的电流流动的方向上(例如沿着X轴)。截面E-E'垂直于截面D-D'并且沿着栅电极371的纵轴并且在例如垂直于FinFET器件300的外延源极/漏极区域108之间的电流流动方向的方向上(例如沿着Y轴)。在栅电极371下方并插入在外延源极/漏极区域108之间的半导体鳍62用作FinFET器件300的沟道区域。图38A、图39A、图40A、图41A、图42A、图43A和图44A示出了图37所示的参考截面E-E'，除了多个鳍之外。图38B、图39B、图40B、图41B、图42B、图43B和图44B是沿着图37所示的参考截面D-D'示出的。为清楚起见，后续附图参考这些参考截面。
在图38A和图38B中，根据一些实施例，提供了FinFET器件300。FinFET器件300包括在衬底50上方突出的半导体鳍62。隔离区域72设置在相邻的半导体鳍62之间。在一些实施例中，伪栅极介电97、伪栅极94、掩模96设置在半导体鳍62上方，并且伪栅极介电97和伪栅极94跨过半导体鳍62。栅极间隔件98可以沿着伪栅极介电97、伪栅极94和掩模96的侧壁延伸。在图39A和图39B中，在蚀刻步骤中去除伪栅极介电97、伪栅极94和掩模96，从而形成凹槽316。在一些实施例中，伪栅极介电97和伪栅极94通过各向异性干蚀刻工艺去除。例如，蚀刻工艺可以包括使用选择性地蚀刻伪栅极介电97和伪栅极94而不蚀刻隔离区域72或栅极间隔体98的反应气体的干蚀刻工艺。每个凹槽316暴露对应的半导体鳍62。
在图40A和图40B中，介电层342共形地沉积在凹槽316中，诸如在半导体鳍62的顶面和侧壁上方。在一些实施例中，虽然未在图40A和图40B中示出，但是可以在沉积介电层342之前形成界面层。在一些实施例中，介电层342由与栅极介电层142相同的材料使用相同或类似的方法形成。在一些实施例中，介电层342可以具有约8埃至约20埃的厚度。根据一些实施例，偶极子层344共形地沉积在介电层322上方。偶极子层344可以由与偶极子层144相同的材料使用相同或类似的方法形成。在一些实施例中，偶极子层344的厚度小于约1nm，或者在约2埃至约9埃之间。
在图41A和图41B中，对FinFET器件300施加热处理(例如对偶极子层344施加热处理)以将偶极子层344的偶极子元素引入介电层342中，从而形成掺杂的栅极介电层348。在一些实施例中，掺杂的栅极介电层348可以具有与掺杂的栅极介电层148类似的特性或性质。
在一些实施例中，在热处理之后，去除掺杂的栅极介电层348上方的偶极子层344的剩余部分。根据一些实施例，偶极子层344通过合适的蚀刻方法去除，例如湿蚀刻工艺。蚀刻工艺可使用蚀刻偶极子层344的材料比蚀刻掺杂的栅极介电层348的材料更快的蚀刻剂。
接下来，根据一些实施例，在图42A和图42B中，在掺杂的栅极介电层348上方形成介电层350，并且在介电层350上方形成阻挡层352。在一些实施例中，可以省略阻挡层352。介电层350和阻挡层352可以分别由与介电层150和阻挡层152相同的材料分别使用相同或类似的方法形成。
在图43A和图43B中，根据一些实施例，将氟原子引入介电层350，从而形成含氟栅极介电层360。氟原子可以在介电层350、348和/或下面的界面层中钝化氧空位和/或减少硅悬空键，以增加FinFET器件300的迁移率。含氟栅极介电层360可以使用以上在形成含氟栅极介电层160时所讨论的类似工艺和/或材料掺杂有氟原子。
在一些实施例中，去除阻挡层352。阻挡层352可以通过任何合适的蚀刻工艺被去除，诸如通过NH4OH、H2O2和H2O的混合物，HCl、H2O2和H2O的混合物，H2SO4、H2O2和H2O的混合物或它们的组合被蚀刻。在形成含氟层的实施例中，含氟层被去除，诸如通过包含磷酸的蚀刻剂被去除。
接下来，在图44A和图44B中，栅电极371形成在栅极介电层346上方。根据一些实施例，栅电极371沉积在栅极介电层346上方。通过诸如CMP的平坦化工艺去除凹槽316的部分之外的栅电极371的部分。栅电极371可以由与栅电极171相同或类似的材料形成。每个栅电极371以及相应的界面层(如果存在)和栅极介电层346可以统称为栅极堆叠件、替换栅极结构或金属栅极结构。栅电极371和栅极堆叠件可以沿着半导体鳍62的沟道区域的侧壁延伸。
如普通技术人员容易理解的，可以执行附加的工艺以完成FinFET器件300的制造，因此此处不再重复细节。例如，可以在栅极堆叠件和外延源极/漏极区域108上方沉积ILD。此外，可以穿过ILD形成栅极接触件和源极/漏极接触件以分别电连接到栅电极371和外延源极/漏极区域108。
根据本公开的各种实施例，可以使用两步骤工艺形成栅极介电层，这允许在不同区域中结合或不结合各种偶极子元素的栅极介电层。因此，通过使用栅极介电层，不同区域的半导体器件可以具有不同的阈值电压。此外，在一些实施例中，使用两步骤工艺形成的栅极介电层提供了良好控制的氟原子分布。使用例如本文的两步骤工艺形成的栅极介电层，可以允许大部分氟原子和大部分偶极子元素位于不同的栅极介电层内并且因此彼此分离。因此，偶极子元素和氟原子之间对电压调谐性能引起的干扰可以降低到可接受的水平或最小的水平。可以提供具有阈值电压和所需器件性能的任意组合的半导体器件，因此可以满足集成电路的各种设计需求。
在一个实施例中，一种形成半导体器件的方法，该方法包括：在第一区域中的第一沟道区域上方和第二区域中的第二沟道区域上方形成第一介电层；将第一偶极子元素引入第一区域中的第一介电层中，以在第一区域中形成第一含偶极子栅极介电层；在第一含偶极子栅极介电层上方形成第二介电层；将氟引入第二介电层，以在第一含偶极子栅极介电层上方形成第一含氟栅极介电层；以及在第一含氟栅极介电层上方形成栅电极。在一个实施例中，引入氟包括：将第二介电层暴露于含氟气体环境；以及退火以将氟从含氟气体环境扩散到第二介电层中。在一个实施例中，引入氟包括：在第二介电层上方形成含氟层；以及退火以将氟从含氟层扩散到第二介电层中。在一个实施例中，将第一偶极子元素引入第一介电层中包括：在第一区域中和第二区域中的第一介电层上方形成第一偶极子层，其中，第一偶极子层包括第一偶极子元素的氧化物；去除第二区域中的第一偶极子层的部分；对第一偶极子层施加热处理；以及在对第一偶极子层施加热处理之后，在形成第二介电层之前去除位于第一沟道区域上方的第一偶极子层的剩余部分。在一个实施例中，还包括：在第一区域中形成第一含偶极子栅极介电层之后，将第二偶极子元素引入第二区域中的第一介电层中，以在第二区域中形成第二含偶极子栅极介电层。在一个实施例中，将第二偶极子元素引入第一介电层中包括：
在第二区域中的第一介电层和第一区域中的第一含偶极子栅极介电层上方形成第二偶极子层，其中，第二偶极子层包括第二偶极子元素的氧化物；对第二偶极子层施加热处理；以及在对第二偶极子层施加热处理之后，在形成第二介电层之前去除第二区域中的第二偶极子层的剩余部分，其中，在第一含偶极子栅极介电层上方形成第二介电层包括在第一区域中的第一含偶极子栅极介电层上方和第二区域中的第二含偶极子栅极介电层上方形成第二介电层。在一个实施例中，还包括：在对第二偶极子层施加热处理之前，去除第一区域中的第二偶极子层的部分。在一个实施例中，第一介电层和第二介电层由相同的材料形成。
在一个实施例中，一种半导体器件包括：第一栅极介电层，设置在沟道区域上方；第二栅极介电层，设置在第一栅极介电层上方，其中，第一栅极介电层包含掺杂有氟和偶极子元素的第一氧化物，并且第二栅极介电层包含掺杂有氟的第二氧化物，其中，第一栅极介电层和第二栅极介电层的组合中的氟峰值浓度位于第二栅极介电层内；以及栅极结构，设置在第二栅极介电层上方。在一个实施例中，偶极子元素包括La、Y、Ti、Ge、Al、Ga、Zn或它们的组合。在一个实施例中，第一栅极介电层和第二栅极介电层的组合中的氟总量的60％以上分布在第二栅极介电层中。在一个实施例中，第二栅极介电层具有0.01％-9％的氟原子浓度。在一个实施例中，第一氧化物和第二氧化物是相同的材料。在一实施例中，在沿着第一栅极介电层的厚度方向上相邻于或位于中心部分处第一栅极介电层具有偶极子元素的峰值浓度。
在一个实施例中，一种半导体器件包括：第一晶体管，第一晶体管包括：第一含偶极子栅极介电层，设置在第一沟道区域上方，其中，第一含偶极子栅极介电层包括掺杂有第一偶极子元素和氟的第一氧化物；第一含氟栅极介电层，设置在第一含偶极子栅极介电层上方，其中，第一含氟栅极介电层包括掺杂有氟的第二氧化物，其中，第一含氟栅极介电层中的氟峰值浓度大于第一含偶极子栅极介电层中的氟峰值浓度；和第一栅电极，设置在第一含氟栅极介电层上方；以及第二晶体管，第二晶体管包括：第二含偶极子栅极介电层，设置在第二沟道区域上方，其中，第二含偶极子栅极介电层包括掺杂有第二偶极子元素和氟的第三氧化物，其中，第一偶极子元素不同于第二偶极子元素；第二含氟栅极介电层，设置在第二含偶极子栅极介电层上方，其中，第二含氟栅极介电层包括掺杂有氟的第四氧化物，其中，第二含氟栅极介电层中的氟峰值浓度大于第二含偶极子栅极介电层中的氟峰值浓度；和第二栅电极，设置在第二含氟栅极介电层上方。在一个实施例中，第一氧化物和第三氧化物是相同的材料。在一个实施例中，第一偶极子元素和第二偶极子元素具有相同的类型。在一个实施例中，第一偶极子元素和第二偶极子元素具有不同的类型。在一个实施例中，第一晶体管还包括第一源极/漏极区域，其中，第二晶体管还包括第二源极/漏极区域，其中，第一源极/漏极区域和第二源极/漏极区域具有不同的导电类型。在一个实施例中，第一晶体管还包括第一源极/漏极区域，其中，第二晶体管还包括第二源极/漏极区域，其中，第一源极/漏极区域和第二源极/漏极区域具有相同的导电类型。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在第一区域中的第一沟道区域上方和第二区域中的第二沟道区域上方形成第一介电层；
将第一偶极子元素引入所述第一区域中的所述第一介电层中，以在所述第一区域中形成第一含偶极子栅极介电层；
在所述第一含偶极子栅极介电层上方形成第二介电层；
将氟引入所述第二介电层，以在所述第一含偶极子栅极介电层上方形成第一含氟栅极介电层；以及
在所述第一含氟栅极介电层上方形成栅电极。
2.根据权利要求1所述的方法，其中，引入氟包括：
将所述第二介电层暴露于含氟气体环境；以及
退火以将氟从所述含氟气体环境扩散到所述第二介电层中。
3.根据权利要求1所述的方法，其中，引入氟包括：
在所述第二介电层上方形成含氟层；以及
退火以将氟从所述含氟层扩散到所述第二介电层中。
4.根据权利要求1所述的方法，其中，将所述第一偶极子元素引入所述第一介电层中包括：
在所述第一区域中和所述第二区域中的所述第一介电层上方形成第一偶极子层，其中，所述第一偶极子层包括所述第一偶极子元素的氧化物；
去除所述第二区域中的所述第一偶极子层的部分；
对所述第一偶极子层施加热处理；以及
在对所述第一偶极子层施加所述热处理之后，在形成所述第二介电层之前去除位于所述第一沟道区域上方的所述第一偶极子层的剩余部分。
5.根据权利要求1所述的方法，还包括：在所述第一区域中形成所述第一含偶极子栅极介电层之后，将第二偶极子元素引入所述第二区域中的所述第一介电层中，以在所述第二区域中形成第二含偶极子栅极介电层。
6.根据权利要求5所述的方法，其中，将所述第二偶极子元素引入所述第一介电层中包括：
在所述第二区域中的所述第一介电层和所述第一区域中的所述第一含偶极子栅极介电层上方形成第二偶极子层，其中，所述第二偶极子层包括所述第二偶极子元素的氧化物；
对所述第二偶极子层施加热处理；以及
在对所述第二偶极子层施加所述热处理之后，在形成所述第二介电层之前去除所述第二区域中的所述第二偶极子层的剩余部分，
其中，在所述第一含偶极子栅极介电层上方形成所述第二介电层包括在所述第一区域中的所述第一含偶极子栅极介电层上方和所述第二区域中的所述第二含偶极子栅极介电层上方形成所述第二介电层。
7.根据权利要求6所述的方法，还包括：在对所述第二偶极子层施加所述热处理之前，去除所述第一区域中的所述第二偶极子层的部分。
8.根据权利要求1所述的方法，其中，所述第一介电层和所述第二介电层由相同的材料形成。
9.一种半导体器件，包括：
第一栅极介电层，设置在沟道区域上方；
第二栅极介电层，设置在所述第一栅极介电层上方，其中，所述第一栅极介电层包含掺杂有氟和偶极子元素的第一氧化物，并且所述第二栅极介电层包含掺杂有氟的第二氧化物，其中，所述第一栅极介电层和所述第二栅极介电层的组合中的氟峰值浓度位于所述第二栅极介电层内；以及
栅极结构，设置在所述第二栅极介电层上方。
10.一种半导体器件，包括：
第一晶体管，所述第一晶体管包括：
第一含偶极子栅极介电层，设置在第一沟道区域上方，其中，所述第一含偶极子栅极介电层包括掺杂有第一偶极子元素和氟的第一氧化物；
第一含氟栅极介电层，设置在所述第一含偶极子栅极介电层上方，其中，所述第一含氟栅极介电层包括掺杂有氟的第二氧化物，其中，所述第一含氟栅极介电层中的氟峰值浓度大于所述第一含偶极子栅极介电层中的氟峰值浓度；和
第一栅电极，设置在所述第一含氟栅极介电层上方；以及
第二晶体管，所述第二晶体管包括：
第二含偶极子栅极介电层，设置在第二沟道区域上方，其中，所述第二含偶极子栅极介电层包括掺杂有第二偶极子元素和氟的第三氧化物，其中，所述第一偶极子元素不同于所述第二偶极子元素；
第二含氟栅极介电层，设置在所述第二含偶极子栅极介电层上方，其中，所述第二含氟栅极介电层包括掺杂有氟的第四氧化物，其中，所述第二含氟栅极介电层中的氟峰值浓度大于所述第二含偶极子栅极介电层中的氟峰值浓度；和
第二栅电极，设置在所述第二含氟栅极介电层上方。
CN202210812003.XA 2021-10-15 2022-07-11 半导体器件及其形成方法 Pending CN115911109A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163256172P 2021-10-15 2021-10-15
US63/256,172 2021-10-15
US17/705,004 US20230120117A1 (en) 2021-10-15 2022-03-25 Nanostructure Field-Effect Transistor Device and Method of Forming
US17/705,004 2022-03-25

Publications (1)

Publication Number Publication Date
CN115911109A true CN115911109A (zh) 2023-04-04

Family

ID=85981012

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210812003.XA Pending CN115911109A (zh) 2021-10-15 2022-07-11 半导体器件及其形成方法

Country Status (2)

Country Link
US (1) US20230120117A1 (zh)
CN (1) CN115911109A (zh)

Also Published As

Publication number Publication date
TW202331846A (zh) 2023-08-01
US20230120117A1 (en) 2023-04-20

Similar Documents

Publication Publication Date Title
KR102341589B1 (ko) 반도체 디바이스 및 방법
CN112447715A (zh) Finfet器件和方法
US11916114B2 (en) Gate structures in transistors and method of forming same
TWI828962B (zh) 半導體裝置及其形成方法
US11942523B2 (en) Semiconductor devices and methods of forming the same
US20240177998A1 (en) Transistor Gate Structure and Method of Forming
US20220231022A1 (en) Semiconductor Device and Method
US20210273096A1 (en) Semiconductor Device and Method
US11637180B2 (en) Transistor gate structures and methods of forming the same
CN113113408A (zh) 半导体装置
US20230120117A1 (en) Nanostructure Field-Effect Transistor Device and Method of Forming
US11652155B2 (en) Air spacer and method of forming same
US11996412B2 (en) Semiconductor device and method of forming same
US11901439B2 (en) Semiconductor device and method
TWI807706B (zh) 半導體裝置及其製造方法
TWI821740B (zh) 奈米片的氟摻入方法
KR102546906B1 (ko) Finfet 디바이스 및 방법
KR20220154598A (ko) 반도체 디바이스 및 제조 방법
CN114551578A (zh) 半导体装置和其形成方法
CN113571473A (zh) 间隙填充结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination