CN115905813B - 一种基于vpx架构的可重构信号处理板的重构方法 - Google Patents

Abstract

本发明公开了一种基于VPX架构的可重构信号处理板的重构方法，所述方法包括：S1：用户在上位机将需要更新的应用程序bin文件以及重构指令通过以太网下发至所述可重构信号处理板；S2：DSP信号处理模块在接收到应用程序bin文件和重构指令后，判断所述重构指令对应的重构模块；S3：根据所述重构指令，将所述应用程序bin文件进行烧写，并控制对应重构模块执行配置和复位，以实现对应重构模块的重构过程。本发明解决了目前信号处理系统无法实现系统的可重构、可扩展、可裁剪、快速功能生成以及宽带高速数字信号处理的技术问题。

Description

一种基于VPX架构的可重构信号处理板的重构方法

技术领域

本发明涉及信号处理技术领域，尤其涉及到一种基于VPX架构的可重构信号处理板的重构方法。

背景技术

载荷是各类信号处理平台最为重要的组成部分，它决定着信号处理平台所形成的能力。随着电子技术的进步和成熟，以及任务需求和功能密度的不断增加，对载荷，特别是电子载荷的信号处理功能和性能提出了各种很高的要求，主要表现为信号类别多、算法复杂和业务快速多变3个方面。传统电子系统有着相对固定的应用场景，一般从项目论证开始，载荷的功能性能是单一的、固定的。即一种功能、一套设备，通信、导航、识别、雷达、遥测等电子设备各自均有专用且相对独立的系统。这种基于独立功能设备的系统设计方式，其载荷功能软件与特定硬件绑定、不具备功能重构能力、可扩展性低，导致平台设计不够灵活，无法满足不同的任务应用需求，也不能适应日益增长的差异化需求。因此对于各类信号处理系统，需要设计一种信号处理能力强并且可以快速适应业务变化的新型可重构信号处理板及其重构方法。

中国专利202210037810 .9公开了一种多频段高性能信号处理平台，该专利方案主要想解决的技术问题是多频段高性能信号处理，并设计出了一种包括：下变频模块、中频信号处理模块、上变频模块、频综模块和计算机控制模块组成的信号处理平台。该方案能实现8GHz～40GHz频段的射频信号转换为中频信号后的处理，以及通过上变频模块将中频信号上变频转换到与输入信号相匹配的射频频率上，并输出所述射频频率信号。但从专利文献披露的内容来看，其无法实现系统的可重构、可扩展、可裁剪、快速功能生成以及宽带高速数字信号处理。

发明内容

本发明的主要目的在于提供一种基于VPX架构的可重构信号处理板的重构方法，旨在解决目前信号处理系统无法实现系统的可重构、可扩展、可裁剪、快速功能生成以及宽带高速数字信号处理的技术问题。

为实现上述目的，本发明提供一种基于VPX架构的可重构信号处理板，包括VPX连接器、控制模块、电源转换模块、时钟分发模块、ADC采集模块、FPGA信号处理模块和DSP信号处理模块；其中：

所述VPX连接器连接外部提供的供电电源电压、时钟信号和中频信号；

所述ADC采集模块连接所述VPX连接器和所述FPGA信号处理模块，用于将VPX连接器发送的中频信号转换为数据流，并将所述数据流送入FPGA信号处理模块；

所述FPGA信号处理模块连接所述VPX连接器和所述ADC采集模块，用于对ADC采集模块和VPX连接送入的数据进行预处理；

所述DSP信号处理模块连接所述FPGA信号处理模块，用于对FPGA信号处理模块送入的数据进行处理，生成发送至控制模块的重构指令，以使FPGA信号处理模块或DSP信号处理模块执行重构；

所述控制模块、所述电源转换模块和所述时钟分发模块分别连接VPX连接器，并为所述ADC采集模块、FPGA信号处理模块和DSP信号处理模块提供控制信号、供电电流和时钟信号。

可选的，所述重构指令包括DSP重构指令或FPGA重构指令。

可选的，所述DSP信号处理模块包括多核DSP处理器及其外围电路；当所述重构指令为DSP重构指令时，在DSP处理器将接收的数据文件烧写后，驱动所述控制模块对DSP处理器进行复位，以实现DSP信号处理模块的重构。

可选的，所述DSP处理器采用型号为TMS320C6678ACYPA的处理器。

可选的，所述DSP信号处理模块通过高速串行数据接口与所述控制模块通信连接。

可选的，所述FPGA信号处理模块包括FPGA芯片及其外围电路；当所述重构指令为FPGA重构指令时，DSP信号处理模块将接收的数据文件通过高速串行数据接口发送至控制模块，在控制模块控制FPGA芯片将数据文件烧写后，实现FPGA信号处理模块的重构。

可选的，所述FPGA芯片采用两片型号为XC7V690T的FPGA。

可选的，所述控制模块采用型号为XC6SLX150T的Spartan6 FPGA。

此外，为了实现上述目的，本发明还提供了一种基于VPX架构的可重构信号处理板的重构方法，用于如上所述的基于VPX架构的可重构信号处理板，所述方法包括：

S1：用户在上位机将需要更新的应用程序bin文件以及重构指令通过以太网下发至所述可重构信号处理板；

S2：DSP信号处理模块在接收到应用程序bin文件和重构指令后，判断所述重构指令对应的重构模块；

S3：根据所述重构指令，将所述应用程序bin文件进行烧写，并控制对应重构模块执行配置和复位，以实现对应重构模块的重构过程。

可选的，所述步骤S3，具体包括：

S31：当所述重构指令为DSP重构指令时，在DSP处理器将接收的数据文件烧写后，驱动所述控制模块对DSP处理器进行复位，以实现DSP信号处理模块的重构；

S32：当所述重构指令为FPGA重构指令时，DSP信号处理模块将接收的数据文件通过高速串行数据接口发送至控制模块，在控制模块控制FPGA芯片将数据文件烧写后，实现FPGA信号处理模块的重构。

本发明的有益技术效果：

（1）信号处理板采用了先进的软件无线电架构设计电路，可应用于多个领域，能适应宽带通信信号处理、通信对抗、雷达对抗等实时要求较高的技术领域，本发明支持多通道较宽输入带宽的中频信号采集，具备高采样率，高模数转换精度，具有强大的信号处理及运算能力以及可靠的高速数据传输能力。能同时以高达1GSPS的采样率对最多8路中频信号（中心频率140MHz&带宽60MHz，中心频率600MHz&带宽260MHz等）进行采集和处理，其中FPGA峰值浮点性能为1.8T FLOPS，DSP主频最高可达1GHz，运算能力高达16DMIPS/MHz。

（2）信号处理板采用了VPX架构设计，可支持多通道信号处理系统的可扩展、可裁剪，在标准的8U机箱内可支持1～13个信号处理板的任意配置。

（3）信号处理板采用了并行重构方法设计，板卡功能重构时间不超过10秒，支持信号处理系统可配置、快速功能重构，并且可支持用户应用软件模块嵌入、加载和二次开发需求。

附图说明

图1为本发明实施例中基于VPX架构的可重构信号处理板的架构示意图；

图2为本发明实施例中基于VPX架构的可重构信号处理板的电路示意图；

图3为本发明实施例中基于可重构信号处理板实施可重构技术方法的示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释发明，并不用于限定发明。

下面将结合发明实施例中的附图，对发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是发明的一部分实施例，而不是全部的实施例。基于发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于发明保护的范围。

需要说明，发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在发明要求的保护范围之内。

参照图1，图1为本发明实施例方案涉及的一种基于VPX架构的可重构信号处理板的架构示意图。

本实施例提供一种基于VPX架构的可重构信号处理板，板卡采用VPX总线架构，包括连接器组件模块、电源模块、时钟模块、功能控制模块、采集模块、FPGA信号处理模块以及DSP信号处理模块组成。

其中连接器组件模块与电源转换模块、时钟生成分发模块、ADC采集模块及FPGA信号处理模块相连接；电源转换模块与所述板卡内部各模块都有连接，为其电路提供直流电；时钟生成分发模块与控制模块、ADC采集模块、FPGA信号处理模块以及DSP信号处理模块连接，为这些模块提供所需时钟；控制模块作所述板卡内部各模块的控制枢纽，与它们都有连接；ADC采集模块与FPGA信号处理模块连接；FPGA信号处理模块与DSP信号处理模块相互连接具体架构如附图一所示。

所述连接器组件模块，采用的是VPX加固混装型电连接器，用于接入相关板卡供电电源电压、板卡所需时钟信号、目标信号经过射频前端处理后的中频信号以及板卡之间的数据交互，其包含1个电源插座、3个数字插座、2个MT光纤接口、16个射频接口。

所述电源转换模块，包括以DC-DC及LDO类型的各类电源转换芯片为主组成的电路，能够将由VPX连接器接入的外部供电电源转换为板卡各模块需要的电压。

所述时钟生成分发模块，主要由锁相环以及时钟BUFFER电路构成，能够将由VPX连接器接入外部原子钟或者板卡内部晶振产生的时钟并转换生成各个模块所需时钟，并将其分发到关键芯片。

所述控制模块，以一片中端FPGA作为该模块的关键控制芯片，另外还包括电源控制电路、时钟管理电路、信号驱动电路以及重构功能配置电路。通过对该模块的控制芯片编程以驱动上述各电路完成对板卡整体状态以及各个模块相应工作状态的配置：包括板卡时钟电源管理、板卡全局复位、关键芯片启动模式、关键芯片的程序动态加载等。其中电源控制电路负责控制电源转换模块的使能管脚，使其按板卡各模块关键芯片的规定上电时序输出芯片供电电压，并且监测其工作状态。时钟管理电路负责配置时钟生成分发模块生成板卡关键芯片所需的工作时钟信号类型、频率以及精度等关键参数，信号驱动电路负责监控和板卡全局状态相关的信号，并且对板卡关键芯片的信号，如复位、启动模式、工作状态等信号进行配置，保证板卡及芯片的正常启动和运行。重构功能配置电路负责控制板卡关键芯片动态加载的加载模式、加载启动时序以及加载的文件数据传输，使芯片能完成动态程序文件配置并执行加载文件的数据，完成芯片程序的动态加载，从而实现可重构的功能。该模块是板卡实现可重构技术的关键模块，可完成板卡上2片FPGA和1片DSP的配置和快速功能生成。

所述ADC采集模块，包含信号滤波放大电路和高速A/D转换电路，用于完成模拟中频信号的采集，将采集的数据流送入FPGA信号处理模块进行数字信号预处理。

所述FPGA信号处理模块，主要由两片高性能FPGA芯片以及其外围电路系统组成，其作用是主要完成对目标信号的接收、检测截获、频率识别等处理。

所述DSP信号处理模块，主要由一片多核DSP处理器以及其外围电路系统组成，其作用是主要完成数据融合、信号拼接、数据解调解码等功能。

为了便于理解，本实施例提出一种基于VPX架构的可重构信号处理板的具体实例，具体如下：

参照图2，连接器组件模块主要负责接入包括8路中频信号、1路外部20MHz原子钟信号以及外部电源12V电压信号，VPX连接器采用标准的JVPX插头，型号为JVPX-45T8aAgd8AAgdD8-A，其功能还包含通过数字插座实现板间的多路高速信号接口互联以及24路光纤接口互联。

电源转换模块用于将由VPX电源插座接入的12V电压进行转化，其采用LTM4633、LTM4644等DC-DC电源转换芯片以及LT3070、TPS74401等LDO电源转换芯片实现多级电压转换，每级均配置相关的滤波电路以消除纹波，并且各模块供电系统独立设计，以降低模块之间的相互干扰。对上电顺序有要求的芯片，供电电压由控制模块配合控制电源转换芯片的使能管脚和上电指示管脚，以对其进行管理。

时钟生成分发模块用于将VPX射频接口输入的20MHz信号或者板卡内部晶振产生的时钟信号通过控制模块对AD9528、CDCE62005等锁相环配置实现对其的分频倍频以及ICS8516、ICS8545等时钟驱动器的转换处理，产生各个模块所需相应的高精度时钟，并对有同步需求的时钟在分发前做同步处理。

控制模块是实现本板卡重构功能的关键模块，采用一片Spartan6 FPGA作为板卡全局电源时钟管理控制以及为相关芯片实行程序在线加载控制，型号为XC6SLX150T， FPGA外挂1个内存64MB的SPI FLASH用于存储烧写文件。

当用户在PC机界面启动可重构指令后，将相关数据文件通过以千兆太网口发送到板卡，若需要重构DSP数字信号处理模块，则待DSP芯片将数据文件烧写至自身挂接的FLASH后，DSP会通过I/O口的通知Spartan6 FPGA对DSP芯对其复位并配置其外围的输入时钟和电源，使其重新上电工作，从而实现DSP信号处理模块的可重构技术；Spartan6 FPGA与DSP之间使用一个高速串行数据接口进行数据传输：采用RapidIO协议，速率为3.125 Gbps，X1模式。若需要重构FPGA信号处理分析模块，则DSP将数据文件通过该高速串行数据接口传输至Spartan6 FPGA，Spartan6 FPGA使用SlectMap接口对两片V7 FPGA进行应用程序烧写文件数据传输配置，使FPGA的功能应用程序完成在线加载，从而实现FPGA信号处理模块的可重构技术。由于整个重构过程的数据文件传输的接要由千兆以太网口以及高速串行接口等高速接口组成，并且可支持对本板的2片FPGA芯片和DSP芯片同时加载数据文件，故整板重构时间可控制在秒级。本信号处理板的可重构信号处理实施流程如下，见附图3所示：

（1）用户在上位机将界面将需要更新的应用程序bin文件以及相关指令通过以太网下发到板卡。

（2）DSP接收到文件和指令后，首先对指令进行识别解析，确认需要重构的模块芯片、文件大小等关键信息后进行下一步操作。

（3）若指令解析出需要重构DSP信号处理模块，则DSP将文件写入自己挂接的FLASH里，并且完成之后校验写入是否成功，若失败则重新写入，若成功则向上位机报告已经成功完成更新程序烧写，并通知Spartan6对其进行重新上电配置及复位，使其重启加载才更新的程序，从而完成DSP信号处理模块的可重构功能。

（4）若指令解析出需要重构FPGA可编程信号处理分析模块,则DSP将指令和文件通过SRIO接口传输至Spartan6，Spartan6接收到指令和文件后通过SlectMap将文件数据配置至相应的V7 FPGA上，并在完成后校验配置是否成功，若失败则重新配置，若成功则V7会自动重新加载才更新的程序，并且Spartan6将成功的结果经由DSP回传至上位机，从而完成FPGA信号处理模块的可重构功能。

ADC采集模块用于对输入的8路中频信号采集处理，采用4片AD9680芯片，采样时钟由时钟分发模块的AD9528锁相环提供，以保证每片采样时钟同步，输入频率为140MHz（带宽60MHz），600MHz（带宽260MHz）；采样率为每路：≥1GSPS采样率，分辨率14位，有效位宽：≥10位。

FPGA信号处理模块使用了两片型号为XC7V690T（简称V7）的FPGA完成对目标信号的接收、检测截获、频率识别等处理，该芯片为大规模可编程逻辑器件，其中包含3600个数字信号处理器，1470个36Kb的BRAM，693120个逻辑单元，20个CMT，3个PCIE3.0，80个GTH等可编程资源，可实现高性能数字信号处理、大容量的逻辑运算等应用，具有高带宽的数据吞吐能力。

两片V7 FPGA之间的数据通信接口包括5个GTH高速口（采用Aurora/RapidIO协议，速率为3.125 Gbps，支持X1或X4模式传输）、30对LVDS差分信号接口（速率为375MB/s）；V7FGPA与VPX连接器的数据通信接口包括两个GTH高速口（采用Aurora/RapidIO协议，速率为3.125 Gbps，支持X1或X4模式传输）、一个MT光纤模（采用Aurora协议，速率为8.25 Gbps，支持X1或X4模式）；每片V7 FPGA与DSP之间的数据通信接口包括一个高速串行数据接口（采用RapidIO协议，速率为3.125 Gbps，X1模式）、一个EMIF接口（采用异步模式，数据位宽16位，速率90MB/s）。

DSP信号处理模块选用TI公司的高性能浮点处理器TMS320C6678ACYPA，该处理器集成 8个core，主频可达1.25GHz；集成32KB的L1P和32KB的L1D；64-bit DDR3 存储控制器；4个SerDes。DSP外挂1个内存128Mb的SPI FLASH用于存储烧写文件。另外DSP外接4片2Gb的DDR3用于存放数据以及读写数据，数据位宽64位，速率为1333MB/s。DSP到PHY芯片实现1路SGMII信号传输，速率支持 10Mbps/100Mbps/1Gbps/自适应；协议支持TCP/IP、UDP、MAC；PHY芯片用于SGMII信号与MDI信号的转换，以实现PC上位机软件与板卡的以太网通信。

在优选的实施例中，将DSP数字信号处理模块中的高性能数字信号处理器由单片设置成2片。

在本实施例中，提供了一种基于VPX架构的可重构信号处理板的重构方法，能在一定中频范围内全概率捕获相关信号进行侦察分析，保证实施精确网络侦察；并完成对信号的检测识别、高速跳频拼接、解调解码、多路数据融合以及信号处理快速可重构等功能。

本实施例提供的基于VPX架构的可重构信号处理板及其重构方法，基于“硬件平台+软件载荷”设计理念系统的可重构技术能力，解决以下技术问题：

a）可适应多种任务及快速功能生成

随着电子技术、通信技术的快速发展，现代战场的目标探测、侦察与反侦察、干扰与反干扰技术也在快速发展变化，因此，如何在密集、复杂，瞬息万变的无线通信网络环境中实时感知网络态势，实现侦察能力快速重构生成，及时调整参数，以快速截获、分析、识别、解析出无线网络信号，成为致胜的关键。不同应用场景面对的任务和目标的侧重点有所不同，信号处理模块必须适应这种变化，具备可重构、可扩展、可裁剪、快速功能生成的能力。

b）支持用户应用软件模块嵌入、加载和二次开发需求

在工程任务实施过程中，场景也会发生变化，在原功能载荷开发人员无法及时现场保障的条件下，为了应对已知变化的需求，满足用户应急科研的需要，信号处理模块需要预留功能载荷的二次开发接口，提升系统的可重构能力。

以上仅为发明的优选实施例，并非因此限制发明的专利范围，凡是利用发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在发明的专利保护范围内。

Claims (1)

1.一种基于VPX架构的可重构信号处理板的重构方法，其特征在于，用于如基于VPX架构的可重构信号处理板，所述的基于VPX架构的可重构信号处理板，包括VPX连接器、控制模块、电源转换模块、时钟分发模块、ADC采集模块、FPGA信号处理模块和DSP信号处理模块；其中：

所述VPX连接器连接外部提供的供电电源电压、时钟信号和中频信号；

所述ADC采集模块连接所述VPX连接器和所述FPGA信号处理模块，用于将VPX连接器发送的中频信号转换为数据流，并将所述数据流送入FPGA信号处理模块；

所述FPGA信号处理模块连接所述VPX连接器和所述ADC采集模块，用于对ADC采集模块和VPX连接器送入的数据进行预处理；

所述DSP信号处理模块连接所述FPGA信号处理模块，用于对FPGA信号处理模块送入的数据进行处理，生成发送至控制模块的重构指令，以使FPGA信号处理模块或DSP信号处理模块执行重构；

所述控制模块、所述电源转换模块和所述时钟分发模块分别连接VPX连接器，并为所述ADC采集模块、FPGA信号处理模块和DSP信号处理模块提供控制信号、供电电流和时钟信号；

所述重构指令包括DSP重构指令或FPGA重构指令；

所述DSP信号处理模块包括多核DSP处理器及其外围电路；当所述重构指令为DSP重构指令时，在DSP处理器将接收的数据文件烧写后，驱动所述控制模块对DSP处理器进行复位，以实现DSP信号处理模块的重构；

所述DSP处理器采用型号为TMS320C6678ACYPA的处理器；

所述DSP信号处理模块通过高速串行数据接口与所述控制模块通信连接；

所述FPGA信号处理模块包括FPGA芯片及其外围电路，FPGA芯片包括Select-Map接口；当所述重构指令为FPGA重构指令时，DSP信号处理模块将接收的数据文件通过高速串行数据接口发送至控制模块，在控制模块将数据通过Select-Map接口直接配置至FPGA芯片后，实现FPGA信号处理模块的重构；

所述FPGA芯片采用两片型号为XC7V690T的FPGA；

所述控制模块采用型号为XC6SLX150T的Spartan6 FPGA；

所述方法包括：

S1：用户在上位机将需要更新的应用程序bin文件以及重构指令通过以太网下发至所述可重构信号处理板；

S2：DSP信号处理模块在接收到应用程序bin文件和重构指令后，判断所述重构指令对应的重构模块；

S3：根据所述重构指令，将所述应用程序bin文件进行烧写，并控制对应重构模块执行配置和复位，以实现对应重构模块的重构过程；

所述步骤S3，具体包括：

S31：当所述重构指令为DSP重构指令时，在DSP处理器将接收的数据文件烧写后，驱动所述控制模块对DSP处理器进行复位，以实现DSP信号处理模块的重构；

步骤S31包括以下步骤：

S311，DSP处理器将接收的数据文件写入自身；

S312，判定烧写是否成功：若是，则进入步骤S313；若否，则返回步骤S311；

S313，DSP处理器将烧写结果回传至上位机，并向控制模块发送重启请求；

S314，控制模块重新配置DSP处理器的电源和时钟输入，并使DSP处理器重启，实现DSP信号处理模块的重构；

S32：当所述重构指令为FPGA重构指令时，DSP信号处理模块将接收的数据文件通过高速串行数据接口发送至控制模块，在控制模块控制FPGA芯片将数据文件烧写后，实现FPGA信号处理模块的重构；

步骤S32包括以下步骤：

S321，DSP处理器将重构指令和接收的数据文件传输至控制模块；

S322，控制模块接收重构指令和数据文件；

S323，控制模块根据重构指令将数据文件通过Select-Map接口实时在线直接配置至FPGA芯片；

S324，判断配置是否成功；若是，则FPGA芯片重新加载，然后进入步骤S325；若否，则返回步骤S323；

S325，控制模块将配置结果回传至DSP处理器，DSP处理器将配置结果回传至上位机，实现FPGA信号处理模块的重构。