CN114706811A - 一种功能波形可动态重构的信号处理平台 - Google Patents

一种功能波形可动态重构的信号处理平台 Download PDF

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CN114706811A CN202210060897.1A CN202210060897A CN114706811A CN 114706811 A CN114706811 A CN 114706811A CN 202210060897 A CN202210060897 A CN 202210060897A CN 114706811 A CN114706811 A CN 114706811A
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Abstract

本发明公开了一种功能波形可动态重构的信号处理平台，所述信号处理平台包括：射频预处理单元、ADC采样单元、FPGA功能单元和DSP算法处理单元；射频信号从天线端输入射频预处理单元，所述射频预处理单元采用巴伦电路对射频信号进行预处理、放大和滤波，提取模拟信号送入ADC采样单元；ADC采集单元将获得的模拟信号转换为数字信号，并通过JESD204B总线传输给FPGA功能单元，并基于JESD204B总线延迟固定和相位一致性，使得三路AD信号到后端FPGA功能单元的相位一致和数据同步；FPGA功能单元包括两个动态区和一个静态区，并被配置为实现AD数据解码、高速数据交换、外部射频组件控制和功能波形的重构和加载；DSP算法处理单元被配置为实现功能波形的调制、解调、功能算法的实现。

Description

一种功能波形可动态重构的信号处理平台
技术领域
本发明属于数字信号处理技术领域，尤其涉及一种功能波形可动态重构的信号处理平台。
背景技术
综合射频传感器系统是飞机航电系统的重要组成部分，采用综合一体化的设计思想，对通信、导航、识别、雷达等功能进行一体化设计，完成特定的作战任务，是保障飞机安全、遂行作战任务的重要组成部分。
信号处理平台是综合传感器系统的数据处理中心，承担了大量传感器数据的实时处理和传输，平台的技术水平对飞机作战效能至关重要。传统的信号处理平台采用多个FPGA+DSP的设计架构，每个通道上独立运行不同的功能，功能跨通道重构流程复杂，无法满足系统对多功能动态、实时不间断的重构需求，且在体积、重量和功耗方面比较大，不能满足综合传感器系统高度综合、任务可靠性、实时性的要求。
针对传感器系统高度综合化，功能重构不可间断的需求，提出了一种功能波形可动态重构的信号处理平台。
发明内容
本发明的目的在于，为克服现有技术缺陷，提供了一种功能波形可动态重构的信号处理平台，利用FPGA局部可重配置特点，对有限的片内资源进行时分复用，实现了功能波形在可重构区域中进行动态局部重配置。
本发明目的通过下述技术方案来实现：
一种功能波形可动态重构的信号处理平台，所述信号处理平台包括：射频预处理单元、 ADC采样单元、FPGA功能单元和DSP算法处理单元；
射频信号从天线端输入，分别经过馈线传输进入3路射频预处理单元，所述射频预处理单元采用巴伦电路对射频信号进行预处理、放大和滤波，提取模拟信号送入ADC采样单元；
ADC采集单元将获得的模拟信号转换为数字信号，并通过JESD204B总线传输给FPGA功能单元，并基于JESD204B总线延迟固定和相位一致性，使得三路AD信号到后端FPGA功能单元的相位一致和数据同步；
FPGA功能单元包括两个动态区和一个静态区，并被配置为实现AD数据解码、高速数据交换、外部射频组件控制和功能波形的重构和加载；
DSP算法处理单元被配置为实现功能波形的调制、解调、功能算法的实现。
根据一个优选的实施方式，所述FGGA功能单元包括FPGA芯片，所述FPGA芯片内设有动态区1、动态区2和静态区；
其中，动态区1和动态区2基于飞机的实时任务需求分别完成相应功能程序的动态加载和重构。
根据一个优选的实施方式，其中，所述FPGA芯片内还设有运行管理程序模块，
所述运行管理程序模块包括重构管理组件、动态区切换控制组件、时钟管理组件和复位控制组件；
其中，重构管理组件用于完成平台重构配置；动态区切换控制组件用于实现动态区动态切换和管理；时钟管理组件为平台提供统一的时钟源，复位控制组件用于完成平台上电初始化复位操作。
根据一个优选的实施方式，所述功能波形分别部署于动态区1和动态区2之上，且动态区1和动态区2间设有通信接口，用于实现功能波形运行数据交换和控制信息的处理。
根据一个优选的实施方式，所述动态区1和动态区2分别通过通信中间件与静态区进行数据交换和控制，
通信中间件实现了标准的通信协议，为动态区1和动态区2与静态区平台通信提供了统一的平台，
总线适配接口封装了底层通信的通用接口，包括SRIO接口组件、GTX组件、AD/DA组件、SPI控制组件，为信号处理平台对外通信提供标准化的互联接口，实现平台通信方式与平台硬件的解耦。
根据一个优选的实施方式，功能波形的重构包括如下步骤：
信号处理平台上电后首先完成初始化操作，运行DSP算法处理单元内程序处理用户功能线程，当需要对某处理通道进行功能重构时，向DSP算法处理单元发送功能重构指令；
DSP算法处理单元接收到该指令后，立即停止当前运行的用户程序，跳转到底层管理程序并开始执行；
底层管理程序解析传递来的重构指令，获取重构的版本号、需要跳转的Flash地址，并从FLASH中查找对应的FPGA和DSP程序分别进行加载，完成FPGA功能波形加载，检测INIT信号是否为1；如果为1表示FPGA程序可以被加载，从BPI-Flash中读取FPGA程序并进行在线更新，更新完成后检测FPGA加载成功标识位，如果标识位为“0”加载失败，继续等待加载；
如果标识位为“1”则表示FPGA加载完成，即进入DSP程序加载流程，
从DSP外置NOR-Flash中读取需加载的程序进行在线更新，更新完成后判断DSP程序加载成功标识位，如果标识位为“0”则表示加载失败继续等待；如果标识位为“1”表示DSP程序加载完成，DSP重新跳转到功能波形入口地址处开始执行新加载的波形程序，信号处理通道完成了功能波形重构。
根据一个优选的实施方式，所述DSP算法处理单元内设有误差校准模块，所述误差校准模块基于最小均方算法完成信号处理平台的AD采样。
根据一个优选的实施方式，所述最小均方算法包括：
S1：计算通道采样时钟；
首先初始化目标函数时钟误差
Figure RE-GDA0003623451000000031
根据公式
Figure RE-GDA0003623451000000032
计算采样时钟μi，其中Δt为当前时钟误差，j为算法迭代次数；
S2：计算目标函数的梯度；
根据公式
Figure RE-GDA0003623451000000033
计算出目标函数，
其中N为重构滤波器H的阶数，
Figure RE-GDA0003623451000000034
为第i步X2(k)经重构滤波器H滤波后的信号，X1(k)为参考输入信号，第i步μ i为通道采样时钟；
再对目标函数V求导，计算出目标函数V的梯度，公式如下：
Figure RE-GDA0003623451000000035
其中
Figure RE-GDA0003623451000000036
为
Figure RE-GDA0003623451000000037
的偏导数，
Figure RE-GDA0003623451000000038
为目标函数的梯度；
S3：计算时钟误差；
依据公式
Figure RE-GDA0003623451000000039
计算时钟误差，其中
Figure RE-GDA00036234510000000310
为第j+1步的时钟误差，
Figure RE-GDA00036234510000000311
为第 j步的时钟误差；
S4：基于步骤S1至S3，循环迭代计算出当前的
Figure RE-GDA00036234510000000312
作为后级重构滤波器H校准数字信号X2(k)的时钟误差。
根据一个优选的实施方式，重构滤波器H的频率响应为：
Figure RE-GDA0003623451000000041
其中Ω为角频率，τ为时钟误差，Ts为采样周期。
根据一个优选的实施方式，所述巴伦电路采用TC1-33-75G2+宽带巴伦芯片，频率范围从5MHz到3000MHz；ADC采集单元中ADC芯片采用ADS54J60，ADS54J60采样数据通过JESD204B总线接口输出，JESD204B高速串行总线输出参数与接收通道的速率相匹配，并且通过SYSREF和SYNCB输入管理控制，提供多AD器件的同步；ADS54J60的采样时钟及同步采样时钟由JESD204B专用时钟芯片提供，专用时钟芯片选用HMC7044芯片。
前述本发明主方案及其各进一步选择方案可以自由组合以形成多个方案，均为本发明可采用并要求保护的方案。本领域技术人员在了解本发明方案后根据现有技术和公知常识可明了有多种组合，均为本发明所要保护的技术方案，在此不做穷举。
本发明的有益效果：本发明公开的功能波形可动态重构的信号处理平台，利用FPGA局部可重配置特点，对有限的片内资源进行时分复用，功能波形在可重构区域中进行动态局部重配置，实现了多个功能波形在同一片FPGA芯片上分时重构，某个功能重构时不影响系统其他功能的使用，提高了综合传感器系统任务的可靠性和鲁棒性，同时降低了系统的功耗和体积，满足现代战机作战任务快速响应的需求。
附图说明
图1是本发明信号处理平台架构示意图；
图2是本发明信号处理平台架构硬件架构示意图；
图3是本发明信号处理平台软件架构示意图；
图4是本发明信号处理平台软件初始化流程示意图；
图5是本发明信号处理平台中FPGA动态区功能分布示意图；
图6是本发明信号处理平台中FPGA动态加载架构示意图；
图7是本发明信号处理平台功能重构策略流程；
图8是本发明信号处理平台AD采样实现原理
图9是本发明信号处理平台LMS算法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，为使本发明实施例的目的、技术方案和优点更加清楚，下面对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
参考图1所示，本发明公开了一种功能波形可动态重构的信号处理平台，所述信号处理平台包括：射频预处理单元、ADC采样单元、FPGA功能单元和DSP算法处理单元。
其中，射频信号从天线端输入，分别经过馈线传输进入3路射频预处理单元，所述射频预处理单元采用巴伦电路对射频信号进行预处理、放大和滤波，提取模拟信号送入ADC采样单元。
ADC采集单元将获得的模拟信号转换为数字信号，并通过JESD204B总线传输给FPGA功能单元，并基于JESD204B总线延迟固定和相位一致性，使得三路AD信号到后端FPGA功能单元的相位一致和数据同步。
FPGA功能单元包括两个动态区和一个静态区，并被配置为实现AD数据解码、高速数据交换、外部射频组件控制和功能波形的重构和加载。DSP算法处理单元被配置为实现功能波形的调制、解调、功能算法的实现。
具体地，所述信号处理平台硬件设计如图2所示。
射频信号经过巴伦电路处理后，进入ADC采样电路进行AD转换，转换后的数字信号经过 JESD204B总线传输给FPGA最小系统。FPGA最小系统外挂4Gbit的DDR3存储器、1Gbit的BPI FLASH单元，实现FPGA程序加载和数据存储。FPGA最小系统通过EMIF总线与DSP最小系统进行数据交互，DSP最小系统外挂DDR3存储器和NOR FLASH存储器，实现功能算法的处理和数据缓存。
管理单元电路实现板卡健康状态管理、电压监测、温度监测，功耗管理单元实现低功耗模式的控制，存储器管理电路实现板卡存储器资源的控制和分配管理，管理单元电路通过SPI 总线与DSP最小系统进行数据交互。
电源管理电路实现一级电源(电压为+12VDC)到二级电源(电压为 +5V/3.3V/2.5V/1.8V/1.0V/0.75VDC)的转换，控制各二级电源的上电顺序，时钟分/倍频电路实现输入时钟的分频、倍频，将输入的100Mhz时钟分/倍频至系统需要的频率。
由于AD输入频率范围要求宽(30MHz-3GHz)，在硬件上设计了超低插损的巴伦电路，对输入单端射频信号进行预处理、匹配和滤波，选用Mini-Circuits公司的TC1-33-75G2+ 宽带巴伦芯片，频率范围从5MHz到3000MHz满足设计要求。
经巴伦电路处理后的射频信号，送入ADC采样电路进行AD转换。ADC芯片采用TI公司的ADS54J60进行设计。ADS54J60是一款双通道、16位、1Gsps模数转换器，该器件内置缓存器和采样保存电路，是一款低功耗，小尺寸和易设计高速ADC。ADS54J60采样数据通过JESD204B总线接口输出，JESD204B高速串行总线输出参数与接收通道的速率相匹配，并且通过SYSREF和SYNCB输入管理控制，提供多AD器件的同步设计。ADS54J60的采样时钟及同步采样时钟由JESD204B专用时钟芯片提供，本设计选用ADI公司提供的HMC7044，该芯片为JESD204B总线提供专用时钟。
数据处理部分由FPGA最小系统和DSP最小系统组成，其中FPGA选择xilinx公司Kintex UltraScale系列的XCKU085-2FLVA1517芯片，FPGA通过JESD204B总线接口接收ADC采样数据，并通过EMIF总线与DSP进行数据交互。DSP最小系统主要实现与FPGA通信、功能算法处理、数据缓存等功能，DSP采用TI公司的TMS320C6455BCTZA芯片，主频1GHz、16bit定点运算模式；管理单元电路选用上海复旦微公司的JFM7K325T8-AS芯片，通过SPI接口与DSP进行通信，完成板卡的健康状态管理、多版本程序切换控制等功能。
本发明信号处理平台软件架构如图3所示，DSP采用多核AMP模式运行多个功能波形版本，每个功能版本由底层驱动板级支持包(包括Bootloader、加载管理程序)、DSP/BIOS实时操作系统、功能软件应用程序和接口控制应用程序组成。
其中底层驱动板级支持包完成硬件平台初始化，注册底层硬件通信接口，在系统上电后底层驱动程序首先运行，并驻留在DSP片内ROM中，引导两个部分代码：Bootloader和加载管理程序。Bootloader主要完成系统上电后的管理程序加载，将管理程序载入DSP片内RAM 上并执行。底层加载管理程序的任务是完成默认DSP和FPGA应用程序载入、信号处理功能模式切换、应用程序代码版本更新等工作，并提供控制程序跳转入口。DSP功能软件应用程序和接口控制应用程序，在DSP/BIOS实时操作系统的统一调度下运行，实现功能波形算法处理、数据处理、接口控制等工作。
本发明信号处理平台软件初始化流程如图4所示。平台加电后运行硬件初始化程序，完成底层硬件初始化。初始化完成后运行管理单元程序，管理单元程序控制各组电源按照预设的上电顺序进行启动，为保证平台正常运行，首先启动FPGA最小系统电路，等待FPGA启动完成后再启动DSP最小系统电路和AD电路，完成初始默认AD采样率、DSP工作模式的配置。模块启动完成后，管理单元控制FPGA和DSP加载默认版本加载，待程序加载成功后，管理单元控制完成时钟锁相环芯片的初始化，输出需要的采样率时钟；AD芯片的初始化，配置默认采样速率和精度；FPGA寄存器和DSP寄存器初始化，包括对外部接口、DDR控制器、GTH接口、SRIO接口、JESE204B接口初始化操作。待所有芯片初始化完毕后，自动执行加电BIT自检，自检结果上报，至此，模块初始化启动完成。
FPGA分区动态加载技术，是一种分时复用有限的片内资源，对重构区域中的逻辑进行动态局部的重配置，以满足多功能、动态实时重构、大规模应用的需求。
参考图5所示(实线表示功能默认配置区域；虚线表示功能可重构的区域)，所述FGGA功能单元包括FPGA芯片，所述FPGA芯片内设有动态区1、动态区2、静态区和运行管理程序模块。
其中，静态区为固定的基础资源，包括IO接口、时钟配置、复位逻辑等资源，重构时静态区程序保持不变。
功能程序在动态区1和动态区2上完成动态加载和重构，根据飞机任务需求加载不同的功能程序，且某个动态区进行功能版本切换时，不影响其他的动态区功能的正常运行，这样保证了系统功能在重构时功能的连续性和实时性。
分区动态加载技术一方面，允许对FPGA指定区域使用新的程序进行重新配置，另一方面，允许在器件的剩余空间继续运行当前的功能，这样做的好处是动态区1的功能重配置时，不影响动态区2的功能正常运行，保证了系统关键功能的连续性，也进一步扩展了FPGA固有的灵活性。
进一步地，所述运行管理程序模块包括重构管理组件、动态区切换控制组件、时钟管理组件和复位控制组件；其中，重构管理组件用于完成平台重构配置；动态区切换控制组件用于实现动态区动态切换和管理；时钟管理组件为平台提供统一的时钟源，复位控制组件用于完成平台上电初始化复位操作。运行管理程序模块实现对动态区的实时监控和调度，实现平台动态化运行和管理。
信号处理FPGA动态加载架构如图6所示。依据应用需求，功能波形分别部署在动态区 1、动态区2上，两个动态区间有通信进口，实现功能波形运行数据交换和处理。
每个动态区通过通信中间件与静态区运行平台进行数据交换和控制，通信中间件实现了标准的通信协议，为功能与静态区平台通信提供了统一的平台，总线适配接口封装了底层通信的通用接口，包括SRIO接口组件、GTX组件、AD/DA组件、SPI控制组件等，为信号处理平台对外通信提供标准化的互联接口，实现平台通信方式与具体硬件的解耦，提高了平台的通用性和可移植性。
动态重构是指在飞机不同作战任务或飞行阶段时，在系统控制调度下资源被不同的功能波形时分复用。重构能力是通用信号处理平台能力重要的指标，也是提高飞机系统任务可靠性的重要手段。作为系统的核心能力需求，动态重构技术是信号处理平台设计过程中必须突破的关键技术。重构设计分为两种：任务重构和故障重构。任务重构是指不同的飞行阶段，如起飞、巡航、作战和进场着陆等阶段，系统对通用信号处理功能波形需求不同，功能共享通用资源所进行的功能重构；故障重构是指当某一高优先级功能故障时，系统利用通用资源重建故障的高优先级功能波形，保证飞行任务中最关键任务的执行。
具体地，参考图7所示，功能波形的重构包括如下步骤：
信号处理平台上电后首先完成初始化操作，运行DSP算法处理单元内程序处理用户功能线程，当需要对某处理通道进行功能重构时，向DSP算法处理单元发送功能重构指令。
DSP算法处理单元接收到该指令后，立即停止当前运行的用户程序，跳转到底层管理程序并开始执行。
底层管理程序解析传递来的重构指令，获取重构的版本号、需要跳转的Flash地址，并从FLASH中查找对应的FPGA和DSP程序分别进行加载，完成FPGA功能波形加载，检测INIT信号是否为1；如果为1表示FPGA程序可以被加载，从BPI-Flash中读取FPGA程序并进行在线更新，更新完成后检测FPGA加载成功标识位，如果标识位为“0”加载失败，继续等待加载。
如果标识位为“1”则表示FPGA加载完成，即进入DSP程序加载流程。
从DSP外置NOR-Flash中读取需加载的程序进行在线更新，更新完成后判断DSP程序加载成功标识位，如果标识位为“0”则表示加载失败继续等待；如果标识位为“1”表示DSP程序加载完成，DSP重新跳转到功能波形入口地址处开始执行新加载的波形程序，信号处理通道完成了功能波形重构。
进一步地，为了提高AD采样精度，所述DSP算法处理单元内设有误差校准模块。所述误差校准模块基于最小均方算法完成信号处理平台的AD采样。
参考图8所示，采用时分交替AD构建，对多通道AD采样后数据进行误差校准，利用多片低速、高精度的ADC并行处理模拟输入信号,采用最小均方算法，在保证采样精度的前提下，不降低系统级采样速率，并行结构不需要增加单片设计的难度,就可以达到高速、高精度的系统采样。
具体地，经外场飞行试验验证，本发明平台对2通道采样精度为16比特，采样速率为 100MHz的AD数据进行校准，校准后有效精度能达到14.7比特，系统级采样速率为200M，大大提高了ADC的动态范围和信噪比。
算法实现如图9所示，具体地，最小均方算法实现过程包括：
S1：计算通道采样时钟；
首先初始化目标函数时钟误差
Figure RE-GDA0003623451000000081
根据公式
Figure RE-GDA0003623451000000091
计算采样时钟μi，其中Δt为当前时钟误差，j为算法迭代次数；
S2：计算目标函数的梯度；
根据公式
Figure RE-GDA0003623451000000092
计算出目标函数，
其中N为重构滤波器H的阶数，
Figure RE-GDA0003623451000000093
为第i步X2(k)经重构滤波器H滤波后的信号，X1(k)为参考输入信号，第i步μ i为通道采样时钟；
再对目标函数V求导，计算出目标函数V的梯度，公式如下：
Figure RE-GDA0003623451000000094
其中
Figure RE-GDA0003623451000000095
为
Figure RE-GDA0003623451000000096
的偏导数，
Figure RE-GDA0003623451000000097
为目标函数的梯度；
S3：计算时钟误差；
依据公式
Figure RE-GDA0003623451000000098
计算时钟误差，其中
Figure RE-GDA0003623451000000099
为第j+1步的时钟误差，
Figure RE-GDA00036234510000000910
为第 j步的时钟误差；
S4：基于步骤S1至S3，循环迭代计算出当前的
Figure RE-GDA00036234510000000911
作为后级重构滤波器H校准数字信号X2(k)的时钟误差。
重构滤波器H的频率响应为：
Figure RE-GDA00036234510000000912
其中Ω为角频率，τ为时钟误差，Ts为采样周期。
相对于传统的平台，本发明提出的信号处理平台，在重构时间、资源复用、AD转换速率、体积、功耗、重量方面较传统平台有明显优势。详见表1。
表1平台指标对比
Figure RE-GDA00036234510000000913
Figure RE-GDA0003623451000000101
同时，在飞机的不同任务阶段，综合传感器系统任意功能，如UV、TACAN、IFF、ATC等波形发生重构刷新时，不影响其他动态区功能的正常运行。本发明改进的平台实现了综合传感器系统功能波形在FPGA芯片级的重构和切换，能够满足综合传感器系统低功耗、小型化、综合化的需求，为系统功能集成提供了良好的运行平台。
本发明公开的功能波形可动态重构的信号处理平台，利用FPGA局部可重配置特点，对有限的片内资源进行时分复用，功能波形在可重构区域中进行动态局部重配置，实现了多个功能波形在同一片FPGA芯片上分时重构，某个功能重构时不影响系统其他功能的使用，提高了综合传感器系统任务的可靠性和鲁棒性，同时降低了系统的功耗和体积，满足现代战机作战快速响应的需求。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种功能波形可动态重构的信号处理平台，其特征在于，所述信号处理平台包括：射频预处理单元、ADC采样单元、FPGA功能单元和DSP算法处理单元；
射频信号从天线端输入，分别经过馈线传输进入3路射频预处理单元，所述射频预处理单元采用巴伦电路对射频信号进行预处理、放大和滤波，提取模拟信号送入ADC采样单元；
ADC采集单元将获得的模拟信号转换为数字信号，并通过JESD204B总线传输给FPGA功能单元，并基于JESD204B总线延迟固定和相位一致性，使得三路AD信号到后端FPGA功能单元的相位一致和数据同步；
FPGA功能单元包括两个动态区和一个静态区，并被配置为实现AD数据解码、高速数据交换、外部射频组件控制和功能波形的重构和加载；
DSP算法处理单元被配置为实现功能波形的调制、解调、功能算法的实现。
2.如权利要求1所述的信号处理平台，其特征在于，所述FGGA功能单元包括FPGA芯片，所述FPGA芯片内设有动态区1、动态区2和静态区；
其中，动态区1和动态区2基于飞机的实时任务需求分别完成相应功能程序的动态加载和重构。
3.如权利要求2所述的信号处理平台，其特征在于，其中，所述FPGA芯片内还设有运行管理程序模块，
所述运行管理程序模块包括重构管理组件、动态区切换控制组件、时钟管理组件和复位控制组件；
其中，重构管理组件用于完成平台重构配置；动态区切换控制组件用于实现动态区动态切换和管理；时钟管理组件为平台提供统一的时钟源，复位控制组件用于完成平台上电初始化复位操作。
4.如权利要求2所述的信号处理平台，其特征在于，所述功能波形分别部署于动态区1和动态区2之上，且动态区1和动态区2间设有通信接口，用于实现功能波形运行数据交换和控制信息的处理。
5.如权利要求4所述的信号处理平台，其特征在于，所述动态区1和动态区2分别通过通信中间件与静态区进行数据交换和控制，
通信中间件实现了标准的通信协议，为动态区1和动态区2与静态区平台通信提供了统一的平台，
总线适配接口封装了底层通信的通用接口，包括SRIO接口组件、GTX组件、AD/DA组件、SPI控制组件，为信号处理平台对外通信提供标准化的互联接口，实现平台通信方式与平台硬件的解耦。
6.如权利要求4所述的信号处理平台，其特征在于，功能波形的重构包括如下步骤：
信号处理平台上电后首先完成初始化操作，运行DSP算法处理单元内程序处理用户功能线程，当需要对某处理通道进行功能重构时，向DSP算法处理单元发送功能重构指令；
DSP算法处理单元接收到该指令后，立即停止当前运行的用户程序，跳转到底层管理程序并开始执行；
底层管理程序解析传递来的重构指令，获取重构的版本号、需要跳转的Flash地址，并从FLASH中查找对应的FPGA和DSP程序分别进行加载，完成FPGA功能波形加载，检测INIT信号是否为1；如果为1表示FPGA程序可以被加载，从BPI-Flash中读取FPGA程序并进行在线更新，更新完成后检测FPGA加载成功标识位，如果标识位为“0”加载失败，继续等待加载；
如果标识位为“1”则表示FPGA加载完成，即进入DSP程序加载流程，
从DSP外置NOR-Flash中读取需加载的程序进行在线更新，更新完成后判断DSP程序加载成功标识位，如果标识位为“0”则表示加载失败继续等待；如果标识位为“1”表示DSP程序加载完成，DSP重新跳转到功能波形入口地址处开始执行新加载的波形程序，信号处理通道完成了功能波形重构。
7.如权利要求1所述的信号处理平台，其特征在于，所述DSP算法处理单元内设有误差校准模块，所述误差校准模块基于最小均方算法完成信号处理平台的AD采样。
8.如权利要求7所述的信号处理平台，其特征在于，所述最小均方算法包括：
S1：计算通道采样时钟；
首先初始化目标函数时钟误差
Figure FDA0003478144500000021
根据公式
Figure FDA0003478144500000022
计算采样时钟μi，其中Δt为当前时钟误差，j为算法迭代次数；
S2：计算目标函数的梯度；
根据公式
Figure FDA0003478144500000031
计算出目标函数，
其中N为重构滤波器H的阶数，
Figure FDA0003478144500000032
为第i步X2(k)经重构滤波器H滤波后的信号，X1(k)为参考输入信号，第i步μi为通道采样时钟；
再对目标函数V求导，计算出目标函数V的梯度，公式如下：
Figure FDA0003478144500000033
其中
Figure FDA0003478144500000034
为
Figure FDA0003478144500000035
的偏导数，
Figure FDA0003478144500000036
为目标函数的梯度；
S3：计算时钟误差；
依据公式
Figure FDA0003478144500000037
计算时钟误差，其中
Figure FDA0003478144500000038
为第j+1步的时钟误差，
Figure FDA0003478144500000039
为第j步的时钟误差；
S4：基于步骤S1至S3，循环迭代计算出当前的
Figure FDA00034781445000000310
作为后级重构滤波器H校准数字信号X2(k)的时钟误差。
9.如权利要求8所述的信号处理平台，其特征在于，重构滤波器H的频率响应为：
Figure FDA00034781445000000311
其中Ω为角频率，τ为时钟误差，Ts为采样周期。
10.如权利要求1所述的信号处理平台，其特征在于，所述巴伦电路采用TC1-33-75G2+宽带巴伦芯片，频率范围从5MHz到3000MHz；
ADC采集单元中ADC芯片采用ADS54J60，ADS54J60采样数据通过JESD204B总线接口输出，JESD204B高速串行总线输出参数与接收通道的速率相匹配，并且通过SYSREF和SYNCB输入管理控制，提供多AD器件的同步；
ADS54J60的采样时钟及同步采样时钟由JESD204B专用时钟芯片提供，专用时钟芯片选用HMC7044芯片。
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