CN115903982A - 参考电压产生电路 - Google Patents

Abstract

本公开的实施例提供一种参考电压产生电路，其包括：偏置电路、第一和第二晶体管、第一和第二反馈电路、第一和第二采样电路、第一和第二电流放大电路。偏置电路根据偏置电流在第一和第二节点处分别生成第一和第二偏置电压。第一晶体管的控制极耦接第一节点。第一晶体管的第一极耦接参考电压输出端和第二晶体管的第一极。第二晶体管的控制极耦接第二节点。第一采样电路采样流过第一晶体管的第一电流。第二采样电路采样流过第二晶体管的第二电流。第一反馈电路根据第一电流生成第一反馈电流。第二反馈电路根据第二电流生成第二反馈电流。第一电流放大电路将第一电流放大为第一放大电流。第二电流放大电路将第二电流放大为第二放大电流。

Description

参考电压产生电路

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及参考电压产生电路。

背景技术

在各种集成电路中常使用参考电压产生电路来提供参考电压。参考电压作为集成电路中的比较基准需要保持稳定。然而在参考电压产生电路带负载的情况下，参考电压产生电路可能需要对负载提供拉电流，也可能需要从负载吸收灌电流。因此，在一些应用场景下，希望参考电压产生电路具有推挽输出能力。进一步地，希望在负载电流增大的情况下参考电压产生电路输出的参考电压也是稳定的。

发明内容

本文中描述的实施例提供了一种参考电压产生电路。

根据本公开的第一方面，提供了一种参考电压产生电路。该参考电压产生电路包括：偏置电路、第一晶体管、第二晶体管、第一反馈电路、第二反馈电路、第一采样电路、第二采样电路、第一电流放大电路、以及第二电流放大电路。其中，偏置电路被配置为根据来自偏置电流源的偏置电流在第一节点处生成第一偏置电压并在第二节点处生成第二偏置电压。第一晶体管的控制极耦接第一节点。第一晶体管的第一极耦接参考电压输出端。第一晶体管的第二极耦接第三节点。第二晶体管的控制极耦接第二节点。第二晶体管的第一极耦接参考电压输出端。第二晶体管的第二极耦接第四节点。第一采样电路被配置为经由第三节点采样流过第一晶体管的第一电流。第二采样电路被配置为经由第四节点采样流过第二晶体管的第二电流。第一反馈电路被配置为根据第一电流生成第一反馈电流。第一反馈电流用于调整第一偏置电压以稳定从参考电压输出端输出的参考电压。第二反馈电路被配置为根据第二电流生成第二反馈电流。第二反馈电流用于调整第二偏置电压以稳定参考电压。第一电流放大电路被配置为将第一电流放大为第一放大电流。第二电流放大电路被配置为将第二电流放大为第二放大电流。其中，在参考电压产生电路对负载提供拉电流的情况下，第一晶体管导通，第二晶体管截止，拉电流包括第一电流与第一放大电流。在参考电压产生电路从负载吸收灌电流的情况下，第一晶体管截止，第二晶体管导通，灌电流包括第二电流与第二放大电流。

在本公开的一些实施例中，参考电压产生电路还包括：第一补偿电路、以及第二补偿电路。其中，第一补偿电路被配置为：在拉电流大于或者等于第一电流阈值的情况下生成第一补偿电流以补偿第一电流的增量。第二补偿电路被配置为：在灌电流大于或者等于第二电流阈值的情况下生成第二补偿电流以补偿第二电流的增量。

在本公开的一些实施例中，偏置电路包括：第一电阻器、第二电阻器、第三电阻器、第三晶体管、以及第四晶体管。其中，第一电阻器的第一端耦接偏置电流源和第三晶体管的控制极。第一电阻器的第二端耦接第一节点和第二电阻器的第一端。第二电阻器的第二端耦接第三晶体管的第二极。第三晶体管的第一极耦接第四晶体管的第一极。第四晶体管的控制极耦接第四晶体管的第二极和第二节点。第三电阻器的第一端耦接第二节点。第三电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，第一反馈电路包括：第五晶体管、以及第四电阻器。其中，第五晶体管的控制极耦接第三节点。第五晶体管的第一极耦接第四电阻器的第一端。第五晶体管的第二极耦接偏置电流源。第四电阻器的第二端耦接第一电压端。

在本公开的一些实施例中，第一采样电路包括：第六晶体管、以及第五电阻器。其中，第六晶体管的控制极耦接第六晶体管的第二极和第三节点。第六晶体管的第一极耦接第五电阻器的第一端。第五电阻器的第二端耦接第一电压端。

在本公开的一些实施例中，第一电流放大电路包括：第七晶体管。其中，第七晶体管的控制极耦接第三节点。第七晶体管的第一极耦接第一电压端。第七晶体管的第二极耦接参考电压输出端。

在本公开的一些实施例中，第二反馈电路包括：第八晶体管、以及第六电阻器。其中，第八晶体管的控制极耦接第四节点。第八晶体管的第一极耦接第六电阻器的第一端。第八晶体管的第二极耦接第二节点。第六电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，第二采样电路包括：第九晶体管、以及第七电阻器。其中，第九晶体管的控制极耦接第九晶体管的第二极和第四节点。第九晶体管的第一极耦接第七电阻器的第一端。第七电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，第二电流放大电路包括：第十晶体管。其中，第十晶体管的控制极耦接第四节点。第十晶体管的第一极耦接第二电压端。第十晶体管的第二极耦接参考电压输出端。

在本公开的一些实施例中，第一补偿电路包括：第十一晶体管。第二补偿电路包括：第十二晶体管。其中，第十一晶体管的控制极耦接第三节点。第十一晶体管的第一极耦接第一电压端。第十一晶体管的第二极耦接参考电压输出端。第十二晶体管的控制极耦接第四节点。第十二晶体管的第一极耦接第二电压端。第十二晶体管的第二极耦接参考电压输出端。其中，第十一晶体管的阈值电压和第十二晶体管的阈值电压高于参考电压产生电路中的其它晶体管的阈值电压。

根据本公开的第二方面，提供了一种参考电压产生电路。该参考电压产生电路包括：第一晶体管至第十二晶体管、以及第一电阻器至第七电阻器。其中，第一晶体管的控制极耦接第一节点。第一晶体管的第一极耦接参考电压输出端。第一晶体管的第二极耦接第三节点。第二晶体管的控制极耦接第二节点。第二晶体管的第一极耦接参考电压输出端。第二晶体管的第二极耦接第四节点。第一电阻器的第一端耦接偏置电流源和第三晶体管的控制极。第一电阻器的第二端耦接第一节点和第二电阻器的第一端。第二电阻器的第二端耦接第三晶体管的第二极。第三晶体管的第一极耦接第四晶体管的第一极。第四晶体管的控制极耦接第四晶体管的第二极和第二节点。第三电阻器的第一端耦接第二节点。第三电阻器的第二端耦接第二电压端。第五晶体管的控制极耦接第三节点。第五晶体管的第一极耦接第四电阻器的第一端。第五晶体管的第二极耦接偏置电流源。第四电阻器的第二端耦接第一电压端。第六晶体管的控制极耦接第六晶体管的第二极和第三节点。第六晶体管的第一极耦接第五电阻器的第一端。第五电阻器的第二端耦接第一电压端。第七晶体管的控制极耦接第三节点。第七晶体管的第一极耦接第一电压端。第七晶体管的第二极耦接参考电压输出端。第八晶体管的控制极耦接第四节点。第八晶体管的第一极耦接第六电阻器的第一端。第八晶体管的第二极耦接第二节点。第六电阻器的第二端耦接第二电压端。第九晶体管的控制极耦接第九晶体管的第二极和第四节点。第九晶体管的第一极耦接第七电阻器的第一端。第七电阻器的第二端耦接第二电压端。第十晶体管的控制极耦接第四节点。第十晶体管的第一极耦接第二电压端。第十晶体管的第二极耦接参考电压输出端。第十一晶体管的第一极耦接第一电压端。第十一晶体管的第二极耦接参考电压输出端。第十二晶体管的控制极耦接第四节点。第十二晶体管的第一极耦接第二电压端。第十二晶体管的第二极耦接参考电压输出端。其中，第十一晶体管的阈值电压和第十二晶体管的阈值电压高于参考电压产生电路中的其它晶体管的阈值电压。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是根据本公开的实施例的参考电压产生电路的示意性框图；

图2是根据本公开的实施例的参考电压产生电路的另一示意性框图；以及

图3是图2所示的参考电压产生电路的示例性电路图。

需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出根据本公开的实施例的参考电压产生电路100的示意性框图。该参考电压产生电路100可包括：偏置电路110、第一晶体管M1、第二晶体管M2、第一反馈电路120、第二反馈电路150、第一采样电路130、第二采样电路160、第一电流放大电路140、以及第二电流放大电路170。

偏置电路110可经由第五节点耦接偏置电流源IB。在本公开的一些实施例中，该偏置电流源IB可以是参考电压产生电路100外部的偏置电流源IB。在本公开的另一些实施例中，该偏置电流源IB可以是参考电压产生电路100的一部分。偏置电路110可经由第一节点N1耦接第一晶体管M1的控制极。偏置电路110可经由第二节点N2耦接第二晶体管M2的控制极和第二反馈电路150。偏置电路110还可耦接第一反馈电路120和第二电压端V2。偏置电路110可被配置为：根据来自偏置电流源IB的偏置电流IB在第一节点N1处生成第一偏置电压并在第二节点N2处生成第二偏置电压。在本公开的一些实施例中，第一偏置电压高于第二偏置电压。

第一晶体管M1的控制极耦接第一节点N1。第一晶体管M1的第一极耦接参考电压输出端VREF。第一晶体管M1的第二极耦接第三节点N3。第一晶体管M1的第二极可经由第三节点N3耦接第一反馈电路120、第一采样电路130、以及第一电流放大电路140。

第二晶体管M2的控制极耦接第二节点N2。第二晶体管M2的第一极耦接参考电压输出端VREF。第二晶体管M2的第二极耦接第四节点N4。第二晶体管M2的第二极可经由第四节点N4耦接第二反馈电路150、第二采样电路160、以及第二电流放大电路170。

第一采样电路130可经由第三节点N3耦接第一晶体管M1的第二极。第一采样电路130还可耦接第一电压端V1。第一采样电路130可被配置为：经由第三节点N3采样流过第一晶体管M1的第一电流I1。

第二采样电路160可经由第四节点N4耦接第二晶体管M2的第二极。第二采样电路160还可耦接第二电压端V2。第二采样电路160可被配置为：经由第四节点N4采样流过第二晶体管M2的第二电流I2。

第一反馈电路120可经由第三节点N3耦接第一晶体管M1的第二极。第一反馈电路120可耦接第一电压端V1。第一反馈电路120还可经由第五节点N5耦接偏置电流源IB和偏置电路110。第一反馈电路120可被配置为：根据第一电流I1生成第一反馈电流If1。第一反馈电流If1可用于调整第一偏置电压以稳定从参考电压输出端VREF输出的参考电压VREF。在本公开的一些实施例中，第一反馈电流If1可与第一电流I1正相关。在参考电压产生电路100对负载提供拉电流Isource的情况下，第一晶体管M1导通，第二晶体管M2截止。当拉电流Isource增加时，参考电压VREF降低且第一电流I1增加，从而使得第一反馈电流If1增加。增加的第一反馈电流If1可抬高第一节点N1的电压，从而抬高参考电压VREF，进而抵消参考电压VREF随拉电流Isource增加而降低的电压值的一部分。因此，第一反馈电路120在参考电压产生电路100对负载提供拉电流Isource的情况下可实现稳定参考电压VREF的功能。

第二反馈电路150可经由第四节点N4耦接第二晶体管M2的第二极。第二反馈电路150可耦接第二电压端V2。第二反馈电路150还可经由第二节点N2耦接偏置电路110和第二晶体管M2的控制极。第二反馈电路150可被配置为根据第二电流I2生成第二反馈电流If2。第二反馈电流If2可用于调整第二偏置电压以稳定参考电压VREF。在本公开的一些实施例中，第二反馈电流If2可与第二电流I2正相关。在参考电压产生电路100从负载吸收灌电流Isink的情况下，第一晶体管M1截止，第二晶体管M2导通。当灌电流Isink增加时，参考电压VREF升高且第二电流I2增加，从而使得第二反馈电流If2增加。增加的第二反馈电流If2可拉低第二节点N2的电压，从而拉低参考电压VREF，进而抵消参考电压VREF随灌电流Isink增加而升高的电压值的一部分。因此，第二反馈电路150在参考电压产生电路100从负载吸收灌电流Isink的情况下可实现稳定参考电压VREF的功能。

第一电流放大电路140可经由第三节点N3耦接第一晶体管M1的第二极。第一电流放大电路140还可耦接第一电压端V1。第一电流放大电路140可被配置为：将第一电流I1放大为第一放大电流Ia1。在参考电压产生电路100对负载提供拉电流Isource的情况下，第一放大电流Ia1可以是拉电流Isource的一部分。

第二电流放大电路170可经由第四节点N4耦接第二晶体管M2的第二极。第二电流放大电路170还可耦接第二电压端V2。第二电流放大电路170可被配置为：将第二电流I2放大为第二放大电流Ia2。在参考电压产生电路100从负载吸收灌电流Isink的情况下，第二放大电流Ia2可以是灌电流Isink的一部分。

在参考电压产生电路100对负载提供拉电流Isource的情况下，第一晶体管M1导通，第二晶体管M2截止，拉电流Isource包括第一电流I1与第一放大电流Ia1。由于第一电流I1小于第一放大电流Ia1，因此，第一电流I1的变化速率小于拉电流Isource的变化速率，从而使得参考电压VREF的变化速率也小于拉电流Isource的变化速率。

在参考电压产生电路100从负载吸收灌电流Isink的情况下，第一晶体管M1截止，第二晶体管M2导通，灌电流Isink包括第二电流I2与第二放大电流Ia2。由于第二电流I2小于第二放大电流Ia2，因此，第二电流I2的变化速率小于灌电流Isink的变化速率，从而使得参考电压VREF的变化速率也小于灌电流Isink的变化速率。

图2示出根据本公开的实施例的参考电压产生电路200的另一示意性框图。在图2示例的基础上，参考电压产生电路200还可包括：第一补偿电路280、以及第二补偿电路290。

第一补偿电路280可经由第三节点N3耦接第一晶体管M1的第二极。第一补偿电路280还可耦接第一电压端V1。第一补偿电路280可被配置为：在拉电流Isource大于或者等于第一电流I1阈值的情况下生成第一补偿电流Ihv1以补偿第一电流I1的增量。在这种情况下，拉电流Isource包括第一电流I1、第一放大电流Ia1、以及第一补偿电流Ihv1。在本公开的一些实施例中，第一补偿电流Ihv1大于第一电流I1。这样，即使拉电流Isource继续增大，第一电流I1的变化速率仍然小于拉电流Isource的变化速率，从而使得参考电压VREF的变化速率也小于拉电流Isource的变化速率。

第二补偿电路290可经由第四节点N4耦接第二晶体管M2的第二极。第二补偿电路290还可耦接第二电压端V2。第二补偿电路290可被配置为：在灌电流Isink大于或者等于第二电流I2阈值的情况下生成第二补偿电流Ihv2以补偿第二电流I2的增量。在这种情况下，灌电流Isink包括第二电流I2、第二放大电流Ia2、以及第二补偿电流Ihv2。在本公开的一些实施例中，第二补偿电流Ihv2大于第二电流I2。这样，即使漏电流继续增大，第二电流I2的变化速率仍然小于灌电流Isink的变化速率，从而使得参考电压VREF的变化速率也小于灌电流Isink的变化速率。

图3示出图2所示的参考电压产生电路300的示例性电路图。偏置电路310可包括：第一电阻器R1、第二电阻器R2、第三电阻器R3、第三晶体管M3、以及第四晶体管M4。其中，第一电阻器R1的第一端耦接偏置电流源IB和第三晶体管M3的控制极。第一电阻器R1的第二端耦接第一节点N1和第二电阻器R2的第一端。第二电阻器R2的第二端耦接第三晶体管M3的第二极。第三晶体管M3的第一极耦接第四晶体管M4的第一极。第四晶体管M4的控制极耦接第四晶体管M4的第二极和第二节点N2。第三电阻器R3的第一端耦接第二节点N2。第三电阻器R3的第二端耦接第二电压端V2。

第一反馈电路320可包括：第五晶体管M5、以及第四电阻器R4。其中，第五晶体管M5的控制极耦接第三节点N3。第五晶体管M5的第一极耦接第四电阻器R4的第一端。第五晶体管M5的第二极耦接偏置电流源IB。第四电阻器R4的第二端耦接第一电压端V1。

第一采样电路330可包括：第六晶体管M6、以及第五电阻器R5。其中，第六晶体管M6的控制极耦接第六晶体管M6的第二极和第三节点N3。第六晶体管M6的第一极耦接第五电阻器R5的第一端。第五电阻器R5的第二端耦接第一电压端V1。

第一电流放大电路340可包括：第七晶体管M7。其中，第七晶体管M7的控制极耦接第三节点N3。第七晶体管M7的第一极耦接第一电压端V1。第七晶体管M7的第二极耦接参考电压输出端VREF。

第二反馈电路350可包括：第八晶体管M8、以及第六电阻器R6。其中，第八晶体管M8的控制极耦接第四节点N4。第八晶体管M8的第一极耦接第六电阻器R6的第一端。第八晶体管M8的第二极耦接第二节点N2。第六电阻器R6的第二端耦接第二电压端V2。

第二采样电路360可包括：第九晶体管M9、以及第七电阻器R7。其中，第九晶体管M9的控制极耦接第九晶体管M9的第二极和第四节点N4。第九晶体管M9的第一极耦接第七电阻器R7的第一端。第七电阻器R7的第二端耦接第二电压端V2。

第二电流放大电路370可包括：第十晶体管M10。其中，第十晶体管M10的控制极耦接第四节点N4。第十晶体管M10的第一极耦接第二电压端V2。第十晶体管M10的第二极耦接参考电压输出端VREF。

第一补偿电路380可包括：第十一晶体管M11。第十一晶体管M11的第一极耦接第一电压端V1。第十一晶体管M11的第二极耦接参考电压输出端VREF。

第二补偿电路390包括：第十二晶体管M12。其中，第十一晶体管M11的控制极耦接第三节点N3。第十二晶体管M12的控制极耦接第四节点N4。第十二晶体管M12的第一极耦接第二电压端V2。第十二晶体管M12的第二极耦接参考电压输出端VREF。

在本公开的一些实施例中，第十一晶体管M11的阈值电压和第十二晶体管M12的阈值电压高于参考电压产生电路300中的其它晶体管的阈值电压。在本公开的一些实施例中，第十一晶体管M11和第十二晶体管M12是高导通阈值(VTH)器件。

在本公开的一些实施例中，第一电阻器R1、第二电阻器R2以及第三电阻器R3的电阻值可被设置成合适的比例以使得零负载时第一晶体管和第二晶体管可维持小电流，从而降低静态功耗。在本公开的一些实施例中，第五电阻器R5的电阻值可等于第七电阻器R7的电阻值。在本公开的一些实施例中，R4＝R5/α，其中，R4表示第四电阻器R4的电阻值，R5表示第五电阻器的电阻值。在本公开的一些实施例中，R6＝R7/α，其中，R6表示第六电阻器R6的电阻值，R7表示第七电阻器R7的电阻值。在本公开的一些实施例中，第六晶体管M6的宽长比与第五晶体管M5的宽长比的比值是1：α。在本公开的一些实施例中，第九晶体管M9的宽长比与第八晶体管M8的宽长比的比值是1：α。在本公开的一些实施例中，α小于0.1。在本公开的一些实施例中，α小于0.1且大于0.01。

在本公开的一些实施例中，第七晶体管M7的宽长比与第六晶体管M6的宽长比的比值是n：1。在本公开的一些实施例中，第十晶体管M10的宽长比与第九晶体管M9的宽长比的比值是n：1。

在图3的示例中，从第一电压端V1输入高电压信号，第二电压端V2接地。第一晶体管M1、第三晶体管M3、第八晶体管M8至第十晶体管M10和第十二晶体管M12是NMOS晶体管。第二晶体管M2、第四晶体管M4至第七晶体管M7和第十一晶体管M11是PMOS晶体管。本领域技术人员应理解，基于上述发明构思对图3所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图3所示的示例不同的设置。

在参考电压产生电路300从负载吸收灌电流Isink的情况下，如果参考电压产生电路300工作在零负载状态，Isink等于0。静态电流I_Q满足：

I_Q＝IB+I2+Ia2 (1)

当灌电流Isink增大，但第四节点N4的电压尚未上升到使得第十二晶体管M12导通时，

Isink＝ I2+Ia2 (2)

可设置V_{TH_M10}＝V_{TH_M9}，将式(3)代入式(4)可得：

其中，V_{TH_M9}表示第九晶体管M9的阈值电压，V_{GS_M9}表示第九晶体管M9的栅源电压，V_{TH_M10}表示第十晶体管M10的阈值电压，n表示第十晶体管M10的宽长比与第九晶体管M9的宽长比的比值，R7表示第七电阻器的电阻值，

表示第九晶体管M9的电流系数。

其中，μ_{n_M9}表示第九晶体管M9的载流子迁移率，C_{ox_M9}表示第九晶体管M9的栅氧化层电容，

表示第九晶体管M9的宽长比。

根据式(5)中I2和Ia2的比例关系，可知I2的变化速率小于Isink。

对于第二晶体管M2，V_{S_M2}＝V_{G_M2}+V_{GS_M2} (6)

其中，V_{S_M2}表示第二晶体管M2的源极电压，V_{G_M2}表示第二晶体管M2的栅极电压，V_{GS_M2}表示第二晶体管M2的栅源电压。V_{S_M2}＝VREF(7)。

由于IB＝I5+If2(I5表示流过第三电阻器R3的电流值)，因此，第二晶体管M2的栅极电压V_{G_M2}等于(IB-If2)×R3，其中R3表示第三电阻器R3的电阻值。由于第九晶体管M9的宽长比与第八晶体管M8的宽长比的比值是1：α，且R6＝R7/α，因此，If2＝α×I2。V_{G_M2}＝(IB-α×I2)×R3(8)。

由于流过第二晶体管M2的电流等于流过第九晶体管M9的第二电流I2，因此，

其中，V_{TH_M2}表示第二晶体管M2的阈值电压，

表示第二晶体管M2的电流系数。

其中，μ_{n_M2}表示第二晶体管M2的载流子迁移率，C_{ox_M2}表示第二晶体管M2的栅氧化层电容，

表示第二晶体管M2的宽长比。

将式(7)、式(8)和式(9)代入式(6)可得到：

根据式(10)可知参考电压VREF跟随第二电流I2上升。在第二电流I2的变化速率小于灌电流Isink时，参考电压VREF的变化速率也小于灌电流Isink。

在灌电流Isink继续增大而使得第四节点N4的电压上升到使得第十二晶体管M12导通时

Isink＝I2+Ia2+Ihv2 (11)

其中，

其中，

表示第十二晶体管M12的电流系数，R7表示第七电阻器R7的电阻值，V_{GS_M9}表示第九晶体管M9的栅源电压，V_{TH_M12}表示第十二晶体管M12的阈值电压。通过设置

可使得第二补偿电流Ihv2大于第二电流I2，因此灌电流Isink的增量大部分落在第十二晶体管M12上，第二电流I2增速变缓，参考电压VREF上升也趋于更平缓。

在参考电压产生电路100对负载提供拉电流Isource的情况下，如果参考电压产生电路300工作在零负载状态，Isource等于0。静态电流I_Q满足：

I_Q＝IB+If1+I1+Ia1＝IB+(1+α)×I1+Ia1 (13)

当拉电流Isource增大，但第三节点N3的电压尚未下降到使得第十一晶体管M11导通时，

Isource＝ I1+Ia1 (14)

由于I1和Ia1的比例关系(类似I2和Ia2的比例关系)，I1的变化速率小于Isource。参考电压VREF随着第一电流I1的上升而下降。

当拉电流Isource继续增大而使得第三节点N3的电压下降到使得第十一晶体管M11导通时，

Isource＝I1+Ia1+Ihv1 (15)

可设置第十一晶体管M11的电流系数以使得第一补偿电流Ihv1大于第一电流I1，因此拉电流Isource的增量大部分落在第十一晶体管M11上，第一电流I1增速变缓，参考电压VREF下降也趋于更平缓。

综上所述，根据本公开的实施例的参考电压产生电路整体构架简单，静态电流小，具有推挽输出能力。此外，根据本公开的实施例的参考电压产生电路在负载电流大时有电流补偿，能够输出稳定的电压，其输出电压适合用作相对参考电压。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种参考电压产生电路，包括：偏置电路、第一晶体管、第二晶体管、第一反馈电路、第二反馈电路、第一采样电路、第二采样电路、第一电流放大电路、以及第二电流放大电路，

其中，所述偏置电路被配置为根据来自偏置电流源的偏置电流在第一节点处生成第一偏置电压并在第二节点处生成第二偏置电压；

所述第一晶体管的控制极耦接所述第一节点，所述第一晶体管的第一极耦接参考电压输出端，所述第一晶体管的第二极耦接第三节点；

所述第二晶体管的控制极耦接所述第二节点，所述第二晶体管的第一极耦接所述参考电压输出端，所述第二晶体管的第二极耦接第四节点；

所述第一采样电路被配置为经由所述第三节点采样流过所述第一晶体管的第一电流；

所述第二采样电路被配置为经由所述第四节点采样流过所述第二晶体管的第二电流；

所述第一反馈电路被配置为根据所述第一电流生成第一反馈电流，所述第一反馈电流用于调整所述第一偏置电压以稳定从所述参考电压输出端输出的参考电压；

所述第二反馈电路被配置为根据所述第二电流生成第二反馈电流，所述第二反馈电流用于调整所述第二偏置电压以稳定所述参考电压；

第一电流放大电路被配置为将所述第一电流放大为第一放大电流；

第二电流放大电路被配置为将所述第二电流放大为第二放大电流；

其中，在所述参考电压产生电路对负载提供拉电流的情况下，所述第一晶体管导通，所述第二晶体管截止，所述拉电流包括所述第一电流与所述第一放大电流；在所述参考电压产生电路从所述负载吸收灌电流的情况下，所述第一晶体管截止，所述第二晶体管导通，所述灌电流包括所述第二电流与所述第二放大电流。

2.根据权利要求1所述的参考电压产生电路，还包括：第一补偿电路、以及第二补偿电路，

其中，所述第一补偿电路被配置为：在所述拉电流大于或者等于第一电流阈值的情况下生成第一补偿电流以补偿所述第一电流的增量；

所述第二补偿电路被配置为：在所述灌电流大于或者等于第二电流阈值的情况下生成第二补偿电流以补偿所述第二电流的增量。

3.根据权利要求1或2所述的参考电压产生电路，其中，所述偏置电路包括：第一电阻器、第二电阻器、第三电阻器、第三晶体管、以及第四晶体管，

其中，所述第一电阻器的第一端耦接所述偏置电流源和所述第三晶体管的控制极，所述第一电阻器的第二端耦接所述第一节点和所述第二电阻器的第一端；

所述第二电阻器的第二端耦接所述第三晶体管的第二极；

所述第三晶体管的第一极耦接所述第四晶体管的第一极；

所述第四晶体管的控制极耦接所述第四晶体管的第二极和所述第二节点；

所述第三电阻器的第一端耦接所述第二节点，所述第三电阻器的第二端耦接第二电压端。

4.根据权利要求1或2所述的参考电压产生电路，其中，所述第一反馈电路包括：第五晶体管、以及第四电阻器，

其中，所述第五晶体管的控制极耦接所述第三节点，所述第五晶体管的第一极耦接所述第四电阻器的第一端，所述第五晶体管的第二极耦接所述偏置电流源；

所述第四电阻器的第二端耦接第一电压端。

5.根据权利要求1或2所述的参考电压产生电路，其中，所述第一采样电路包括：第六晶体管、以及第五电阻器，

其中，所述第六晶体管的控制极耦接所述第六晶体管的第二极和所述第三节点，所述第六晶体管的第一极耦接所述第五电阻器的第一端；

所述第五电阻器的第二端耦接第一电压端。

6.根据权利要求1或2所述的参考电压产生电路，其中，所述第一电流放大电路包括：第七晶体管，

其中，所述第七晶体管的控制极耦接所述第三节点，所述第七晶体管的第一极耦接第一电压端，所述第七晶体管的第二极耦接所述参考电压输出端。

7.根据权利要求1或2所述的参考电压产生电路，其中，所述第二反馈电路包括：第八晶体管、以及第六电阻器，

其中，所述第八晶体管的控制极耦接所述第四节点，所述第八晶体管的第一极耦接所述第六电阻器的第一端，所述第八晶体管的第二极耦接所述第二节点；

所述第六电阻器的第二端耦接第二电压端。

8.根据权利要求1或2所述的参考电压产生电路，其中，所述第二采样电路包括：第九晶体管、以及第七电阻器，

其中，所述第九晶体管的控制极耦接所述第九晶体管的第二极和所述第四节点，所述第九晶体管的第一极耦接所述第七电阻器的第一端；

所述第七电阻器的第二端耦接第二电压端。

9.根据权利要求1或2所述的参考电压产生电路，其中，所述第二电流放大电路包括：第十晶体管，

其中，所述第十晶体管的控制极耦接所述第四节点，所述第十晶体管的第一极耦接第二电压端，所述第十晶体管的第二极耦接所述参考电压输出端。

10.根据权利要求2所述的参考电压产生电路，其中，所述第一补偿电路包括：第十一晶体管，所述第二补偿电路包括：第十二晶体管，

其中，所述第十一晶体管的控制极耦接所述第三节点，所述第十一晶体管的第一极耦接第一电压端，所述第十一晶体管的第二极耦接所述参考电压输出端；

所述第十二晶体管的控制极耦接所述第四节点，所述第十二晶体管的第一极耦接第二电压端，所述第十二晶体管的第二极耦接所述参考电压输出端；

其中，所述第十一晶体管的阈值电压和所述第十二晶体管的阈值电压高于所述参考电压产生电路中的其它晶体管的阈值电压。

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