CN1158809C - 通过数据总线发送数据的方法和接收数据的方法及装置 - Google Patents

Abstract

为了解决在发送方和接收方在工作时钟不同或有相差情况下的数据同步问题，提出了“动态调节采样点”和“动态调节采样数据流的速率”的方法。对于接收数据方而言，在每帧数据的帧头处根据接收、发送方的时钟相位差来调节接收数据芯片的采样起始点，使其不超过一个预设的“安全范围”，在采样起始点调节后，采样数据在该点的速率可能发生变化，这时通过在帧与帧之间增加或减少一个无效字的方法来调节采样数据的速率。这样就可以在接收数据方得到稳定、准确的数据。

Description

通过数据总线发送数据的方法和接收数据的方法及装置

本发明涉及数据传输，尤其涉及在接收方和发送方的时钟有频差或相差情况下的数据传输。

目前异步时钟芯片间的数据采集主要靠锁相环技术。其主要功能是使芯片的时钟同步起来，但其结构较复杂，不易在FPGA中实现。如果在片外增加锁相环，会占用PCB板的资源。如果将锁相环集成在ASIC中要占用较大的面积，且实现起来较复杂。在芯片之间进行数据通信时，虽然芯片都是相同的工作频率，但不同的芯片可能采用不同的时钟源(如图1中的芯片1，2，3，4的工作方式)，或即使采用同一时钟源，芯片之间的距离较远，导致时钟到达各芯片的时间不一致且不定，造成较大的相位差或相位漂移(如图1中芯片2和5的工作方式)，在这种芯片之间时钟异步或有相差的情况下，很难进行稳定的数据通信，必须要对总线的数据进行同步调整。

因此本发明的目的是提供一种传输数据的方法和装置，从而在时钟相位异步或有相差的情况下，通信双方仍能相互准确、稳定地接收对方的数据。该方案易于在FPGA、ASIC中实现。

为了实现以上目的，本发明的主要解决方案是“动态调节采样点”和“动态调节采样数据流的速率”的方法。“动态调节采样点”和“动态调节采样数据流的速率”的方法是对于接收数据的芯片而言的，在每帧数据的侦头处根据接收、发送芯片的时钟相位差来调节接收数据芯片的采样起始点，使其不超过一个预设的“安全范围”在采样起始点调节后，采样数据在该点是的速率可能发生变化，这时通过在帧与帧之间增加或减少一个无效字的方法来调节采样数据的速率。这样就可以在接收数据的芯片中得到稳定、准确的数据。

根据本发明的第一方面，提供了一种发送装置在数据总线上发送数据的方法，其中发送装置在第一时钟的控制下工作，数据总线包括数据线和控制线，该方法的特征在于包括下列步骤：让数据总线工作在第二时钟，第二时钟的周期大于第一时钟的周期；将数据以帧的形式发送，并在发送的数据帧之间插入无效数据字；用一个同步信号给出帧的起始位置；以及用一个标志位指出无效数据字，以调节采样数据流的速率。

根据本发明的第二方面，提供了一种接收装置在数据总线上接收数据的方法，其中接收装置在第一时钟的控制下工作，数据总线包括数据线和控制线，总线上的数据在第二时钟的控制下以帧的形式发送，用一个同步信号给出帧的起始位置并且在帧之间有第一无效数据，该方法的特征在于包括下列步骤：判断接收速度和总线上发送数据速度的差别，当接收速度大于数据总线上的发送速度时，插入第二无效数据字或空字以降低接收速度，当接收速度小于数据总线上数据速度时，丢失第一无效数据以使接收速度跟上数据总线上发送速度。

根据本发明的第三方面，提供了一种在数据总线上接收数据的数据接收装置，其中接收装置在第一时钟的控制下工作，数据总线包括数据线和控制线，总线上的数据在第二时钟的控制下以帧的形式发送，用一个同步信号给出帧的起始位置并且在帧之间有第一无效数据，该装置的特征在于包括：第二时钟信号产生部件，该部件所产生的第二时钟信号输入响应速度差别判断部件；接收速度和发送速度的速度差别判断部件，以第一时钟频率检测帧起始同步信号；以及响应速度差别判断部件，根据所述接收速度和发送速度的速度差别判断部件输出的判断结果及所述第二时钟信号产生部件所产生的第二时钟信号，调节接收速度的部件。

本发明的技术方案能很好地解决异步时钟或时钟有偏差芯片之间的数据通信问题，其具有动态调节采样点，动态调节数据流速度，支持较大帧容量(在32M工作频率下，一帧最多可支持2K个字)等优点，同时该发明可用VHDL语言描述，很容易在FPGA中实现，综合出来的电路简单，也易于做在ASIC中。

下面将结合附图对本发明进行更加详细的描述。

图1是现有技术中芯片之间的连接关系图；

图2是根据本发明一个实施例的接收电路的框图；

图3是根据本发明的原理，发送方的数据发送格式；

图4示出了根据本发明的一种实施方式，接收电路的工作原理；

图5示出了根据本发明的一种实施方式，接收芯片采样点的动态调节过程；

图6示出了在接收方和发送方有相差或频差的情况下，采样点的漂移情况示意图；

图7和8示出在接收芯片主时钟比发送芯片高或相位超前的情况下的采样点调整情况；

图9和10示出在发送芯片主时钟比接收芯片高或相位超前的情况下的采样点调整情况。

图11是根据本发明的一个实施例，图2中的同步信号采样电路具体结构；

图12是根据本发明的一个实施例，图2中的采样点调节电路的具体结构。

图13是根据本发明的一个实施例，图2中的数据采样电路的具体结构；

图14是根据本发明的一个实施例，图2中的调节采样数据流电路的具体结构。

下面以一个具体的实例来阐明这种设计思想。

图3是根据本发明的原理，发送方的数据发送格式。如图3所示，公开了本发明的对发送数据的芯片的数据格式要求：发送数据的芯片发送的数据以帧为单位，在本发明优选实施例的发送过程中，帧的长度是不固定的。但是，取决于发送方和接收方之间的相位漂移情况，或相差情况，有最大帧长限制。但是在其它实施例中，帧的长度可以固定，并且因此而能简化电路结构。帧与帧之间是一个无效字(插入无效字的目的主要是为了调节采样数据流的速率而设的)。芯片之间的数据总线(BUS_DATA)共19位，周期为其主时钟周期的两倍，其中

BUS_DATA[15:0]：传送数据字；

BUS_DATA[16]：是标志数据字状态(有效、无效)的标志位，′1′表示有效，′0′表示无效；

BUS_DATA[17]：是写时钟，是工作时钟(MCLK_SEND)的二分频信号；

BUS_DATA[18]：是帧起始同步信号(BUS_SYNC)，低电平有效，宽度为一个字周期，落后无效字半个工作时钟周期。

它们之间的时序关系(对发送数据的芯片要求)如图3所示。

根据如图3的时序关系，可以开发出根据本发明一个实施方式的数据发送方法。首先让数据总线工作在第二时钟，第二时钟可以从主时钟分频而得到。例如，如图3所示，第二时钟的周期是主时钟周期的两倍。可以通过对主时钟分频的方式得到第二时钟。根据该实施方式的数据发送方法，数据以帧的形式被发送，帧的起始位置用一个同步信号来表示。显然，根据同步信号，帧的长度可以是固定的，也可以是变化的。根据该实施方式的方法，还在帧之间插入无效数据字，并用一个标志位指出无效数据字。在总线的环境(质量)不是很好的情况下，根据该实施方式的发送方法，还发送一个写信号。在需要时，接收方能用该写信号来保证稳定地接收数据。根据本发明的另外实施方式，可以在各帧之间都插入无效数据字，在帧长较短的情况下，也可以隔几帧再插入一个无效数据字。另外，插入的无效数据字也可以为多介。

根据图3的时序图，根据本发明一个实施方式的发送装置可以这样来构成：一个第二时钟产生部件，该部件可以是一个分频器；一个发送数据格式化部件，用于在发送的数据帧之间插入无效数据字；同步信号产生部件，产生的同步信号用于给出帧的起始位置；以及标志位产生部件，产生的标志位用于指出无效数据字。在其它实施方式中，发送数据格式化部件、同步信号产生部件、标志位产生部件可以用同一个控制器来实现。或者说，用一个时序发生电路来实现。在优选实施方式中，第二时钟信号的周期是第一时钟信号的周期的两倍。

另外，本领域的技术人员都明白，对本发明而言BUS DATA的宽度显然是任意的，还可以为例如8，32，64，128位等。另外，数据总线的周期也不一定是主时钟周期的两倍，可以为任意大于等于2的整数倍。倍数越大，允许的收发送方之间的相差越大，但显然会降低吞吐量。

如图2所示是接收芯片电路结构，内部详细电路结构将在以后描述。

如图所示，接收芯片内部各信号含义如下：

CHK[1:0]：以主时钟频率检测帧起始同步信号BUS_DATA[18]，当CHK[1:0]＝“01”时，说明同步信号BUS_DATA[18]已结束。

NULL_FLAG：当它为高时，表示在接收数据流中要插入一个空字(即无效字)，以匹配收发双方时钟速率。同时，它也表明接收频率要快过发送频率。本领域技术人员应该明白的是，插入一个空字也可以理解为等待一个字的周期，即并不是真的插入一个空字。

LOCK_SEL：采样点选择信号。在不同的实施方式中，可以选择在HALF_MCLK_REC为高时采样BUS_DATA_LOCK，也可以选择在它为低时采样。本发明的优选实施方式中由LOCK_SEL决定是在高采样还是在低采样。

HALF_MCLK_REC：时钟MCLK_REC的二分频信号。在本电路中，其真正的意义是提供采样选择“点”(′0′或′1′)，由LOCK_SEL来确定在什么“点”采样。

BUS_DATA_OUT：本电路数据经同步处理之后的输出。它按照固定格式以固定的频率将数据输出。本实施例是固定在HALF_MCLK_REC＝′1′时将数据输出。可参见图7。

接收芯片的工作原理：接收芯片首先用发送芯片传来的数据字写时钟(BUS_DATA[17])的上升沿来锁存总线数据的低17位得到BUS_DATA_LOCK[16:0]。因为数据经总线传输时，可能受到各种干扰，导致数据字在前部分时段内是不稳定的，因此在数据字的后半部分对其进行锁存以在接收端得到稳定的总线数据，如图4所示。用接收芯片的工作时钟(MCLK_REC)检测总线同步信号BUS_SYNC，判断其是否发生从″0″到″1″的变化，并把第二次检测到″1″的时刻作为一帧的起始采样点(CHK为检测计数器，当CHK为″01″时，表示已检测到了一个″1″)，同时产生LOCK_SEL信号来判断采样点是否被调节及对其后的采样点进行定位，之后便每两个时钟周期对锁存后的总线数据(BUS_DATA_LOCK[16:0])进行采样，由于采样起始点被调节后，可能引起采样数据流的速率变化，因此产生NULL_FLAG来判断是否需要调节采样数据流的速率，调节的具体方法见后。

根据图2，本发明的接收电路的原理可以更一般化为包括一个第二时钟信号产生部件；一个接收速度和发送速度的速度差别判断部件；以及响应速度差别判断部件，用来调节接收速度的部件。第二时钟信号产生部件可以简单地是一个分频器。速度差别判断部件可以是如图2所示的同步信号采样电路。调节接收速度的部件可以如图2所示由数据流调节信号电路、采样点调节电路、调节采样数据流电路组成。本领域的技术人员明白，调节接收速度的部件还可以是其它形式。

图5示出了根据本发明的一种实施方式，接收芯片采样点的动态调节过程。接收芯片采样点的动态调节过程：无论接收芯片与发送芯片是工作在异步还是同步(但时钟存在相位差)的情况下，接收芯片在每帧起始的位置都会对采样点进行一次调整，使采样点始终落在一个预置的“安全”范围内。当时钟检测点在总线同步信号的上升沿附近摆动时(C点位置)，检测的值可能是″1″，也可能是″0″，当检测为“1”时，则下帧采样起始点在A点，当检测为“0”时，则下帧采样起始点在B点，A、B之间就是帧采样起始点的极限摆动边界，不管接收、发送芯片的相位差多少，都能在帧头的位置将起始采样点的位置调整在A、B之间。

对于采用同一时钟源，但存在相位差的接收与发送芯片，无论接收芯片的时钟相位超前或落后发送芯片，每个时钟的相位差基本是固定的，因此，一旦帧采样起始点确定之后，后面的采样点相对BUS_DATA_LOCK的相位基本确定，因此每一个采样点都在A、B之间的范围。

图6示出了在接收方和发送方有相差或频差的情况下，采样点的漂移情况示意图。对于采用异步时钟的接收和发送芯片，虽然都是采用同一级别的晶振，但晶振之间是有误差的，这就会导致接收芯片的频率比发送芯片的高或低一些。因此在这种情况下，采样点会逐渐向前或向后偏移，经过积累，采样点就会越过A、B之间的安全摆动范围。当一帧的起始采样点已经漂移到A、B附近，但还未越过A、B点(这时不会对该帧的起始采样点做调整)，这样，后面的采样点会逐渐漂到A、B之外，因此，为了采到稳定的数据，该帧的采样点只有1/2T-Tsetup或1/2T-Thold的漂移时间范围(T为主时钟周期，Tsetup为建立时间，Thold为保持时间)，如图6所示。由于Tsetup时间一般比Thold大，漂移时间范围取1/2T-Tsetup，如果不在这个漂移时间范围内结束该帧，就会导致采样不稳定的数据。因此，要限制一帧的长度，即要限制一帧的字节数。以接收、发送芯片都采用32M晶振为例，晶振的误差在10^-5，每个时钟的漂移时间约为1/32M*10^-5s(3.13*10^-4ns)，因此，一帧可包括(15ns-Tsetup)/3.13*10^-4个时钟(假设Tsetup＝3ns)，约为2K个数据字，即在这种情况下，一帧最多2K个字，才会使采样点在漂移出A、B边界后采样到错误数据之前得到调整。

图7和8示出在接收芯片主时钟频率比发送芯片高的情况下的采样点调整情况。如图7所示，如果接收芯片主时钟频率比发送芯片高，采样点向A点漂移，当移至A点时，调整电路会将其拉至B点，采样点调整之后，会对下帧首字采样两次。导致采样的首字变长，使数据流速率变化，因此还需对采样的数据(BUS_DATA_REC)进行调节。在主时钟MCLK_REC的二分频信号(HALF_MCLK_REC)的下降沿处将采样数据输出，并在输出的同时，根据不同的情况对输出数据进行处理，以得到稳定、均匀的数据流(BUS_DATA_OUT[16:0])。对输出数据进行处理的原理图如图7所示。

(a)、如果帧采样起始点在调节后对应HALF_MCLK_REC＝1，则会输出两个下帧首字，这样会出错。此时将第一个首字变为空操作使数据流速率降低，在该情况下，NULL_FLAG信号在起始采样点处为”1”，表明项插入一个空操作，即输出一个无效字。如图7所示。

(b)、如果下帧采样起始点在调节后对应HALF_MCLK_REC＝0，则不会输出两个首字，为正常输出，而此时NULL_FLAG信号在起始采样点处为“0”，不起作用。如图8所示。

图9和10示出在发送芯片主时钟频率比接收芯片高(或相位超前)的情况下采样点调整情况，即接收速度小于数据总线上发送数据速度的情况下采样点调整情况。如果发送芯片主时钟频率比接收芯片高，采样点会逐渐向B点在漂移，当移至B点时，调整电路会将其拉至A点。采样的数据中无效字变短使数据流速率降低，因此还需对采样的数据(BUS_DATA_REC)进行调节。在主时钟MCLK_REC的二分频信号(HALF_MCLK_REC)的下降沿处将采样数据输出，并在输出的同时，根据不同的情况对输出数据进行处理，以得到稳定的数据(BUS_DATA_OUT)。

(a)、如果下帧采样起始点HALF_MCLK_REC＝0，则数据输出会丢失无效字，数据流速率提高，如图9所示。

(b)、如果下帧采样起始点对应HALF_MCLK_REC＝1，则数据流按正常输出，如图10所示。

图11是根据本发明的一个实施例，图2中的同步信号采样电路的具体结构。

如图11所示，同步信号采样电路可由两个D触发器CHK0和CHK1串联而成。MCLK_REC同时连到两个D触发器的时钟输入端，BUS_DATA[18]连到CHK0的D输入端，CHK0的Q输出端连到CHKI的D输入瑞。CHK0和CHK1的Q输出端组成了输出CHK[1:0]。

图12是根据本发明的一个实施例，图2中的采样点调节电路的具体结构。

如图12所示，将同步信号采样电路的输出CHK[1:0]与“01”比较后输出的结果送到一个D触发器的使能端ENA，该D触发器的D输入端输入HALF_MCLK_REC信号；时钟输入端输入MCLK_REC信号。D触发器的输出为LOCK_SEC信号。若相等，则输出一个高电平，否则输出一个低电平。

图13是根据本发明的一个实施例，图2中的数据采样电路的具体结构。

如图13所示，数据采样电路由两个比较器，一个或门和17个D触发器组成，两个比较器的输出分别接到或门的两个输入端，或门的输出连接到D触发器的使能端ENA。与“01”比较比较器的输入是CHK[1:0]，另一个比较器的输出是HALF_MCLK_REC和LOCK_SEL，当HALF_MCLK_REC和LOCK_SEL信号相等时，输出高电平，否则输出低电平。D触发器的D输入端输入BUS_DATA_LOCK[16:0]，时钟输入端输入MCLK_REC。

图14是根据本发明的一个实施方式，图12中所示的调节采样数据流电路的具体结构。

如图14所示，调节采样数据流电路由一个二选一电路和17个(随数据的宽度而变)D触发器。第16个触发器的D输入是二选一电路的输出。触发器0到15的D输入分别是BUS_DATA_REC[15:0]。在所有触发器的使能输入端ENA输入HALF_MCLK_REC，时钟输入端输入MCLK_REC。二选一电路的输入分别是BUS_DATA_REC[16]和0，选择输入端的输入是NLL_FLAG。当NULL_FLAG为高时，二选一电路选择′0′输出，说明要插入一个空操作；其它情况下，选择BUS_DATA_REC[16]输出。

对于图2中的空标志处理电路，其基本原理是：在CHK＝′01′并且HALF_MCLK_REC＝′1′时，判断LOCK_SEL是否与HALF_MCLK_REC相等，若相等，则NULL_FLAG＝′1′，电路插入一个空字(无效字)，匹配数据流；否则，输出为零。空操作时序参见图7。

以上参照本发明的一个具体实施方式介绍了本发明的原理，但显然的是，本领域的技术人员可在本发明的公开范围内，在细节上对本发明作各种形式的修改，变化，等效替换等。例如：

(1)发送芯片上的数据总线的宽度、每个字占用的主时钟周期数可以视具体情况而定。

(2)保留一个状态标志位，说明当前字是有效字还是无效字；或者，提供某种方法，能使电路知道当前字是有效字还是无效字。如在帧上固定情况下，可以省却状态标志位，而只要在接收方设一个计数器，就能判断无效数据的出现。

(3)若总线质量安全可靠，则写时钟(本文中是BUS_DATA[17])不是必须的。相应地，图2中的触发器电路可以去掉。原电路中的输出信号(BUS_DATA_LOCK[16:0])可直接连到输入信号(BUS_DATA[16:0])。

(4)在实际操作过程中，并不是每一帧之间都需要插入一个无效字。具体隔几帧插入一个无效字，由接收芯片和发送芯片的时钟相位差决定。但是，插入的无效字必须和同步信号一一对应。

(5)HALF_MCLK_REC信号的真正的意义是提供采样选择“点”(′0′或′1′)，由LOCK_SEL来确定在什么“点”采样。当总线上每个字占用的主时钟周期数超过3时(包括3)，这两个信号的宽度应相应扩展。以占用周期数为4为例，则HALF_MCLK_REC(信号名改成LOCK_POINT比较恰当)和LOCK_SEL都应当变成2bits宽。这说明电路有4个采样点可供选择：“0”，“1”，“2”，“3”。这种情况下，若将电路的工作时钟变成原电路时钟的二分频信号，则情况与图2完全一样。

(6)当总线上每个字占用的主时钟周期数超过3时(包括3)，针对LOCK_SEL信号和HALF_MCLK_REC信号的处理应做相应的修改。但原理是一样的，这里不做具体介绍。

(7)当总线上每个字占用的主时钟周期数超过3时(包括3)，若总线上的同步信号有效宽度、与下帧首字的时序关系不变，则CHK[1:0]不用修改；否则，CHK[1:0]宽度要修改，相应处理也要修改。

本领域的技术人员还能在更具体的细节上对本发明进行修改，如图12和13所示，采样是调节电路和数据采样电路中都有与“01”比较的比较器。所以在具体实现中可以省去一个。当然图2的原理框图可能也会作相应修改。

总之，本发明的范围应当由权利要求书的内容来确定，在权利要求书所限定范围内的变化、修改、改进等都属于本发明范围。

Claims (14)

1、发送装置在数据总线上发送数据的方法，其中发送装置在第一时钟的控制下工作，数据总线包括数据线和控制线，该方法的特征在于包括下列步骤：

让数据总线工作在第二时钟，第二时钟的周期大于第一时钟的周期；

将数据以帧的形式发送，并在发送的数据帧之间插入无效数据字，以调节采样数据流的速率；

用一个同步信号给出帧的起始位置；以及

用一个标志位指出无效数据字。

2、如权利要求1的发送数据的方法，其特征在于第二周期的长度是第一周期的n倍，n大于等于2。

3、如权利要求1的发送数据的方法，其特征在于发送装置还发送一个写信号。

4、如权利要求1，2或3的发送数据的方法，其特征在于发送装置以不同的帧长发送数据。

5、如权利要求1，2或3的发送数据的方法，其特征在于发送装置在各帧之间都插入无效数据字。

6、如权利要求1，2或3的发送数据的方法，其特征在于插入的无效数据字的长度是1。

7、如权利要求1，2或3的发送数据的方法，其特征在于所述数据线的宽度是17，包括无效标志位。

8、接收装置在数据总线上接收数据的方法，其中接收装置在第一时钟的控制下工作，数据总线包括数据线和控制线，总线上的数据在第二时钟的控制下以帧的形式发送，用一个同步信号给出帧的起始位置并且在帧之间有第一无效数据，该方法的特征在于包括下列步骤：

判断接收速度和总线上发送数据速度的差别，当接收速度大于数据总线上的发送速度时，插入第二无效数据字或空字以降低接收速度，当接收速度小于数据总线上数据速度时，丢失第一无效数据的至少一部分以使接收速度跟上数据总线上的发送速度。

9、如权利要求8的接收数据的方法，其特征在于判断接收速度和发送速度的差别的步骤包括对同步信号进行采样的步骤。

10、如权利要求8或9的接收数据的方法，其中在总线上发送的信号还包括一个数据字锁存信号，其特征在于该方法还包括用数据字锁存信号来锁存数据的步骤。

11、一种在数据总线上接收数据的数据接收装置，其中接收装置在第一时钟的控制下工作，数据总线包括数据线和控制线，总线上的数据在第二时钟的控制下以帧的形式发送，用一个同步信号给出帧的起始位置并且在帧之间有第一无效数据，该装置的特征在于包括：

第二时钟信号产生部件，该部件所产生的第二时钟信号输入响应速度差别判断部件；

接收速度和发送速度的速度差别判断部件，以第一时钟频率检测帧起始同步信号；以及

响应速度差别判断部件，根据所述接收速度和发送速度的速度差别判断部件输出的判断结果及所述第二时钟信号产生部件所产生的第二时钟信号，调节接收速度的部件。

12、如权利要求11的数据接收装置，其特征在于所述速度差别判断部件由一个同步信号采样电路组成。

13、如权利要求11或12的数据接收装置，其特征在于所述调节接收速度的部件由一个采样点调节电路，一个数据流调节信号电路和调节采样数据流电路组成，其中调节采样数据流电路响应采样点调节电路和数据流调节信号电路的输出来调节接收速度。

14、如权利要求11或12的数据接收装置，其特征在于还包括一个锁存部件，响应数据总线上的写信号而锁存数据。

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