CN115859899A - 一种多驱动能力的集成电路标准单元版图迁移的方法 - Google Patents
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Abstract
本发明公布了一种多驱动能力的集成电路标准单元版图迁移的方法，将集成电路某个驱动能力的标准单元已完成的版图作为参考版图，其余的驱动能力下的标准单元待生成的版图作为目标版图；根据参考版图逐步得到所需驱动能力下的标准单元的目标版图；再将参考版图和目标版图划分为四类信息：布局的几何信息、布局的拓扑信息、布线的几何信息、布线的拓扑信息；通过迁移布局信息得到布局版图、计算布局间的几何变换、生成斯坦纳树、进行布线网格规划、通过带约束的A星算法得到最终布线版图，实现性能优越的标准单元版图自动布局布线。
Description
技术领域
本发明属于集成电路标准单元版图设计自动化技术，涉及在集成电路标准单元库内不同驱动能力的标准单元之间迁移版图的技术，具体涉及一种多个驱动能力的集成电路标准单元版图迁移的方法，利用集成电路标准单元某个驱动能力的已有版图的几何信息与拓扑信息，生成模式相似的其他驱动能力的标准单元的集成电路版图，并能完全处理相应工艺下的设计规则。
背景技术
目前在实践中，集成电路标准单元库中标准单元的版图设计基本依赖人工完成。随着工艺的进化，工艺的设计规则日趋复杂，并且随着下游任务对于定制化标准单元的需求增多，标准单元库中标准单元数量趋近千个级别，人工完成全部标准单元的版图难度过大。
现有的标准单元的版图设计工具包括SP&R工具和cell工具。这些工具采取的版图设计方式是对每个标准单元的不同驱动能力的版图都分别运行单独的设计流程，主要算法包括布尔可满足性（Boolean Satisfiability Problem, SAT）或是可满足性模理论（SatisfiabilityModulo Theories, SMT）。
已有的集成电路标准单元的版图设计技术存在以下不足之处：
（一）没有利用不同驱动能力的同类型标准单元的版图之间存在的相关性，单独设计所有驱动能力下的版图，导致对于版图的电学性能，比如最终的时延和能耗，没有良好的保证；
（二）这些方法求解的难度是指数增加的，在面对晶体管数量多的标准单元时无法在合理的时间范围内得到版图结果。
发明内容
为了克服上述现有技术的不足，本发明提供一种多驱动能力的集成电路标准单元版图迁移的方法，通过迁移布局信息得到布局版图、计算布局间的几何变换、生成斯坦纳树、进行布线网格规划、通过带约束的A星算法得到最终布线版图，实现性能优越的标准单元版图自动布局布线。
驱动能力是集成电路标准单元的本征属性，一般一类标准单元可以有多个驱动能力的版本，如1倍、2倍、4倍、6倍、8倍、16倍等。本发明的多驱动能力指的是在同一个标准单元的多个驱动能力之间（比如2倍驱动能力和4倍驱动能力之间）的版图迁移。本发明利用不同驱动能力的标准单元之间的相关性，设计更为相似的版图，得到电学性能更好的版图；由于本发明方法不涉及指数级别的算法，运行时间快，可实现性能优越的标准单元版图自动布局布线。
本发明提供的技术方案是：
一种多驱动能力的集成电路标准单元版图迁移的方法，将集成电路某个驱动能力的标准单元已完成的版图作为参考版图，其余的驱动能力下的标准单元待生成的版图作为目标版图；根据参考版图逐步得到所需驱动能力下的标准单元的目标版图；再将参考版图和目标版图划分为四类信息：布局的几何信息、布局的拓扑信息、布线的几何信息、布线的拓扑信息；其中，布局的几何信息为版图上的三维点云；布局的拓扑信息为晶体管的相对位置关系；布线的几何信息为斯坦纳树的斯坦纳点的坐标；布线的拓扑信息为斯坦纳树的连接关系；多驱动能力的集成电路标准单元版图迁移方法包括：
1）迁移参考版图的布局信息，包括参考版图的布局的拓扑信息和布局的几何信息，得到目标版图的布局；
2）利用得到的布局的几何信息计算参考版图与目标版图的布局之间的几何变换，用于后续生成目标版图的布线的几何信息；
21）将参考版图的管脚的位置视为参考点云，目标版图的管脚的位置视为目标点云；点云即三维坐标的集合；
22）使用迭代最近点算法计算从参考点云到目标点云的几何变换；计算得到的几何变换用于迁移参考版图的斯坦纳树的斯坦纳点的坐标；
所述几何变换满足仿射变换的形式，即可由一个旋转矩阵
和一个偏移向量/>
描述该几何变换，几何变换的函数形式为/>
，/>
为在参考点云坐标系下的坐标点；/>
为几何变换函数；/>
表示在参考点云坐标系下的坐标点经几何变换后在目标点云坐标系下对应的坐标点；
3）为目标版图的线网即目标线网生成斯坦纳树；
31）首先找到参考版图中对应的线网，记为参考线网；将参考线网的斯坦纳树的所有斯坦纳点通过步骤2）中计算得到的几何变换方法进行几何变换，得到新的斯坦纳点；
32）对于目标版图的线网，构造一个二部图，将对应参考版图的线网的管脚和目标线网的管脚分别看作二部图的两部分的节点，两部分的节点之间两两以边连接，边的权重设置为两个节点的距离；通过求解二部图的最大权重完美匹配，求解得到的节点对的集合中，每个节点对代表一个参考线网的管脚和一个目标线网的管脚，由此获得参考线网的管脚与目标线网的管脚的对应关系；
33）对参考线网的斯坦纳树的连接关系进行宽度优先遍历，遍历参考线网的斯坦纳树的所有边，目标线网的管脚和步骤31）中生成的新斯坦纳点，按照步骤32）中得到的对应关系，按照遍历的边建立新斯坦纳树的连接关系；由新斯坦纳点和新斯坦纳树的连接关系组成目标线网的斯坦纳树；
4）对生成的目标线网的斯坦纳树做进一步的布线网格规划；包括：
41）将目标版图切分为多个粗粒度网格，将步骤3）中建立的斯坦纳树的每条边表示为矩形，计算矩形与每个网格的重叠面积，获得每个网格与目标线网的斯坦纳树的重叠率；
42）使用启发式搜索方法，选择重叠率最高的网格，向重叠率低的方向移动斯坦纳点，直至收敛，得到优化的目标线网斯坦纳树；
5）根据优化的目标线网斯坦纳树，使用带约束的A星算法完成目标版图布线：
51）将目标版图切分为多个细粒度网格，构建以目标版图布线金属层与通孔层组成的目标版图布线图；
52）将步骤4）得到的优化的目标版图斯坦纳树作为布线指导，在步骤51）生成的布线图上搜索网格点，为布线路径寻找布线费用最小的网格点；具体是以布线的基本费用加上布线偏离布线指导的多少作为布线费用；
A星算法构建优先队列为每个线网选择费用最小的网格点组成的布线路径，使用A星算法得到所有线网完成布通的最终布线版图；
通过上述步骤，实现多驱动能力的集成电路标准单元版图迁移。
与现有技术相比，本发明的有益效果是：
本发明提供一种对于多个驱动能力的标准单元的版图自动化方法，利用本发明的技术方案，可以实现性能优越的标准单元版图自动布局布线，用户可以仅指定单个驱动能力下的人工版图，自动化系统将参照该人工版图给出优化的布局布线方案，得到的版图经过仿真验证在时延和能耗上表现良好。
附图说明
图1为本发明提供的可为多个驱动能力的标准单元自动化生成版图的流程框图。
图2为本发明提出的迁移参考版图和目标版图的方法示意图。
图3为本发明提出的带约束的A星算法完成布线的算法示意图。
具体实施方式
下面结合附图，通过实施例进一步描述本发明，但不以任何方式限制本发明的范围。
本发明提供了一种标准单元版图自动化的方法及系统，集成电路标准单元包括晶体管和把晶体管连在一起的线网，本发明以某个驱动能力下的参考标准单元的版图作为参照，即该驱动能力为参考驱动能力，其他各驱动能力均可作为目标驱动能力，仿照生成其他各驱动能力的标准单元的版图，以得到高性能的版图结果。该方法可以处理工艺中主要的设计规则，对于大规模的标准单元的版图生成大幅提升效率，得到符合标准的时延和能耗的性能结果。
图1所示为本发明提供的可为多个驱动能力的标准单元自动化生成版图的流程，具体实施过程包括：迁移布局信息得到布局版图、计算布局间的几何变换、斯坦纳树生成、为处理设计规则的布线网格规划、带约束的A星算法得到最终布线版图。
在本发明中，以集成电路某个驱动能力的标准单元已完成的参考版图作为输入，逐步得到目标版图对应驱动能力（即目标驱动能力）下的标准单元的目标版图，从两方面对标准单元的参考版图和目标版图进行抽象：依据版图生成的过程（版图生成包括布局和布线两个阶段）将版图抽象为集成电路布局信息和布线信息，再依据信息类别将标准单元的参考版图和目标版图抽象为几何信息和拓扑信息；即一个版图可划分为四类信息，布局的几何信息，布局的拓扑信息，布线的几何信息，布线的拓扑信息。布局的几何信息视为版图上的三维点云（三维点坐标的集合即点云），布局的拓扑信息视为晶体管的相对位置关系，布线的几何信息视为斯坦纳树的斯坦纳点的坐标，布线的拓扑信息视为斯坦纳树的连接关系。本发明首先迁移布局的拓扑信息，保留输入版图中晶体管的相对位置关系，利用相对位置关系生成布局的绝对位置，即得到布局的几何信息，利用布局的几何信息计算参考版图（输入版图）和目标版图之间的几何变换，计算得到的几何变换用于迁移参考版图的斯坦纳树的斯坦纳点的坐标，将版图切分成网格状，计算网格中斯坦纳树的边的密度并将密度过高的区域的斯坦纳点移动到相邻低密度区域，最终使用A星算法得到最终布通（所有线网都完成布线）的布线版图。
本发明提供一种对于多驱动能力的标准单元的自动化版图生成方法，包括以下步骤：
1) 迁移参考版图的布局信息，包括布局的几何信息、布局的拓扑信息，得到目标版图的布局：
对于同类的标准单元，以某一驱动能力的人工版图作为参考版图，其余所有驱动能力下的标准单元待生成的版图为目标版图；首先通过参考版图的布局运行版图电路一致性检查（LVS）来抽取参考版图的两种布局信息，即每个晶体管的绝对位置（即布局的几何信息）和晶体管的相对位置关系（即布局的拓扑信息）；目标版图的布局的拓扑信息是和参考版图相同；
以单个目标版图为例，对参考版图的布局运行版图电路一致性检查（LVS），抽取每个晶体管的绝对位置，根据绝对位置抽取晶体管的相对位置关系，由于参考版图与目标版图的网表相同，对于目标版图复用抽取的相对位置关系，按照相对位置关系排列所有晶体管生成目标版图的布局；由于目标版图的晶体管尺寸不一样，一些标准单元规范的版图的模式不一样，按照这种拓扑信息排列目标版图的晶体管得到布局的几何信息不一样。
2) 计算参考版图与目标版图的布局间的几何变换，几何变换用于后续帮助生成目标版图的布线的几何信息。包括：
21）将参考版图的管脚的位置视为参考点云，目标版图的管脚的位置视为目标点云，点云即三维坐标的集合；
图2所示为本发明提出的迁移参考版图和目标版图的方法，其中，图2所示左上为标准单元AO22的参考版图AO22X2（X2指2倍驱动能力），图2所示左下为目标版图AO22X4（X4指4倍驱动能力，已完成布局）。使用点云表示布局版图的几何信息，点云即三维坐标的集合，将参考版图的管脚的位置视为参考点云，即图2右图的
，将目标版图的管脚的位置视为目标点云，即图2右图的/>
。
22）使用迭代最近点（iterativeclosestpoint）算法计算从参考点云到目标点云的几何变换，此几何变换满足仿射变换的形式，即可以由一个旋转矩阵
和一个偏移向量/>
描述该几何变换，几何变换的函数形式为/>
，/>
为在参考点云坐标系下的坐标点；
为几何变换函数；/>
表示在参考点云坐标系下的坐标点经几何变换后在目标点云坐标系下对应的坐标点；对于任意一个处在参考点云坐标系下的坐标点/>
，该坐标点在目标点云坐标系下对应的坐标点为/>
；
3) 为目标版图的线网（称为目标线网）生成斯坦纳树：
31）首先找到参考版图中对应的线网，记为参考线网，将参考线网对应的斯坦纳树的所有斯坦纳点经由步骤2）中计算得到的几何变换方法进行几何变换，得到新的斯坦纳点；
32）构造一个二部图，将对应参考线网的管脚和目标线网（目标版图的线网）的管脚分别看作二部图的两部分的节点，两部分的节点之间两两以边连接，边的权重设置为两个节点的距离；通过求解二部图的最大权重完美匹配，最大权重完美匹配求解得到的节点对的集合中，每个节点对代表一个参考线网的管脚和一个目标线网的管脚，由此得到参考线网的管脚与目标线网的管脚的对应关系。二部图的最大权重完美匹配指的是求解一个节点对的集合，这个集合中的每个节点对的两个节点都是一个在二部图的第一部分，另一个在二部图的第二部分，每个节点对的两个节点之间因为都有一条边，所以都对应一个边的权重，找到的节点对的集合的这些边的权重之和是所有的节点对的集合中最小的。
33）对参考线网的斯坦纳树的连接关系进行宽度优先遍历，遍历参考线网的斯坦纳树的所有边，将目标线网的管脚和步骤31）中生成的新斯坦纳点，按照步骤32）中得到的对应关系，按照遍历的边建立新斯坦纳树的连接关系；由新斯坦纳点和新斯坦纳树的连接关系组成目标线网的斯坦纳树；
遍历参考线网的斯坦纳树的所有边，具体是：对于某条边(u, v)，u、v分别是参考线网的管脚，将步骤32）对应关系中u对应目标线网的管脚和v对应的管脚相连，为新斯坦纳树插入这个连接关系。
4) 对生成的目标线网的斯坦纳树做进一步的布线网格规划，得到优化的目标线网斯坦纳树：
41）将目标版图切分为多个粗粒度网格，将3）中建立的目标线网的斯坦纳树的每条边表示为矩形，即每条边连接的两个斯坦纳点之间的连线作为矩形的中心线，在中心线两侧延长共线宽的长度得到一个矩形；计算矩形与每个网格的重叠面积，获得每个网格与目标线网的斯坦纳树的重叠率；重叠率的计算方法是重叠面积除以网格的面积。
42）使用启发式搜索方法，选择重叠率最高的网格，向重叠率低的网格方向移动斯坦纳点，直至收敛到各个网格的重叠率低于1；得到目标线网的新的斯坦纳树。优化后的斯坦纳树的连接关系不改变，但是会移动斯坦纳点的坐标。
5) 根据优化的目标线网斯坦纳树，使用带约束的A星算法完成目标版图的布线：
如图3所示，通过本发明提出的带约束的A星算法，完成目标版图的布线，其中，输入为目标线网的斯坦纳树，输出为目标线网的几何信息；对目标版图的所有线网依次遍历，即得到目标版图的布线的几何信息。包括如下步骤：
51）将目标版图切分为粒度较细（粒度值可调整）的网格，构建以目标版图布线金属层与通孔层组成的目标版图布线图；
如图3中的虚线网格所示，目标版图切分为粒度较细的网格，构建以布线金属层（包括M1层与M2层）与通孔层（包括VIA层）组成的三维布线图；
52）将经过4）优化的目标线网斯坦纳树作为布线指导，在51）生成的三维布线图上搜索网格点，为布线路径寻找布线费用最小的网格点，布线费用的计算方式是以布线的基本费用加上布线偏离布线指导的多少来作为布线的费用，布线的基本费用包括两个部分，一是金属层走线的费用，如图3所示的
和/>
，二是通孔层走线的费用，如图3所示的/>
，布线偏离布线指导的多少包括两个部分，一是在每个布线金属层的2维平面上的偏离值，如图3所示的/>
，二是偏离了布线指导所在布线金属层的费用，如图3所示的
，A星算法构建优先队列为每个线网选择费用最小的网格点组成的布线路径。优先队列中的网格点构成了布线的路径，按照该路径生成矩形的线即完成布线。
需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
Claims (6)
1.一种多驱动能力的集成电路标准单元版图迁移的方法，其特征是，将集成电路某个驱动能力的标准单元已完成的版图作为参考版图，其余的驱动能力下的标准单元待生成的版图作为目标版图；根据参考版图逐步得到所需驱动能力下的标准单元的目标版图；再将参考版图和目标版图划分为四类信息：布局的几何信息、布局的拓扑信息、布线的几何信息、布线的拓扑信息；其中，布局的几何信息为版图上的三维点云；布局的拓扑信息为晶体管的相对位置关系；布线的几何信息为斯坦纳树的斯坦纳点的坐标；布线的拓扑信息为斯坦纳树的连接关系；多驱动能力的集成电路标准单元版图迁移方法包括：
1）迁移参考版图的布局信息，包括参考版图的布局的拓扑信息和布局的几何信息，得到目标版图的布局；
2）利用得到的布局的几何信息计算参考版图与目标版图的布局之间的几何变换，用于后续生成目标版图的布线的几何信息；
21）将参考版图的管脚的位置视为参考点云，目标版图的管脚的位置视为目标点云；点云即三维坐标的集合；
22）使用迭代最近点算法计算从参考点云到目标点云的几何变换；计算得到的几何变换用于迁移参考版图的斯坦纳树的斯坦纳点的坐标；
所述几何变换满足仿射变换的形式，即可由一个旋转矩阵
和一个偏移向量/>
描述该几何变换，几何变换的函数形式为/>
，/>
为在参考点云坐标系下的坐标点；/>
为几何变换函数；/>
表示在参考点云坐标系下的坐标点经几何变换后在目标点云坐标系下对应的坐标点；
3）为目标版图的线网即目标线网生成斯坦纳树；
31）首先找到参考版图中对应的线网，记为参考线网；将参考线网的斯坦纳树的所有斯坦纳点通过步骤2）中计算得到的几何变换方法进行几何变换，得到新的斯坦纳点；
32）对于目标版图的线网，构造一个二部图，将对应参考版图的线网的管脚和目标线网的管脚分别看作二部图的两部分的节点，两部分的节点之间两两以边连接，边的权重设置为两个节点的距离；通过求解二部图的最大权重完美匹配，求解得到的节点对的集合中，每个节点对代表一个参考线网的管脚和一个目标线网的管脚，由此获得参考线网的管脚与目标线网的管脚的对应关系；
33）对参考线网的斯坦纳树的连接关系进行宽度优先遍历，遍历参考线网的斯坦纳树的所有边，目标线网的管脚和步骤31）中生成的新斯坦纳点，按照步骤32）中得到的对应关系，按照遍历的边建立新斯坦纳树的连接关系；由新斯坦纳点和新斯坦纳树的连接关系组成目标线网的斯坦纳树；
4）对生成的目标线网的斯坦纳树做进一步的布线网格规划；包括：
41）将目标版图切分为多个粗粒度网格，将步骤3）中建立的斯坦纳树的每条边表示为矩形，计算矩形与每个网格的重叠面积，获得每个网格与目标线网的斯坦纳树的重叠率；
42）使用启发式搜索方法，选择重叠率最高的网格，向重叠率低的方向移动斯坦纳点，直至收敛，得到优化的目标线网斯坦纳树；
5）根据优化的目标线网斯坦纳树，使用带约束的A星算法完成目标版图布线：
51）将目标版图切分为多个细粒度网格，构建以目标版图布线金属层与通孔层组成的目标版图布线图；
52）将步骤4）得到的优化的目标版图斯坦纳树作为布线指导，在步骤51）生成的布线图上搜索网格点，为布线路径寻找布线费用最小的网格点；具体是以布线的基本费用加上布线偏离布线指导的多少作为布线费用；
A星算法构建优先队列为每个线网选择费用最小的网格点组成的布线路径，使用A星算法得到所有线网完成布通的最终布线版图；
通过上述步骤，实现多驱动能力的集成电路标准单元版图迁移。
2.如权利要求1所述多驱动能力的集成电路标准单元版图迁移方法，其特征是，步骤42）中使用启发式搜索方法，移动斯坦纳点直至收敛到各个网格的重叠率均低于1。
3.如权利要求1所述多驱动能力的集成电路标准单元版图迁移方法，其特征是，步骤51）构建以布线金属层与通孔层组成的布线图；所述布线金属层包括两层，通孔层包括一层，由此组成三维布线图。
4.如权利要求3所述多驱动能力的集成电路标准单元版图迁移方法，其特征是，步骤52）中，布线的基本费用包括：金属层走线的费用和通孔层走线的费用；布线偏离布线指导的多少包括：在每个布线金属层平面上的偏离值和偏离布线指导所在金属层的费用。
5.如权利要求1所述多驱动能力的集成电路标准单元版图迁移方法，其特征是，步骤1）迁移参考版图的布局信息，得到目标版图的布局；首先迁移参考版图的布局的拓扑信息，得到参考版图的布局的几何信息：保留输入版图中晶体管的相对位置关系，利用相对位置关系生成布局的绝对位置，即得到布局的几何信息。
6.如权利要求5所述多驱动能力的集成电路标准单元版图迁移方法，其特征是，对于同类的标准单元，以某一驱动能力的人工版图作为参考版图，其余所有驱动能力下的标准单元待生成的版图为目标版图；对于单个目标版图，对参考版图的布局运行版图电路一致性检查，抽取每个晶体管的绝对位置，根据绝对位置抽取晶体管的相对位置关系，参考版图与目标版图的网表相同，对于目标版图复用抽取的相对位置关系，按照相对位置关系排列所有晶体管生成目标版图的布局。
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| CN116108789A (zh) * | 2023-04-12 | 2023-05-12 | 广州智慧城市发展研究院 | 一种模拟电路版图结构化特性表示还原方法及组件 |
| CN117875253A (zh) * | 2024-01-11 | 2024-04-12 | 华南理工大学 | 一种面向工艺节点可迁移的标准单元版图自动生成方法 |
| CN117875253B (zh) * | 2024-01-11 | 2024-07-05 | 华南理工大学 | 一种面向工艺节点可迁移的标准单元版图自动生成方法 |
| CN118095198A (zh) * | 2024-04-26 | 2024-05-28 | 上海昇贻半导体科技有限公司 | 一种集成电路标准单元原理图库快速创建方法 |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |