CN115840728A - 图形处理系统、gpu核、传输控制器及主核配置方法 - Google Patents

Abstract

本公开提供一种图形处理系统、GPU核、传输控制器及主核配置方法，均应用于多核GPU架构。该图形处理系统包括多个GPU核，每个GPU核包括主SPI控制器和从SPI控制器，每个GPU核被配置为：在本GPU核为主核或从核的情况下，通过该GPU核的从SPI控制器接收输入信号，在本GPU核为主核的情况下，通过该GPU核的主SPI控制器发送输出信号。采用本公开的技术方案在灵活配置多核GPU架构中的主核的基础上，可简化多GPU架构的接口连接，提高系统集成度，减少系统接口资源浪费。

Description

图形处理系统、GPU核、传输控制器及主核配置方法

技术领域

本公开涉及多核GPU（Graphics Processing Unit，图形处理器）技术领域，尤其涉及图形处理系统、GPU核、传输控制器及主核配置方法。

背景技术

多核GPU架构是指将多个GPU核集成到一个系统中，例如SoC（System on Chip，片上系统），多个GPU 核作为一个整体来执行任务。多核GPU架构便于进行性能扩展，可根据实际产品的性能需求灵活调整系统中GPU核的数量，从而做到一款多核GPU架构能够满足多款产品的性能需求。

在多核GPU架构中，通常有一个GPU核作为主核负责与CPU（Central ProcessingUnit，中央处理器）进行交互，并负责其他GPU核的管理与调度，其他GPU核作为从核接收来自主核的管理与调度命令。

目前，多核GPU架构采用固定主核方案，即主核从指定后就一直固定。在固定主核方案中，主核一般在芯片设计阶段固定，但由于实际硅片有良率限制，一旦主核损坏，即使从核功能完整，多核GPU架构作为一个整体也无法正常工作，芯片只能报废，导致较高的成本。

发明内容

本公开的目的是提供一种图形处理系统、GPU核、传输控制器及主核配置方法，可避免多核CPU架构中固定主核导致的芯片报废、成本较高的问题，以提高GPU核的使用程度，降低产品成品，以及简化多GPU架构的接口连接，提高系统集成度，减少系统接口资源浪费。

根据本公开的一个方面，提供一种图形处理系统，该图形处理系统基于多核GPU架构，该图形处理系统包括：

多个GPU核，每个GPU核包括主SPI控制器和从SPI控制器，每个GPU核被配置为：在本GPU核为主核或从核的情况下，通过该GPU核的从SPI控制器接收输入信号；在本GPU核为主核的情况下，通过该GPU核的主SPI控制器发送输出信号。

在一些可能的实现方式中，输入信号包括静态输入信号和低速动态输入信号中的至少一种，输出信号包括低速动态输出信号和电源管理请求信号中的至少一种。

其中，低速动态输入信号包括GPIO输入信号，低速动态输出信号包括GPIO输出信号、中断信号、状态信号中的至少一种。

本公开中，输入信号包括主核配置信息，对应的，每个GPU核被配置为：在主核配置信息指示本GPU核为主核的情况下使能该GPU核的主SPI控制器，以通过该GPU核的主SPI控制器发送输出信号。

其中，主核配置信息包括以下至少一项：主核标识、主核基地址、主核启动指示信息。

本公开中，每个GPU核还包括内核处理模块，对应的，每个GPU核被配置为：通过本GPU核的从SPI控制器将接收的输入信号发送给内核逻辑模块，以及，通过本GPU核的主SPI控制器获得来自内核处理模块的输出信号并将该输出信号发送，例如发送给CPU。

本公开中的图形处理系统还包括传输控制器，该传输控制器包括主SPI控制器和从SPI控制器；对应，每个GPU核被配置为：

在本GPU核为主核或从核的情况下，通过该GPU核的从SPI控制器接收传输控制器的主SPI控制器发送的输入信号；

在本GPU核为主核的情况下，通过该GPU核的主SPI控制器向传输控制器的从SPI控制器发送输出信号。

在一种实施方式中，传输控制器的主SPI控制器的时钟信号接口、MOSI接口、MISO接口分别与每个GPU核的从SPI控制器的时钟信号接口、SDI接口、SDO接口连接，以及，传输控制器的主SPI控制器的多个片选信号接口中的每个片选信号接口与一个GPU核的从SPI控制器的片选信号接口连接；传输控制器的从SPI控制器的时钟信号接口、SDI接口、SDO接口分别与每个GPU核的主SPI控制器的时钟信号接口、MOSI接口、MISO连接。

本公开一实施例中，传输控制器还包括第一总线接口和第二总线接口，对应的，该传输控制器被配置为：

通过第一总线接口获取来自CPU的输入信号，并通过传输控制器的主SPI控制器将该输入信号发送给每个GPU核的从SPI控制器；

通过传输控制器的从SPI控制器接收作为主核的CPU核的主SPI控制器发送的输出信号，并通过第二总线接口将该输出信号发送给CPU。

根据本公开的另一方面，提供另一种图形处理系统，该图形处理系统基于多核GPU架构，该图形处理系统包括：

多个GPU核，每个GPU核包括主SPI控制器和从SPI控制器，每个GPU核被配置为：通过本GPU核的从SPI控制器接收来自CPU的主核配置信息，在该主核配置信息指示本GPU核为主核的情况下，使能该GPU核的主SPI控制器，GPU核的主SPI控制器用于述CPU发送输出信号。

在一种实施方式中，每个GPU核被配置为：在主核配置信息指示本GPU核为从核的情况下，不使能该GPU核的主SPI控制器；或，在主核配置信息指示本GPU核为从核的情况下，关闭该GPU核的主SPI控制器。

本公开中的图形处理系统还包括传输控制器，该传输控制器包括主SPI控制器和从SPI控制器，对应的，该传输器控制器被配置为：通过传输控制器的主SPI控制器向每个GPU核的从SPI控制器发送低速动态输入信号，通过传输控制器的从SPI控制器接收作为主核的GPU核的主SPI控制器发送的输出信号。

根据本公开的另一方面，还提供一种电子组件，该电子组件包括上述任一实施例中所述的基于多核GPU架构的图形处理系统。在一些使用场景下，该电子组件的产品形式体现为显卡；在另一些使用场景下，该电子组件的产品形式体现为CPU主板。

根据本公开的另一方面，还提供一种电子设备，该电子设备包括上述任一实施例所述的电子组件。在一些使用场景下，该电子设备的产品形式是便携式电子设备，例如智能手机、平板电脑、VR设备等；在另一些使用场景下，该电子设备的产品形式是个人电脑、游戏主机等。

根据本公开的另一方面，还提供一种GPU核，该GPU核应用于基于多核GPU架构的图形处理系统，该GPU核包括主SPI控制器和从SPI控制器，该GPU核被配置为：在该GPU核为主核或从核的情况下，通过从SPI控制器接收输入信号；在该GPU核为主核的情况下，通过主SPI控制器发送输出信号。

在一些实施方式中，输入信号包括主核配置信息，对应的，GPU核被配置为：在主核配置信息指示GPU核为主核的情况下，使能主SPI控制器，以通过该主SPI控制器发送输出信号；在所主核配置信息指示GPU核为从核的情况下，不使能主SPI控制器或关闭主SPI控制器。

进一步地，GPU核还包括内核处理模块，对应的，该GPU核被配置为：通过从SPI控制器将接收的输入信号发送给内核处理模块，以及，通过主SPI控制器获得来自内核处理模块的输出信号并将输出信号发送。

本公开中的图形处理系统还包括传输控制器，该传输控制器包括主SPI控制器和从SPI控制器，对应的，GPU核被配置为：

在GPU核为主核或从核的情况下，通过该GPU核的从SPI控制器接收传输控制器的主SPI控制器发送的输入信号；

在GPU核为主核的情况下，通过该GPU核的主SPI控制器向传输控制器的从SPI控制器发送输出信号。

根据本公开的另一方面，还提供一种传输控制器，该传输控制器应用于基于多核GPU架构的图形处理系统，该传输控制器包括主SPI控制器和从SPI控制器，该图形处理系统还包括多个GPU核，每个GPU核包括主SPI控制器和从SPI控制器，对应的，该传输控制器被配置为：

通过传输控制器的主SPI控制器将来自CPU的输入信号发送给每个GPU核的从SPI控制器，以及，通过传输控制器的从SPI控制器接收作为主核的GPU核的主SPI控制器发送给CPU的输出信号。

一种实现方式中，上述输入信号包括主核配置信息，该主核配置信息用于从多个GPU核中确定主核。

本公开的另一实施方式中，传输控制器还包括第一总线接口和第二总线接口，对应的，该传输控制器被配置为：

通过第一总线接口获取来自CPU的输入信号，并通过该传输控制器的主SPI控制器将获取的输入信号发送给各个GPU核的从SPI控制器；

通过传输控制器的从SPI控制器接收作为主核的CPU核的主SPI控制器发送的输出信号，并通过第二总线接口将接收的输出信号发送给CPU。

根据本公开的另一方面，还提供一种主核配置方法，该方法应用于基于多核GPU架构的图形处理系统，该图形处理系统包括传输控制器和多个GPU核，该传输控制器包括主SPI控制器和从SPI控制器，该多个GPU核中的每个GPU核也包括主SPI控制器和从SPI控制器，该主核配置方法包括以下步骤：

传输控制器获取来自CPU的主核配置信息，并通过该传输控制器的主SPI控制器将获取的主核配置信息发送给每个GPU核的从SPI控制器；

每个GPU核根据获取的主核配置信息，在确定本GPU核为主核的情况下使能该GPU核的主SPI控制器，GPU核的主SPI控制器用于向CPU发送输出信号。

本公开的主核配置方法进一步包括，每个GPU核根据获取的主核配置信息，在确定本GPU核为从核的情况下不使能该GPU核的主SPI控制器或关闭该GPU核的主SPI控制器。

附图说明

图1为本公开一个实施例提供的一种包括主机和从机的SPI配置示意图；

图2为本公开一个实施例提供的一种包括多核GPU架构的图形处理系统的示意图；

图3为本公开一个实施例提供的一种包括传输控制器和多核GPU架构的图形处理系统的示意图；

图4为本公开一个实施例提供的GPU核的内部交互示意图；

图5为本公开一个实施例提供的一种基于多核GPU架构的图形处理系统的结构示意图；

图6为本公开一个实施例提供的主核配置方法流程示意图。

具体实施方式

在介绍本公开实施例之前，应当说明的是：

本公开部分实施例被描述为处理流程，虽然流程的各个操作步骤可能被冠以顺序的步骤编号，但是其中的操作步骤可以被并行地、并发地或者同时实施。

本公开实施例中可能使用了术语“第一”、“第二”等等来描述各个特征，但是这些特征不应当受这些术语限制。使用这些术语仅仅是为了将一个特征与另一个特征进行区分。

本公开实施例中可能使用了术语“和/或”，“和/或”包括其中一个或更多所列出的相关联特征的任意和所有组合。

应当理解的是，当描述两个部件的连接关系或通信关系时，除非明确指明两个部件之间直接连接或直接通信，否则，两个部件的连接或通信可以理解为直接连接或通信，也可以理解为通过中间部件间接连接或通信。

为了使本公开实施例中的技术方案及优点更加清楚明白，以下结合附图对本公开的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本公开的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。

如前所述的，多核GPU架构一般采用固定主核方案，即，主核在芯片设计阶段就被固定，但由于实际硅片有良率限制，一旦主核损坏，即使从核功能完整，多核GPU架构作为一个整体也无法正常工作，芯片只能报废，可见，GPU核（尤其是从核）并没有充分使用，GPU核的使用率较低，导致较高的产品生产成本。基于此，提出了基于多核GPU架构的浮动主核方案，在浮动主核方案中，可动态配置主核，比如在当前主核出现问题时再将从核配置为主核，如此，通过对GPU核进行充分使用，可缓解主核固定而导致的芯片报废、成本较高的问题。

在浮动主核方案中，由于每个GPU核都可能成为主核，所以要求每个GPU核都必须按照全功能连接方式来连接GPU核的相关输入、输出接口，即需要将各个GPU核的相关输入输出接口都全部连接至系统（例如SoC系统），但在实际使用过程中，有些接口只有主核会使用，比如只有主核才需向CPU通过相关接口输出低速动态输出信号，而从核并不需要，即，从核的有些输入输出接口并不需要使用，所以这些相关接口对于从核而言并不需要连接至系统上，所以浮动主核方案会导致GPU核有些不必要的接口连接，造成系统的接口资源浪费，增加系统的集成复杂度。此外，当发布不同规则的系统（如SoC）时，通常集成的GPU核数目也不同，所以预留给多核GPU架构的输入、输出接口的数目也要随之进行调整，即不同规格的SoC均需要考虑多核GPU架构的整体输入、输出接口，导致SoC的集成复杂度增大，芯片生产成本增加。

鉴于以上所述，本公开的目的是提供一种多核GPU架构下基于SPI（SerialPeripheral Interface，串行外设接口）重构主从核以实现主核浮动，从而避免多核CPU架构中固定主核导致的芯片报废、成本较高的问题，并在浮动主核方案的基础上减少各个GPU核的相关接口以减少GPU核不必要的接口连接、降低SoC集成复杂度的技术方案。其中，GPU核是指通过硬件实现、具有计算功能的处理器，其包括计算单元、缓存等等组成部件，可以是GPGPU（General-Purpose Graphics Processing Unit，通用图形处理器），也可以是GPU。

本公开的一个实施例提供一种基于多核GPU架构的图形处理系统，该图形处理系统包括：多个GPU核，每个GPU核包括主SPI控制器和从SPI控制器，每个GPU核被配置为：在本GPU核为主核或从核的情况下，通过该GPU核的从SPI控制器接收输入信号；在本GPU核为主核的情况下，通过该GPU核的主SPI控制器发送输出信号。如此，通过在各个GPU核内新增主、从SPI控制器来负责各个GPU核与外部的通信，而不再使用GPU核的传统通信接口来进行输入信号和输出信号的传输，GPU核的这些传统通信接口无需再暴露在GPU核外，通过SPI总线本身的拓扑结构有效简化了系统集成多核GPU时的端口连接，减少了系统接口资源的浪费，提高了系统集成度。

本公开中，多核GPU架构中的每个GPU核均包括主SPI控制器和从SPI控制器，主SPI控制器和从SPI控制器均采用SPI协议进行通信，SPI接口采用主-从（master-slave）模式架构，支持多slave模式应用，一般仅支持单master，即，SPI接口一般只有一个主机（或称为主器件、主片、主设备、主装置），但可以有一个或多个从机（或称为从器件、从片、从设备、从装置），主机产生时钟信号，主机和从机之间传输的数据与主机产生的时钟信号同步。

具体实施中，SPI接口可以采用3线模式或4线模式，即，SPI接口的信号线包括3根传输线或4根传输线，请参见图1，图1示出了一种包含主机和从机的4线模式的SPI配置，其中：

SPI主机包括CS（Chip Selection，片选）、SCK（SerialClock，串行同步时钟）、MOSI（Master Output Slave Input，主输出从输入）、MISO（Master Input Slave Output，主输入从输出）这四种传输线，其中，SCK可简称为时钟，SCK还可表示为SCLK 、SPI CLK、CLK，MOSI是由SPI主机向SPI从机发送数据的数据线，MISO是由SPI从机向SPI主机发送数据的数据线，在包括多个SPI从机时，SPI主机可通过CS接口发送的片选信号选择SPI从机，片选信号一般是低电平有效；

SPI从机包括CS、SCK、SDI（Serial Data Input，串行数据输入）、SDO（SerialDataInput，串行数据输出）这四种传输线，SDI和SDO均为单向数据线，SDO用于SPI从机向SPI主机发送数据，SDI用于SPI从机从SPI主机接收数据，如图1所示，MISO可用于传输从SPI从机通过SDO发送的数据，SPI从机可通过SDI从MOSI接收数据。

本公开中，多核GPU架构中的每个GPU核包括的主SPI控制器，可以理解为是与其它SPI器件进行通信时作为如图1中的SPI主机的角色，以及每个GPU核包括的从SPI控制器可以理解为是与其它SPI器件进行通信时作为如图1中的SPI从机的角色。如此，多核GPU架构中的每个GPU核既能作为SPI主机进行SPI传输，又能作为SPI从机进行SPI传输，每个GPU核采用两套SPI总线，如此可收发双向同时工作，提高GPU核的工作效率，从而提高整个图形处理系统的工作效率，同时可避免一套SPI总线分时复用而导致的传输冲突，提高系统可靠性。

本公开中，基于各个GPU核中的主/从SPI控制器结构，在本GPU核被配置为主核的情况下，该GPU核可通过自身的从SPI控制器接收输入信号，例如接收来自CPU的输入信号，以及通过自身的主SPI控制器主动发送输出信号，例如主动向CPU发送输出信号；在本GPU核被配置为从核的情况下，该GPU核可通过自身的从SPI控制器接收输入信号，由于一般情况下只有主核需要向外界（例如CPU）发送相关输出信号，所以作为从核的GPU核的主SPI控制器并不使能，而是处于关闭状态，只有待该GPU核被配置为主核时才使能自身的主SPI控制器以向CPU发送相关输出信号。也就是说，在本GPU核为主核或从核的情况下可通过该GPU核的从SPI控制器接收输入信号，例如接收来自CPU的输入信号，在本GPU核为主核的情况下，可通过该GPU核的主SPI控制发送输出信号，例如主动向CPU发送输出信号，可以这样理解，各个GPU核中的主SPI控制器与CPU之间的信号传输关系，满足该GPU核作为主核时的输出连接需求，而各个GPU核中的从SPI控制器与CPU 之间的信号传输关系，满足该GPU核作为从核或主核时的输入连接需求。

如图2所示，本公开中的多核GPU架构包括GPU1、GPU2、GPU3这三个GPU核，其中例如GPU1被配置为主核，GPU2和GPU3为从核，GPU1可通过自身的从SPI控制器从外接收输入信号以及通过主SPI控制器向外输出信号，GPU2和GPU3通过自身的从SPI控制器从外接收输入信号。应当理解的是，图2中的GPU核数量（3个）只是多核CPU架构的一个典型例子，仅仅是举例说明，在具体实施时还可包括其它数量的GPU核，即多核CPU架构适配的GPU核个数原则上不受限制，只要SPI总线协议允许，换言之，本公开对多核GPU架构包括的GPU核数据量不做限定。

本公开中，GPU核通过自身的从SPI控制器从外接收的输入信号包括静态输入信号和动态输入信号。

其中，静态输入信号是指系统上电后一直保持不变的信号，一种静态输入信号的具体实现方式是主核配置信息，根据主核配置信息可判断各个GPU核是否是主核，即主核配置信息用于从多个GPU核中确定主核。例如，CPU从多核CPU架构中确定可用的GPU核，再从GPU核中确定作为主核的GPU核，再将确定的主核的GPU标识（例如GPU ID）通过主核配置信息发送给各个GPU核（或可用的各个GPU核）的从SPI控制器，主核的GPU标识例如可称为主核标识。进一步地，各个GPU核收到主核配置信息后，将主核配置信息中的主核标识与自身标识进行比较，若两者一致表明本GPU核为主核，在确定为主核时再使能自身的主SPI控制器，即使能主SPI控制器包括的各个SPI接口的数据传输功能，具体是使能向外界发送数据的接口功能，从而可通过主SPI控制器向外发送主核的输出信号；若两者不一致表明本GPU核并非主核，即为从核，则并不使能或关闭自身的主SPI控制器。也就是说，本公开可通过GPU核的从SPI控制器接收的输入信号实现多核GPU架构中的主核动态配置，以此实现多核GPU架构中的主从核重构，提供了一种全新的主核配置方式，可根据实际使用或业务需求对应配置主核，提高了主核配置的灵活性，同时也可避免固定主核损坏导致芯片报废的情况，能够有效提高芯片良率，降低产品成本。

本公开的其他实施方式中，上述的主核配置信息还可包主核基地址、开机选择（Boot select）中的至少一种。其中，主核基地址又称为主核通信基地址，用于从核寻址主核，以便与主核通信；Boot select包括主核对应的Boot select和从核对应的Bootselect，主核对应的Boot select又称为主核启动指示信息，主核对应的Boot select用于通知主核从内存中加载启动代码，从核对应的Boot select用于从核根据该信息从内存中加载启动代码。

动态输入信号是相对静态输入信号而言，是指系统上电后会发生变化的信号，具体可以是低速动态输入信号，即变化频率或变化速度较低的信号，低速动态输入信号例如是GPIO（General Purpose Input /Output Ports，通用I/O端口）输入信号，即input GPIO信号。

本公开中，GPU核通过自身的主SPI控制器向外发送的输出信号，可以是指在本GPU核为主核时需要向CPU发送的信号，可以包括动态输出信号，具体可包括变化频率或变化速度较低的低速动态输出信号和与电源（power）管理相关的电源管理请求信号中的至少一种，电源管理请求信号也可称作power请求。低速动态输出信号例如是GPIO输出信号（也称作output GPIO信号）、中断信号、状态信号中的一种或多种，其中，output GPIO信号用于GPU核向CPU传递数据信息、数据格式、数据内容等，可自定义实现；GPU核向主机发出实时的中断信号，CPU根据中断信号查询寄存器可明确中断源信息；状态信号又可称运行状态信号，用于指示GPU自身的运行状态，例如处于工作状态或空闲状态等。电源管理请求信号用于向CPU请求电源管理，比如在主核当前的某些模块已经没有任务要处理了，则主核可以主动向CPU发送电源管理请求信号以请求关闭相应的电源，从而节省功耗。

可理解的是，上述对于输入信号、静态输入信号、动态输入信号、低速动态输入信号、输出信号、动态输出信号、低速动态输出信号的具体信号实现形式仅是举例说明，在具体实施过程中，上述各类信号还可以是其他实现方式，本公开实施例对此并不限制。

本公开基于上述多核CPU架构的图形处理系统，还包括传输控制器，该传输控制器用于转接多核CPU架构与CPU之间交互的上述输入信号和输出信号，即，通过传输控制器来负责多核CPU架构中各个GPU核与CPU之间的信息交互。如前所述的，本公开中多核CPU架构中的各个GPU核是通过主/从SPI控制器基于SPI协议进行输入、输出信号交互，为适配各个GPU核的信号传输接口，传输控制器也包括主SPI控制器和从SPI控制器，与各个GPU核中的主、从SPI控制器类似的，传输控制器中的主SPI控制器可理解为是与其它SPI器件通信时作为SPI主机的角色，对应的，传输控制器中的从SPI控制器可理解为是与其它SPI器件通信时作为SPI主机的角色。

由于SPI协议采用主从模式，本公开实施例中，传输控制器的主SPI控制器与各个GPU核的从SPI控制器连接，传输控制器的从SPI控制器与各个GPU核的主SPI控制器连接，对应的，每个GPU核配置为：在本GPU核为主核或从核的情况下，通过该GPU核的从SPI控制器接收传输控制器的主SPI控制器发送的输入信号，在本GPU核为主核的情况下，通过该GPU核的主SPI控制器向传输控制器的从SPI控制器发送输出信号。如此，形成两套相互独立的SPI总线，一套是从CPU经传输控制器到GPU核方向的SPI总线，另一套是从GPU核经传输控制器到CPU方向的SPI总线，通过相互独立的两条SPI传输路径，可在收发双向上同时进行工作，提高工作效率和系统可靠性。

请参见图3所示，传输控制器的主SPI控制器包括时钟信号接口（图3中以SCK_mst表示）、MOSI接口、MISO接口和三个片选信号接口（图3中以CS1、CS2、CS3表示），传输控制器的从SPI控制器包括时钟信号接口（图3中以SCK_slv表示）、SDI接口（图3中以SDI_slv表示）和SDO接口（图3中以SDO_slv表示）。每个GPU核的主SPI控制器包括时钟信号接口（图3中以SCK_mst表示）、MOSI接口和MISO接口，每个GPU核的从SPI控制器包括片选信号接口（图3中以CS_slv表示）、时钟信号接口（图3中以SCK_slv表示）、SDI接口（图3中以SDI_slv表示）和SDO接口（图3中以SDO_slv表示）。如图3所示的，传输控制器的主SPI控制器的时钟信号接口、MOSI接口、MISO接口分别对应与每个GPU核的从SPI控制器的时钟信号接口、SDI接口、SDO接口连接，传输控制器的主SPI控制器的多个片选信号接口中的每个片选信号接口与一个GPU核的从SPI控制器的片选信号接口连接；以及，传输控制器的从SPI控制器的时钟信号接口、SDI接口、SDO接口分别与每个GPU核的主SPI控制器的SCK_mst接口、MOSI接口、MISO接口连接。

当传输控制器获取来自CPU的输入信号后，传输控制器采用从CPU到GPU方向的SPI总线向GPU传输该输入信号，此时传输控制器作为该SPI总线上的SPI主机角色，而各个GPU核均是该SPI总线上的SPI从机，传输控制器通过自身的主SPI控制器将输入信号传输至各个GPU核的从SPI控制器，具体是：传输控制器的主SPI控制器将产生的时钟信号通过时钟信号接口发送给各个GPU核的时钟信号接口，通过时钟信号控制数据传输，通过该主SPI控制器中的MOSI接口将输入信号发送至各个GPU核的从SPI控制器的SDI接口，以实现从CPU到GPU核的信息写入。

当作为主核的GPU核得到主核需要传输给CPU的相关输出信号后，主核采用从GPU到CPU方向的SPI总线传输该输入信号，此时主核作为该SPI总线上的SPI主机角色，而传输控制器是该SPI总线上唯一的SPI从机，主核通过自身的主SPI控制器将自身需要上报给CPU的输出信号传输至传输控制器的从SPI控制器，具体是：主核的主SPI控制器将产生的时钟信号通过时钟信号接口发送给传输控制器中从SPI控制器的时钟信号接口，通过时钟信号控制数据传输，通过该主SPI控制器中的MOSI接口将输出信号发送至传输控制器的从SPI控制器的SDI接口，从而将主核的信息上报给CPU。

在实施中，本公开中的传输控制器还可包括第一总线接口和第二总线接口，如图3中所示，例如第一总线接口以axi slv bus表示，第二总线接口以axi mst bus表示，第一总线接口、第二总线接口分别与传输控制器的主SPI控制器、从SPI控制器对应，第一总线接口用于接收CPU欲发往多核GPU架构的输入信号，第二总线接口用于向CPU发送主核的输出信号，也就是说，第一总线接口和第二总线接口是CPU与传输控制器之间的交互接口，通过这两个总线接口可实现CPU与传输控制器之间的信息交互。如此，本公开的传输控制器被配置为：通过第一总线接口获取来自CPU的输入信号，并通过传输控制器的主SPI控制器将输入信号发送给每个GPU核的从SPI控制器，以及，通过传输控制器的从SPI控制器接收作为主核的CPU核的主SPI控制器发送的输出信号，并通过第二总线接口将输出信号发送给CPU。

本公开实施例中，多核GPU架构中的每个GPU核还包括内核处理模块，内核处理模块中集成有内核逻辑，通过内核处理模块可根据内核逻辑的时序要求对数据进行相关逻辑处理，相应的，每个GPU核被配置为：通过本GPU核的从SPI控制器将接收的输入信号发送给内核逻辑模块，以及，通过本GPU核的主SPI控制器获得来自内核处理模块的输出信号并将该输出信号发送。也就是说，在单个GPU核内部，从SPI控制器和主SPI控制器作为本GPU核进行内外通信的交互接口，这样可以将传统GPU核中用于传输输入信号、输出信号的所有接口不再在GPU核外部暴露，而是通过新增的集成SPI接口（即主/从SPI控制器）来统一负责信号的收发。比如按照传统方案，GPU核中用于传输各种输入信号、输出信号的所有接口均需全连接至SoC，而采用本公开方案，只需将主、从SPI控制器的SPI接口连接至SoC，可提高系统集成度。通过在GPU核的内核逻辑外部增加主、从SPI控制器及必要的转化逻辑，可以在不修改GPU内核逻辑的前提下，有效简化SoC集成多核GPU时的端口连接，且不同规格SoC集成不同数目GPU核时所受到的影响，也可借助SPI总线本身的拓扑结构被屏蔽掉，利于SoC产品的快速复制、调整，降低产品生产成本。

请参考图4所示，对于单个GPU核而言，在该GPU核的从SPI控制器接收输入信号，例如接收静态输入信号和动态输入信号后，从SPI控制器将其由SPI格式进行格式转换为内核处理模块能够识别的数据格式，然后再将格式转换后的数据发送给GPU核的内核处理模块，内核处理模块对接收到的数据进行逻辑处理后控制执行对应操作，进一步地，内核处理模块还可在接收到输入信号或根据输入信号执行对应操作后，向CPU发送动态输入反馈信息进行针对输入信号的相关反馈，以提高通信交互的有效性；以及，内核处理模块可产生或获取所属GPU核需要发送给CPU的输出信号，在该GPU核为主核的情况下，内核处理模块将输出信号发送给主SPI控制器，主SPI控制器将接收到的输出信号转换为SPI格式后向外发送，比如发送给传输控制器中的从SPI控制器，进一步地，在CPU获取到主核的输出信号后，可向主核发送动态输出反馈信息进行针对输出信号的相关反馈，以提高通信交互的有效性。

本公开实施例中，GPU核和传输控制器中的主、从SPI控制器可采用常规的SPI ，或者可采用Dual SPI（Dual serial peripheral interface，双线串行外设接口）或Quad SPI（Quad serial peripheral interface，四线串行外设接口），若采用Dual SPI或Quad SPI，可提供更高的传输带宽。

本公开提供的基于多核GPU架构的图形处理系统可以是一个die（管芯），也可以是多die互联的一个SoC，或者是其他的组织形式。多个GPU核在系统中的连接处于平等的位置。在硬件连线上，多个GPU核中的每个GPU核都通过自身的主SPI控制器和从SPI控制器连接到系统上，从而任意一个核GPU都可以作为主核使用，为主从核的重配提供了硬件支持。

以一个die为例，对本公开提供的图形处理系统的架构及工作原理进行说明。在图5所示的图形处理系统的实施例中，单die的图形处理系统包括多个GPU核（GPU core），每个GPU核通过自身的从SPI控制器与传输控制器的主SPI控制器连接，每个GPU核通过自身的主SPI控制器与传输控制器的从SPI控制器连接，每个GPU核通过主、从SPI控制器实现与外界的连接。

每个GPU核用来处理画图的命令，根据画图命令，执行图像渲染的Pipeline，还可以用来执行其他运算命令；多个GPU核作为一个整体完成执行画图或其他计算任务。每个GPU核中进一步包括内核处理模块，内核处理模块可包括：计算单元，用于执行着色器编译后的指令，属于可编程模块，由大量的ALU组成；缓存（Cache），用于GPU核数据的缓存，以减少对内存的访问；光栅化模块，3D渲染管线的一个固定的阶段；划片（Tilling）模块，TBR和TBDR GPU架构中对一帧进行划片处理；裁剪模块，3D渲染管线的一个固定的阶段，裁剪掉观察范围外，或者背面不显示的图元；后处理模块，用于对画完的图进行缩放，裁剪，旋转等操作；微核（Micro core），用于GPU核上各个管线硬件模块之间的调度，或者用于多GPU核的任务调度。

可用GPU核的ID保存在图形处理系统的fuse（图中未示出）上，应用处理器（即CPU）通过PCIe（Peripheral Component Interconnect Express，周边设备高速连接）接口访问fuse，获取可用GPU核的ID；应用处理器从可用GPU核中选择一个GPU核作为主核，并将主核标识（主核的ID）、Bootselect和主核基地址通过传输控制器中的主SPI控制器发送给各个GPU核的从SPI控制器，各个GPU核的从SPI控制器根据主核标识判断自身是否被配置为主核。当某个GPU核确定自身为主核后，可使能自身的主SPI控制器，以通过主SPI控制器将自身的输出信号发送给传输控制器中的从SPI控制器，以通过传输控制器将相关输出信号上报给应用处理器等器件。当某个GPU核确定自身为从核后，由于无需向应用处理器上报相关信号，则并不使能或者关闭自身的主SPI控制器。

如图5所示，图形处理系统还可以包括：

通用DMA（Direct Memory Access，直接存储器访问），用于执行主机内存到图形处理系统内存（例如显卡内存）之间的数据搬移，例如，通过DMA将3D画图的顶点（vertex）数据从主机内存搬到图形处理系统内存；

PCIe控制器，用于和主机通信的接口，实现PCIe协议，使图形处理系统通过PCIe接口连接到主机上，主机上运行了图形API以及显卡的驱动等程序；

应用处理器，用于图形处理系统上各个模块任务的调度，例如GPU渲染完一帧图后通知应用处理器，应用处理器再启动显示控制器将GPU画完的图显示到屏幕上；

内存控制器，用于连接内存设备，用于保存SoC上的数据；

显示控制器，控制将内存里的frame buffer以显示接口（HDMI, DP等）输出到显示器上；

视频解码，可以将主机硬盘上的编码的视频解码成能显示的画面；

视频编码，可以将主机硬盘上原始的视频码流编码成指定的格式返回给主机。

本公开实施例还提供一种电子组件，该电子组件包括上述任一实施例中所述的基于多核GPU架构的图形处理系统。在一些使用场景下，该电子组件的产品形式体现为显卡；在另一些使用场景下，该电子组件的产品形式体现为CPU主板。

本公开实施例还提供一种电子设备，该电子设备包括上述的电子组件。在一些使用场景下，该电子设备的产品形式是便携式电子设备，例如智能手机、平板电脑、VR设备等；在一些使用场景下，该电子设备的产品形式是个人电脑、游戏主机、工作站、服务器等。

本公开实施例还提供一种基于多核GPU架构的主核配置方法，如图6所示，该方法包括以下步骤：

S601：CPU从多个可用的GPU核中选择主核。

S602：CPU向传输控制器的主SPI控制器发送主核配置信息，该主核配置信息用于从多个GPU核中确定主核。

其中，CPU具体可以是向传输控制器的第一总线接口发送主核配置信息，传输控制器通过第一总线接口接收主核配置信息。

S603：传输控制器通过自身的主SPI控制器将主核配置信息发送给多核GPU架构中的各个GPU核的从SPI控制器，各个GPU核通过自身的从SPI控制器接收主核配置信息。需要说明的是，图6中为了简化，仅示出了一个GPU核进行举例说明。

S604：GPU核的从SPI控制器将接收的主核配置信息发送给该GPU核的内核处理模块。

S605：GPU核的内核处理模块根据主核配置信息判断自身是否被配置为主核。

S606：在GPU核的内核处理模块根据主核配置信息确定自身被配置为主核后，向该GPU核的主SPI控制器发送使能信号，以使能主SPI控制器，主核的主SPI控制器用于向CPU发送输出信号。

每个GPU核中的主SPI控制器，在默认状态下可设计为关闭状态，当该GPU核被配置为主核后，再使能该GPU核的主SPI控制器，以通过主SPI控制器向CPU发送相关的输出信号。

S607：主核通过自身的主SPI控制器将输出信号发送至传输控制器的从SPI控制器。

S608：传输控制器的从SPI控制器将接收的主核的输出信号发送给CPU，具体可通过传输控制器中的第二总线接口发送给CPU。

其中的S601、S607、S608并不是必须的步骤，即，S601、S607、S608是可选的步骤，故在图6中以虚线表示。

此外，可以理解的是，若GPU核为从核，则省略S606~S608，即，在GPU核为从核的情况下并不执行S606~S608。

本公开实施例中的多核GPU架构、多核GPU架构中的各个GPU核、传输控制器、主核配置信息等具体实施方式可以参见上述实施例中的介绍，此处就不再赘述了。

本公开实施例中，通过在各个GPU核中新增的主、从SPI控制器，提供了一种多核GPU架构中基于SPI总线的主核配置方式，基于该方式的浮动主核方案，可实现主核的灵活配置，同时也可避免固定主核损坏导致芯片报废的情况，能够有效提高芯片良率，降低产品成本。

尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。

显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (23)

1.一种图形处理系统，基于多核GPU架构，其中，所述图形处理系统包括：

多个GPU核，每个GPU核包括主SPI控制器和从SPI控制器，所述每个GPU核被配置为：在本GPU核为主核或从核的情况下，通过该GPU核的从SPI控制器接收输入信号；在本GPU核为主核的情况下，通过该GPU核的主SPI控制器发送输出信号。

2.根据权利要求1所述的图形处理系统，其中，所述输入信号包括静态输入信号和低速动态输入信号中的至少一种，所述输出信号包括低速动态输出信号和电源管理请求信号中的至少一种。

3.根据权利要求2所述的图形处理系统，其中，所述低速动态输入信号包括GPIO输入信号，所述低速动态输出信号包括GPIO输出信号、中断信号、状态信号中的至少一种。

4.根据权利要求1所述的图形处理系统，其中，所述输入信号包括主核配置信息，所述每个GPU核被配置为：在所述主核配置信息指示本GPU核为主核的情况下使能该GPU核的主SPI控制器，以通过该GPU核的主SPI控制器发送输出信号。

5.根据权利要求4所述的图形处理系统，其中，所述主核配置信息包括以下至少一项：主核标识、主核基地址、主核启动指示信息。

6.根据权利要求1所述的图形处理系统，其中，所述每个GPU核还包括内核处理模块，所述每个GPU核被配置为：通过本GPU核的从SPI控制器将接收的输入信号发送给所述内核逻辑模块，以及，通过本GPU核的主SPI控制器获得来自所述内核处理模块的输出信号并将所述输出信号发送。

7.根据权利要求1所述的图形处理系统，其中，所述图形处理系统还包括传输控制器，所述传输控制器包括主SPI控制器和从SPI控制器；所述每个GPU核被配置为：

在本GPU核为主核或从核的情况下，通过该GPU核的从SPI控制器接收所述传输控制器的主SPI控制器发送的所述输入信号；

在本GPU核为主核的情况下，通过该GPU核的主SPI控制器向所述传输控制器的从SPI控制器发送所述输出信号。

8.根据权利要求7所述的图形处理系统，其中，所述传输控制器的主SPI控制器的时钟信号接口、MOSI接口、MISO接口分别与每个GPU核的从SPI控制器的时钟信号接口、SDI接口、SDO接口连接，以及，所述传输控制器的主SPI控制器的多个片选信号接口中的每个片选信号接口与一个GPU核的从SPI控制器的片选信号接口连接；

所述传输控制器的从SPI控制器的时钟信号接口、SDI接口、SDO接口分别与每个GPU核的主SPI控制器的时钟信号接口、MOSI接口、MISO连接。

9.根据权利要求7所述的图形处理系统，其中，所述传输控制器还包括第一总线接口和第二总线接口，所述传输控制器被配置为：

通过所述第一总线接口获取来自CPU的所述输入信号，并通过所述传输控制器的主SPI控制器将所述输入信号发送给每个GPU核的从SPI控制器；

通过所述传输控制器的从SPI控制器接收作为主核的CPU核的主SPI控制器发送的所述输出信号，并通过所述第二总线接口将所述输出信号发送给所述CPU。

10.一种图形处理系统，基于多核GPU架构，其中，所述图形处理系统包括：

多个GPU核，每个GPU核包括主SPI控制器和从SPI控制器，所述每个GPU核被配置为：通过本GPU核的从SPI控制器接收来自CPU的主核配置信息，在所述主核配置信息指示本GPU核为主核的情况下，使能该GPU核的主SPI控制器，GPU核的主SPI控制器用于向所述CPU发送输出信号。

11.根据权利要求10所述的图形处理系统，其中，所述每个GPU核被配置为：在所述主核配置信息指示本GPU核为从核的情况下，不使能该GPU核的主SPI控制器；或，在所述主核配置信息指示本GPU核为从核的情况下，关闭该GPU核的主SPI控制器。

12.根据权利要求10所述的图形处理系统，其中，所述图形处理系统还包括传输控制器，所述传输控制器包括主SPI控制器和从SPI控制器，所述传输器控制器被配置为：通过所述传输控制器的主SPI控制器向每个GPU核的从SPI控制器发送低速动态输入信号，通过所述传输控制器的从SPI控制器接收作为主核的GPU核的主SPI控制器发送的所述输出信号。

13.一种电子组件，其中，所述电子组件包括权利要求1-9任一所述的图形处理系统，或者包括权利要求10-12任一所述的图形处理系统。

14.一种电子设备，其中，所述电子设备包括权利要求13所述的电子组件。

15.一种GPU核，应用于基于多核GPU架构的图形处理系统，其中，所述GPU核包括主SPI控制器和从SPI控制器，所述GPU核被配置为：在所述GPU核为主核或从核的情况下，通过所述从SPI控制器接收输入信号；在所述GPU核为主核的情况下，通过所述主SPI控制器发送输出信号。

16.根据权利要求15所述的GPU核，其中，所述输入信号包括主核配置信息，所述GPU核被配置为：

在所述主核配置信息指示所述GPU核为主核的情况下，使能所述主SPI控制器，以通过所述主SPI控制器发送所述输出信号；

在所述主核配置信息指示所述GPU核为从核的情况下，不使能所述主SPI控制器或关闭所述主SPI控制器。

17.根据权利要求15所述的GPU核，其中，所述GPU核还包括内核处理模块，所述GPU核被配置为：通过所述从SPI控制器将接收的输入信号发送给所述内核处理模块，以及，通过所述主SPI控制器获得来自所述内核处理模块的输出信号并将所述输出信号发送。

18.根据权利要求15所述的GPU核，其中，所述图形处理系统还包括传输控制器，所述传输控制器包括主SPI控制器和从SPI控制器；所述GPU核被配置为：

在所述GPU核为主核或从核的情况下，通过所述GPU核的从SPI控制器接收所述传输控制器的主SPI控制器发送的所述输入信号；

在所述GPU核为主核的情况下，通过所述GPU核的主SPI控制器向所述传输控制器的从SPI控制器发送所述输出信号。

19.一种传输控制器，应用于基于多核GPU架构的图形处理系统，其中，所述传输控制器包括主SPI控制器和从SPI控制器，所述图形处理系统还包括多个GPU核，每个GPU核包括主SPI控制器和从SPI控制器，所述传输控制器被配置为：

通过所述传输控制器的主SPI控制器将来自CPU的输入信号发送给每个GPU核的从SPI控制器，以及，通过所述传输控制器的从SPI控制器接收作为主核的GPU核的主SPI控制器发送给所述CPU的输出信号。

20.根据权利要求19所述的传输控制器，其中，所述输入信号包括主核配置信息，所述主核配置信息用于从所述多个GPU核中确定主核。

21.根据权利要求19所述的传输控制器，其中，所述传输控制器还包括第一总线接口和第二总线接口，所述传输控制器被配置为：

通过所述第一总线接口获取来自所述CPU的所述输入信号，并通过所述传输控制器的主SPI控制器将所述输入信号发送给各个GPU核的从SPI控制器；

通过所述传输控制器的从SPI控制器接收作为主核的CPU核的主SPI控制器发送的所述输出信号，并通过所述第二总线接口将所述输出信号发送给所述CPU。

22.一种主核配置方法，应用于基于多核GPU架构的图形处理系统，其中，所述图形处理系统包括传输控制器和多个GPU核，所述传输控制器包括主SPI控制器和从SPI控制器，所述多个GPU核中的每个GPU核包括主SPI控制器和从SPI控制器，所述方法包括：

所述传输控制器获取来自CPU的主核配置信息，并通过所述传输控制器的主SPI控制器将所述主核配置信息发送给每个GPU核的从SPI控制器；

所述每个GPU核根据获取的主核配置信息，在确定本GPU核为主核的情况下使能该GPU核的主SPI控制器，GPU核的主SPI控制器用于向所述CPU发送输出信号。

23.根据权利要求22所述的方法，其中，所述方法还包括：

所述每个GPU核根据获取的主核配置信息，在确定本GPU核为从核的情况下不使能该GPU核的主SPI控制器或关闭该GPU核的主SPI控制器。

Images