CN115835705A - 显示面板以及显示面板的制造方法 - Google Patents

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CN115835705A CN202211120606.XA CN202211120606A CN115835705A CN 115835705 A CN115835705 A CN 115835705A CN 202211120606 A CN202211120606 A CN 202211120606A CN 115835705 A CN115835705 A CN 115835705A
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金智善
徐荣完
崔根禧
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Abstract

本发明公开一种显示面板及显示面板的制造方法。本发明的显示面板包括：基底层，包括第一区域、第二区域以及第三区域；电路层，包括第一中间绝缘层、第一导电图案、第二中间绝缘层、第二导电图案以及第三中间绝缘层；以及发光元件层，配置于电路层上，并包括分别配置于第一区域以及第二区域中的第一发光元件以及第二发光元件。第一发光元件通过贯通第二中间绝缘层以及第三中间绝缘层的第一贯通孔而接通于第一导电图案中的任一个，第二发光元件通过贯通第三中间绝缘层的第二贯通孔而接通于第二导电图案中的任一个，在截面上，第一贯通孔的宽度中的最小值与第二贯通孔的宽度中的最小值实质上相同。

Description

显示面板以及显示面板的制造方法
技术领域
本发明涉及显示面板以及包括其的电子装置，详细地涉及边框减少的显示面板以及包括其的电子装置。
背景技术
电视机、便携式电话、平板、计算机、导航仪、游戏机等之类多媒体电子装置具备用于显示图像的显示面板。
最近，伴随市场需求，在进行要在显示面板中缩小不显示图像的区域的研究。同时，在进行用于在显示面板中放大向用户显示图像的显示区域且减少边框的研究。
发明内容
本发明的目的在于提供边框得到减少的显示面板以及包括其的电子装置。
本发明的显示面板包括：基底层，包括在平面上彼此划分的第一区域、第二区域以及界定于所述第一区域和所述第二区域之间的第三区域；电路层，包括配置于所述基底层上的第一中间绝缘层、配置于所述第一中间绝缘层上的多个第一导电图案、覆盖所述多个第一导电图案的第二中间绝缘层、配置于所述第二中间绝缘层上的多个第二导电图案以及覆盖所述多个第二导电图案的第三中间绝缘层；以及发光元件层，配置于所述电路层上，并包括分别配置于所述第一区域以及所述第二区域中的第一发光元件以及第二发光元件，所述第一发光元件通过贯通所述第二中间绝缘层以及所述第三中间绝缘层的第一贯通孔而接通于所述多个第一导电图案中的任一个，所述第二发光元件通过贯通所述第三中间绝缘层的第二贯通孔而接通于所述多个第二导电图案中的任一个，在截面上，所述第一贯通孔的宽度中的最小值与所述第二贯通孔的宽度中的最小值相同。
在一实施例中，可以是，所述多个第一导电图案在所述第一区域以及所述第三区域中彼此隔开配置。
在一实施例中，可以是，所述多个第二导电图案在所述第二区域以及所述第三区域中彼此隔开配置。
在一实施例中，可以是，所述电路层还包括配置于所述第一区域中的第一像素晶体管以及配置于所述第三区域中的第二像素晶体管。
在一实施例中，可以是，所述电路层还包括配置于所述第二区域中的驱动晶体管。
在一实施例中，可以是，所述多个第一导电图案中的任一个连接所述第一发光元件和所述第一像素晶体管。
在一实施例中，可以是，所述多个第二导电图案中的任一个连接所述第二发光元件和所述第二像素晶体管。
在一实施例中，可以是，所述第一像素晶体管以及所述第二像素晶体管配置于所述第一中间绝缘层下侧。
在一实施例中，可以是，所述第二导电图案包含透明的导电性氧化物。
在一实施例中，可以是，所述发光元件层还包括配置于所述第三区域中的第三发光元件，所述电路层还包括连接于所述第三发光元件且配置于所述第三区域中的第三像素晶体管。
在一实施例中，所述多个第二导电图案中的任一个连接第三发光元件和所述第三像素晶体管。
本发明的显示面板包括：基底层，包括在平面上彼此隔开的第一区域以及第二区域；电路层，包括界定有第一贯通孔以及第二贯通孔的多个绝缘层、配置于所述多个绝缘层中的任意两个之间且配置于所述第一区域中的第一导电图案以及配置于所述多个绝缘层中的任意两个之间且配置于所述第一导电图案的上侧而且配置于所述第二区域中的第二导电图案；以及发光元件层，包括分别配置于所述第一区域以及所述第二区域中的第一发光元件以及第二发光元件，所述第一贯通孔使得所述第一导电图案的上面中的第一面暴露，所述第二贯通孔使得所述第二导电图案的上面中的第二面暴露，所述第一发光元件接触于所述第一面，所述第二发光元件接触于所述第二面，所述第二面的形状与所述第一面的形状相同。
在一实施例中，可以是，所述电路层还包括配置于所述第一区域中的第一像素晶体管以及配置于所述第二区域中的第二像素晶体管。
在一实施例中，可以是，所述第一导电图案连接所述第一发光元件和所述第一像素晶体管，所述第二导电图案连接所述第二发光元件和所述第二像素晶体管。
本发明的显示面板的制造方法包括：第一步骤，准备界定有彼此隔开的第一开口部以及比所述第一开口部小的第二开口部的掩模；第二步骤，准备初始基板，所述初始基板包括配置于第一区域中的多个像素晶体管、包括与所述多个像素晶体管隔开而配置于第二区域中的驱动晶体管的驱动电路、配置于所述驱动电路和所述多个像素晶体管上的第一中间绝缘层、重叠于所述第一区域且配置于所述第一中间绝缘层上的第一导电图案、覆盖所述第一导电图案的第二中间绝缘层、重叠于所述第二区域且配置于所述第二中间绝缘层上的第二导电图案以及覆盖所述第二导电图案的第三中间绝缘层；第三步骤，将所述掩模在所述初始基板上对齐成所述第一开口部重叠于所述第一导电图案且所述第二开口部重叠于所述第二导电图案；以及第四步骤，利用所述掩模在所述初始基板形成对应于所述第一开口部且贯通所述第二中间绝缘层以及所述第三中间绝缘层的第一贯通孔以及对应于所述第二开口部且贯通所述第三中间绝缘层的第二贯通孔，所述第一贯通孔使得所述第一导电图案的上面的一部分即第一面暴露，所述第二贯通孔使得所述第二导电图案的上面的一部分即第二面暴露，在平面上，所述第二面的形状与所述第一面的形状相同。
在一实施例中，可以是，在平面上，所述第一开口部的形状、所述第一面的形状以及所述第二面的形状相同。
在一实施例中，可以是，所述掩模包括形成有所述第一开口部的第一部分以及形成有所述第二开口部的第二部分，在所述第三步骤中，所述第一部分重叠于所述第一区域且所述第二部分重叠于所述第二区域。
在一实施例中，可以是，所述初始基板还包括配置于所述第一区域和所述第二区域之间的第三区域，所述第三区域包括所述多个像素晶体管。
在一实施例中，可以是，在所述第四步骤之后还包括在所述第三中间绝缘层上形成发光元件层的第五步骤，所述第五步骤形成配置于所述第一区域中且通过所述第一贯通孔连接于所述第一导电图案的第一发光元件以及配置于所述第二区域中且通过所述第二贯通孔连接于所述第二导电图案的第二发光元件。
在一实施例中，可以是，所述第一发光元件通过所述第一导电图案连接于配置于所述第一区域中的所述多个像素晶体管中的任一个，所述第二发光元件通过所述第二导电图案连接于配置于所述第三区域中的所述多个像素晶体管中的任一个。
根据本发明，能够提供显示区域扩张至配置有驱动电路的区域的显示面板以及包括其的电子装置。
另外，根据本发明，能够提供可视性得到改善的显示面板以及包括其的电子装置。
附图说明
图1是根据本发明的一实施例的电子装置的框图。
图2是根据本发明的一实施例的像素的等效电路图。
图3是简要示出根据本发明的一实施例的显示面板的平面图。
图4是沿着图3所示的Ⅰ-Ⅰ'截取的截面图。
图5是根据本发明的一实施例的电子装置的截面图。
图6是示出根据本发明的一实施例的显示面板的一部分的平面图。
图7是将图6所示的SS区域放大的一实施例的平面图。
图8是将图6所示的TT区域放大的一实施例的平面图。
图9是示出本发明的一实施例的显示面板的制造方法的流程图。
图10、图11、图12a、图12b、图12c、图13以及图14是例示性示出本发明的一实施例的显示面板的制造方法的各步骤的图。
(附图标记说明)
LD1、LD2、LD3：第一至第三发光元件
OP1、OP2：第一贯通孔、第二贯通孔
100：显示面板
CN1、CN2、CN3：第一至第三连接电极
MSK：掩模
DP-I1、DP-I2、DP-I3、DP-I4：初始基板
具体实施方式
在本说明书中，当提及某构成要件(或区域、层、部分等)“在”另一构成要件“上”、“连接于”或“结合于”另一构成要件时，意指其可以直接配置/连接/结合在另一构成要件上，或者也可以在它们之间配置有第三构成要件。
相同的附图标记指代相同的构成要件。另外，在附图中，构成要件的厚度、比例及尺寸是为了技术内容的有效说明而放大的。
“及/或”将关联的构成所能定义的一个以上的组合全部包括。
第一、第二等术语可用于说明各种构成要件，但所述构成要件并不被所述术语所限制。所述术语仅用于将一个构成要件与另外构成要件区分的目的。例如，在不脱离本发明的权利范围的情况下，第一构成要件可命名为第二构成要件，类似地，第二构成要件也可命名为第一构成要件。只要在文脉上没有明确表示为不同，则单数表达包括复数表达。
另外，“之下”、“下侧”、“之上”、“上侧”等术语用于说明附图中示出的构成的关联关系。所述术语是相对性概念，以附图中表示的方向为基准进行说明。
只要没有不同地定义，本说明书中使用的所有术语(包括技术术语及科学术语)具有与本发明所属技术领域的技术人员通常所理解的含义相同的含义。另外，通常使用的辞典中所定义的术语之类的术语应解释为与相关技术的脉络上含义相同的含义，只要没有解释为理想化或过于形式化的含义，可以明确地在此定义。
“包括”或“具有”等术语应理解为用于指定说明书中所记载的特征、数字、步骤、工作、构成要件、部件或它们的组合的存在，并不是预先排除一个或其以上的其它特征，或者数字、步骤、工作、构成要件、部件或它们的组合的存在或附加可能性。
以下，参照附图来说明本发明的实施例。
图1是根据本发明的一实施例的电子装置的框图。根据本发明的电子装置可以是包括至少一个半导体的半导体装置。电子装置包括时序控制部TC、扫描驱动电路SDC、数据驱动电路DDC以及显示面板100。显示面板100根据电信号显示图像。
在本实施例中，显示面板100例示性地说明为有机发光显示面板。另一方面，其是例示性地记载的，根据本发明的显示面板100可以包括量子点发光显示面板、无机发光显示面板等各种实施例。
时序控制部TC接收输入图像信号(未图示)，将输入图像信号的数据格式转换而生成图像数据D-RGB，以使得符合与扫描驱动电路SDC的接口规格。时序控制部TC输出图像数据D-RGB和各种控制信号DCS、SCS。
扫描驱动电路SDC从时序控制部TC接收扫描控制信号SCS。扫描控制信号SCS可以包括启动扫描驱动电路SDC的工作的垂直起始信号、确定信号的输出时机的时钟信号等。
扫描驱动电路SDC生成多个扫描信号，并将扫描信号向多个扫描线SL1～SLn依次输出。另外，扫描驱动电路SDC响应于扫描控制信号SCS而生成多个发光控制信号，向多个发光控制线ECL1～ECLn输出发光控制信号。
在图1中示出了扫描信号和发光控制信号从一个扫描驱动电路SDC输出，但本发明不限于此。在本发明的一实施例中，扫描驱动电路可以分割输出扫描信号，并分割输出发光控制信号。另外，在本发明的一实施例中，生成并输出扫描信号的驱动电路和生成并输出发光控制信号的驱动电路可以独立地划分。
数据驱动电路DDC从时序控制部TC接收数据控制信号DCS以及图像数据D-RGB。数据驱动电路DDC将图像数据D-RGB转换为数据信号，并将数据信号输出到数据线DL1～DLm。数据信号是与图像数据D-RGB的灰阶值对应的模拟电压。
显示面板100包括扫描线SL1～SLn、发光控制线ECL1～ECLn、数据线DL1～DLm以及像素PX。扫描线SL1～SLn在第一方向DR1上延伸，并在与第一方向DR1交叉的第二方向DR2上摆列。
多个发光控制线ECL1～ECLn的每一个可以并排排列于扫描线SL1～SLn中的对应的扫描线。数据线DL1～DLm与扫描线SL1～SLn绝缘地交叉。
多个像素PX的每一个接通于扫描线SL1～SLn中的对应的扫描线、发光控制线ECL1～ECLn中的对应的发光控制线以及数据线DL1～DLm中的对应的数据线。
像素PX的每一个接收第一电源电压ELVDD以及电平比第一电源电压ELVDD低的第二电源电压ELVSS。像素PX的每一个接通于被施加第一电源电压ELVDD的驱动电源线VDL。像素PX的每一个接通于接收初始化电压Vint的初始化线RL。
像素PX的每一个可以电连接于3个扫描线。如图1所示，第二个像素行的像素可以连接于第一个至第三个扫描线SL1～SL3。
另一方面，显示面板100也可以还包括多个虚设扫描线。显示面板100可以还包括与第一个像素行的像素PX连接的虚设扫描线以及与第n个像素行的像素PX连接的虚设扫描线。另外，与数据线DL1～DLm中的任一个数据线连接的像素(以下，像素列的像素)可以彼此连接。像素列的像素中的相邻的2个像素可以电连接。然而，其是例示性进行的说明，根据本发明的一实施例的像素PX的连接关系可以进行各种设计，不限于任一个实施例。
像素PX的每一个包括有机发光二极管(未图示)以及控制有机发光二极管的发光的像素驱动电路(未图示)。像素驱动电路可以包括薄膜晶体管以及电容器。
在本实施例中，扫描驱动电路SDC和数据驱动电路DDC中的至少任一个可以包括通过与像素驱动电路相同的工艺形成的薄膜晶体管。例如，扫描驱动电路SDC以及数据驱动电路DDC可以都安装于显示面板100来提供。或者，也可以是，扫描驱动电路SDC以及数据驱动电路DDC中的任一个安装于显示面板100，另一个提供为相对于显示面板100独立的单独的电路基板而接通于显示面板100。
图2是根据本发明的一实施例的像素PX的等效电路图。
参照图2，示出多个像素PX中的一个像素PX的等效电路图。像素PX可以包括发光元件LD以及像素电路PC。发光元件LD可以是包括在后述的图4的发光元件层130中的结构。
像素电路PC可以包括多个薄膜晶体管T1～T7以及储能电容器Cst。多个薄膜晶体管T1～T7以及储能电容器Cst可以电连接于信号线SL1、SL2、SLp、SLn、ECL、DL、第一初始化电压线VL1、第二初始化电压线VL2(或者，阳极初始化电压线)以及驱动电压线PL。作为一实施例，前述的布线中的至少任一个，例如，驱动电压线PL可以由毗邻的像素PX共享。
多个薄膜晶体管T1～T7可以包括驱动薄膜晶体管T1、开关薄膜晶体管T2、补偿薄膜晶体管T3、第一初始化薄膜晶体管T4、工作控制薄膜晶体管T5、发光控制薄膜晶体管T6以及第二初始化薄膜晶体管T7。
发光元件LD可以包括第一电极(例如，阳极电极或者像素电极)以及第二电极(例如，阴极电极或者公共电极)，可以是，发光元件LD的所述第一电极以发光控制薄膜晶体管T6作为介质连接于驱动薄膜晶体管T1而接收驱动电流ILD，所述第二电极接收低电源电压ELVSS。发光元件LD可以生成与驱动电流ILD相应亮度的光。
可以是，多个薄膜晶体管T1～T7中的一部分以NMOS(n-channel MOSFET)设置，其余以PMOS(p-channel MOSFET)设置。例如，可以是，多个薄膜晶体管T1～T7中的补偿薄膜晶体管T3以及第一初始化薄膜晶体管T4以NMOS(n-channel MOSFET)设置，其余以PMOS(p-channel MOSFET)设置。
作为另一实施例，可以是，多个薄膜晶体管T1～T7中的补偿薄膜晶体管T3、第一初始化薄膜晶体管T4以及第二初始化薄膜晶体管T7以NMOS设置，其余以PMOS设置。或者，可以是，仅有多个薄膜晶体管T1～T7中的一个以NMOS设置，其余以PMOS设置。或者，可以是，多个薄膜晶体管T1～T7都以NMOS设置，或都以PMOS设置。
信号线可以包括传送第一扫描信号Sn的第一扫描线SL1、传送第二扫描信号Sn'的第二扫描线SL2、向第一初始化薄膜晶体管T4传送前一扫描信号Sn-1的前一扫描线SLp、向工作控制薄膜晶体管T5以及发光控制薄膜晶体管T6传送发光控制信号En的发光控制线ECL、向第二初始化薄膜晶体管T7传送后一扫描信号Sn+1的后一扫描线(next scan line)SLn以及与第一扫描线SL1交叉并传送数据信号Dm的数据线DL。
可以是，驱动电压线PL向驱动薄膜晶体管T1传送驱动电压ELVDD，第一初始化电压线VL1传送将驱动薄膜晶体管T1以及像素电极初始化的初始化电压Vint。
可以是，驱动薄膜晶体管T1的驱动栅极电极与储能电容器Cst连接，驱动薄膜晶体管T1的驱动源极区域经由工作控制薄膜晶体管T5连接于驱动电压线PL，驱动薄膜晶体管T1的驱动漏极区域经由发光控制薄膜晶体管T6与发光元件LD的所述第一电极电连接。驱动薄膜晶体管T1可以根据开关薄膜晶体管T2的开关工作而接收数据信号Dm并向发光元件LD供应驱动电流ILD。
可以是，开关薄膜晶体管T2的开关栅极电极连接于传送第一扫描信号Sn的第一扫描线SL1，开关薄膜晶体管T2的开关源极区域连接于数据线DL，开关薄膜晶体管T2的开关漏极区域连接于驱动薄膜晶体管T1的驱动源极区域的同时经由工作控制薄膜晶体管T5连接于驱动电压线PL。开关薄膜晶体管T2可以执行根据通过第一扫描线SL1接收的第一扫描信号Sn而导通并将传送到数据线DL的数据信号Dm向驱动薄膜晶体管T1的驱动源极区域传送的开关工作。
补偿薄膜晶体管T3的补偿栅极电极连接于第二扫描线SL2。补偿薄膜晶体管T3的补偿漏极区域可以连接于驱动薄膜晶体管T1的驱动漏极区域的同时经由发光控制薄膜晶体管T6与发光元件LD的像素电极连接。补偿薄膜晶体管T3的补偿源极区域可以连接于储能电容器Cst的第一电容器电极CE1以及驱动薄膜晶体管T1的驱动栅极电极。另外，补偿源极区域可以连接于第一初始化薄膜晶体管T4的第一初始化漏极区域。
补偿薄膜晶体管T3可以根据通过第二扫描线SL2接收的第二扫描信号Sn'而导通并将驱动薄膜晶体管T1的驱动栅极电极和驱动漏极区域电连接从而使驱动薄膜晶体管T1二极管连接。
第一初始化薄膜晶体管T4的第一初始化栅极电极可以连接于前一扫描线SLp。第一初始化薄膜晶体管T4的第一初始化源极区域可以连接于第一初始化电压线VL1。第一初始化薄膜晶体管T4的第一初始化漏极区域可以连接于储能电容器Cst的第一电容器电极CE1、补偿薄膜晶体管T3的补偿源极区域以及驱动薄膜晶体管T1的驱动栅极电极。第一初始化薄膜晶体管T4可以执行根据通过前一扫描线SLp接收的前一扫描信号Sn-1而导通并将初始化电压Vint向驱动薄膜晶体管T1的驱动栅极电极传送从而使得驱动薄膜晶体管T1的驱动栅极电极的电压初始化的初始化工作。
可以是，工作控制薄膜晶体管T5的工作控制栅极电极连接于发光控制线ECL，工作控制薄膜晶体管T5的工作控制源极区域与驱动电压线PL连接，工作控制薄膜晶体管T5的工作控制漏极区域与驱动薄膜晶体管T1的驱动源极区域以及开关薄膜晶体管T2的开关漏极区域连接。
可以是，发光控制薄膜晶体管T6的发光控制栅极电极连接于发光控制线ECL，发光控制薄膜晶体管T6的发光控制源极区域连接于驱动薄膜晶体管T1的驱动漏极区域以及补偿薄膜晶体管T3的补偿漏极区域，发光控制薄膜晶体管T6的发光控制漏极区域电连接于第二初始化薄膜晶体管T7的第二初始化漏极区域以及发光元件LD的像素电极。
工作控制薄膜晶体管T5以及发光控制薄膜晶体管T6根据通过发光控制线ECL接收的发光控制信号En而同时导通，驱动电压ELVDD传送到发光元件LD而使得在发光元件LD中流动驱动电流ILD。
可以是，第二初始化薄膜晶体管T7的第二初始化栅极电极连接于后一扫描线SLn，第二初始化薄膜晶体管T7的第二初始化漏极区域连接于发光控制薄膜晶体管T6的发光控制漏极区域以及发光元件LD的像素电极，第二初始化薄膜晶体管T7的第二初始化源极区域连接于第二初始化电压线VL2而接收阳极初始化电压Aint。第二初始化薄膜晶体管T7根据通过后一扫描线SLn接收的后一扫描信号Sn+1而导通并使发光元件LD的像素电极初始化。
作为另一实施例，第二初始化薄膜晶体管T7可以连接于发光控制线ECL而根据发光控制信号En来驱动。另一方面，源极区域以及漏极区域可以根据晶体管的种类(p型或n型)而其位置彼此变换。
储能电容器Cst可以包括第一电容器电极CE1和第二电容器电极CE2。储能电容器Cst的第一电容器电极CE1与驱动薄膜晶体管T1的驱动栅极电极连接，储能电容器Cst的第二电容器电极CE2与驱动电压线PL连接。储能电容器Cst可以储存与驱动薄膜晶体管T1的驱动栅极电极电压和驱动电压ELVDD之差对应的电荷。
升压电容器C110可以包括第一电容器电极CE1'以及第二电容器电极CE2'。可以是，升压电容器C110的第一电容器电极CE1'连接于储能电容器Cst的第一电容器电极CE1，升压电容器C110的第二电容器电极CE2'接收第一扫描信号Sn。升压电容器C110可以通过在第一扫描信号Sn的提供中断的时间点使得驱动薄膜晶体管T1的栅极端子的电压上升，补偿所述栅极端子的电压下降。
根据一实施例的各像素PX的具体工作如下。
若在初始化时段期间，通过前一扫描线SLp供应前一扫描信号Sn-1，则对应于前一扫描信号Sn-1而第一初始化薄膜晶体管T4导通(Turn on)，驱动薄膜晶体管T1通过从第一初始化电压线VL1供应的初始化电压Vint而初始化。
若在数据编程时段期间，通过第一扫描线SL1以及第二扫描线SL2供应第一扫描信号Sn以及第二扫描信号Sn'，则对应于第一扫描信号Sn以及第二扫描信号Sn'而开关薄膜晶体管T2以及补偿薄膜晶体管T3导通。此时，驱动薄膜晶体管T1通过导通的补偿薄膜晶体管T3而二极管连接，向正向偏压。
那么，从自数据线DL供应的数据信号Dm减少相当于驱动薄膜晶体管T1的阈值电压(Threshold voltage，Vth)的补偿电压(Dm+Vth，Vth为(-)的值)施加于驱动薄膜晶体管T1的驱动栅极电极。
在储能电容器Cst的两端施加驱动电压ELVDD和补偿电压(Dm+Vth)，在储能电容器Cst中储存与两端电压差对应的电荷。
在发光时段期间，通过从发光控制线ECL供应的发光控制信号En而工作控制薄膜晶体管T5以及发光控制薄膜晶体管T6导通。产生基于驱动薄膜晶体管T1的驱动栅极电极的电压和驱动电压ELVDD之间的电压差的驱动电流ILD，驱动电流ILD通过发光控制薄膜晶体管T6供应于发光元件LD。
在本实施例中，多个薄膜晶体管T1～T7中的至少一个包括包含氧化物的半导体层，其余包括包含硅的半导体层。
具体地，直接影响显示装置的亮度的驱动薄膜晶体管T1构成为包括由具有高可靠性的多晶硅构成的半导体层，由此能够实现高分辨率的显示装置。
另一方面，氧化物半导体具有高载流子迁移率(high carrier mobility)以及低漏电流，因此即使驱动时间长，电压下降也不大。即，在低频驱动时也电压下降带来的画面图像的颜色变化不大，因此能够低频驱动。
如此，氧化物半导体具有漏电流小的优点，因此可以将与驱动薄膜晶体管T1的驱动栅极电极连接的补偿薄膜晶体管T3以及第一初始化薄膜晶体管T4中的至少一个以氧化物半导体采用来防止可能流向驱动栅极电极的漏电流的同时减少耗电。
图3是简要示出根据本发明的一实施例的显示面板100的平面图。在图3中省略一部分结构而示出。以下，参照图3来说明本发明。
如图3所示，显示面板100可以包括通过第一方向DR1以及第二方向DR2界定的平面。显示面板100的厚度方向可以是第三方向DR3。显示面板100的正面(或者上面)和背面(或者下面)可以以第三方向DR3为基准界定。
显示面板100可以划分为显示区域DAA以及周边区域DPA。在显示区域DAA中可以配置有多个像素PX(参照图1)。在多个像素PX中界定有多个发光区域EA。显示区域DAA包括多个发光区域EA。发光区域EA彼此隔开配置。
发光区域EA的每一个可以是发出光的区域。发光区域EA的每一个可以与配置有后述的有机发光元件的区域对应，尤其，可以与有机发光元件中的配置有发光元件层的区域对应。将后述对此的详细说明。
周边区域DPA与显示区域DAA相邻。在本实施例中，周边区域DPA示出为围绕显示区域DAA的边缘的形状。在本实施例中，扫描驱动电路SDC以及数据驱动电路DDC可以安装于显示面板100。扫描驱动电路SDC以及数据驱动电路DDC彼此隔开配置。
扫描驱动电路SDC配置于显示区域DAA。扫描驱动电路SDC可以与发光区域EA中的至少一部分在平面上重叠。扫描驱动电路SDC和发光区域EA重叠，因此能够减少周边区域DPA的面积，能够容易地实现具有窄边框(narrow bezel)的显示装置。
另一方面，扫描驱动电路SDC也可以提供为彼此划分的两个电路。2个扫描驱动电路SDC可以隔着显示区域DAA的中心而左右隔开配置。或者，扫描驱动电路SDC也可以提供为2个以上的更多数量，不限于任一个实施例。
数据驱动电路DDC配置于周边区域DPA。另一方面，其是例示性地图示的，数据驱动电路DDC也可以配置于显示区域DAA。此时，发光区域EA中的一部分也可以与数据驱动电路DDC在平面上重叠。
数据驱动电路DDC可以与扫描驱动电路SDC在相同工艺中形成。然而，其是例示性地说明的，在根据本发明的一实施例的电子装置中，数据驱动电路DDC也可以提供为相对于显示面板100独立的单独的电路基板而接通于显示面板100，不限于任一个实施例。
图4是沿着图3所示的I-I'截取的截面图。
参照图4，显示面板100可以包括基底层110、电路层120、发光元件层130以及封装层140。基底层110可以是提供配置电路层120的基底面的部件。基底层110可以是硬质(rigid)基板或能够弯曲(bending)、折叠(folding)、卷曲(rolling)等的柔性(flexible)基板。基底层110可以是玻璃基板、金属基板或者高分子基板等。但是，实施例不限于此，基底层110可以是无机层、有机层或者复合材料层。
基底层110可以具有多层构造。例如，基底层110可以包括第一合成树脂层、多层或者单层构造的中间层、配置于所述中间层之上的第二合成树脂层。所述中间层可以称为基底阻挡层。所述中间层可以包括氧化硅(SiOx)层以及配置于所述氧化硅层之上的非晶硅(amorphous Silicon)层，但不特别限于此。例如，所述中间层可以包括氧化硅层、氮化硅层、氮氧化硅层以及非晶硅层中的至少一个。
所述第一以及第二合成树脂层的每一个可以包含聚酰亚胺(polyimide)类树脂。另外，所述第一以及第二合成树脂层的每一个可以包含丙烯酸酯(acrylate)类树脂、甲基丙烯酸酯(methacrylate)类树脂、聚异戊二烯(polyisoprene)类树脂、乙烯基(vinyl)类树脂、环氧(epoxy)类树脂、尿烷(urethane)类树脂、纤维素(cellulose)类树脂、硅氧烷(siloxane)类树脂、聚酰胺(polyamide)类树脂以及二萘嵌苯(perylene)类树脂中的至少一个。另一方面，在本说明书中，“～～”类树脂意指包括“～～”的功能团。
根据本发明的基底层110可以在平面上划分为显示区域DAA以及周边区域DPA。显示区域DAA可以包括第一区域AA1、第二区域AA2以及第三区域AA3。如前述那样，可以是，显示区域DAA为显示图像的区域，周边区域DPA为与显示区域DAA相邻的区域。
电路层120可以配置于基底层110之上。电路层120可以包括绝缘层、半导体图案、导电图案以及信号线等。可以是，通过涂层、蒸镀等方式在基底层110之上形成绝缘层、半导体层以及导电层，之后，通过多次光刻工艺选择性地图案化绝缘层、半导体层以及导电层。之后，可以形成包括在电路层120中的半导体图案、导电图案以及信号线。
电路层120可以包括多个绝缘层10、20、30、40、50、60、像素电路以及驱动电路。基底层110可以划分为像素电路区域CAA以及驱动电路区域CPA。可以是，像素电路区域CAA界定在显示区域DAA内，驱动电路区域CPA界定成与显示区域DAA的一部分以及周边区域DPA重叠。像素电路区域CAA和驱动电路区域CPA可以根据配置于发光元件LD1、LD2、LD3下方的结构，即电路层120的配置而区分。
具体地，在像素电路区域CAA中可以配置构成像素PX(参照图1)的像素电路。在图4中示出像素电路中的3个像素晶体管TR1、TR2、TR3。3个像素晶体管TR1、TR2、TR3可以分别接通于彼此区分的3个发光元件LD1、LD2、LD3。
例如，3个发光元件LD1、LD2、LD3可以包括分别配置于第一区域AA1、第二区域AA2以及第三区域AA3的第一发光元件LD1、第二发光元件LD2以及第三发光元件LD3。
例如，像素晶体管TR1、TR2、TR3可以包括配置于第一区域AA1的第一像素晶体管TR1、各自配置于第三区域AA3的第二像素晶体管TR2以及第三像素晶体管TR3。
在本实施例中，第一绝缘层10可以配置于基底层110上。在第一绝缘层10上可以配置像素晶体管TR1、TR2、TR3。
第一绝缘层10可以包括阻挡层以及缓冲层。阻挡层以及缓冲层的每一个可以是无机层。然而，其是例示性地图示的，第一绝缘层10既可以是单层或包括更多数量的层，也可以包括有机层，不限于任一个实施例。
当第一绝缘层10包括缓冲层时，第一绝缘层10可以防止金属原子或杂质从基底层110向像素晶体管TR1、TR2、TR3扩散的现象。另外，第一绝缘层10可以在用于形成像素晶体管TR1、TR2、TR3的结晶工艺期间调节供热速度，使像素晶体管TR1、TR2、TR3均匀地形成。
像素晶体管TR1、TR2、TR3的每一个可以包括半导体图案SP以及控制电极GE。半导体图案SP包含硅、金属氧化物等半导体物质。
半导体图案SP可以包括沟道AC、源极SE以及漏极DE。沟道AC、源极SE以及漏极DE可以是在平面上划分的部分。沟道AC可以具有相比源极SE以及漏极DE低的导电性。
在本实施例中，源极SE以及漏极DE可以包含还原的金属。源极SE以及漏极DE可以分别起到第一像素晶体管TR1的源极电极以及漏极电极的功能。然而，其是例示性地说明的，第一像素晶体管TR1也可以还包括与源极SE以及漏极DE接通的单独的源极电极以及漏极电极，不限于任一个实施例。
控制电极GE具有导电性。控制电极GE隔着第二绝缘层20与半导体图案SP隔开。控制电极GE与半导体图案SP中的沟道AC在平面上重叠。第二绝缘层20可以是无机层，并可以是单层或者多层。
在像素晶体管TR1、TR2、TR3上依次层叠第三绝缘层30、第四绝缘层40(或者第一中间绝缘层)、第五绝缘层50(或者第二中间绝缘层)以及第六绝缘层60(或者第三中间绝缘层)。第三至第六绝缘层30、40、50、60的每一个可以包括有机层或者层叠的有机层和无机层。
第一连接电极CN1可以配置于第三绝缘层30和第四绝缘层40之间。第一连接电极CN1设置为多个并贯通第三绝缘层30以及第二绝缘层20而分别接通于像素晶体管TR1、TR2、TR3。在本实施例中，图示为第一连接电极CN1接通于漏极DE，但其是例示性地图示的，第一连接电极CN1也可以接通于源极SE，不限于任一个实施例。
第二连接电极CN2(或者第一导电图案)可以配置于第四绝缘层40和第五绝缘层50之间。第二连接电极CN2设置为多个，贯通第四绝缘层40而接通于第一连接电极CN1。第二连接电极CN2中的任一个接通于第一发光元件LD1。
第三连接电极CN3(或者第二导电图案)可以配置于第五绝缘层50和第六绝缘层60之间。第三连接电极CN3设置为多个并贯通第五绝缘层50而接通于第二连接电极CN2。第三连接电极CN3接通于第二发光元件LD2以及第三发光元件LD3。
第一连接电极CN1、第二连接电极CN2以及第三连接电极CN3可以各自独立地包含金属、透明导电性氧化物、导电性高分子等各种物质。例如，第三连接电极CN3可以包含透明导电性氧化物。
第一发光元件LD1接通于配置在第一区域AA1中的第二连接电极CN2。具体地，第一发光元件LD1通过贯通第五绝缘层50以及第六绝缘层60的第一贯通孔OP1直接接触于第二连接电极CN2的上面。接通有第一发光元件LD1的第二连接电极CN2的上面中的通过第一贯通孔OP1暴露的上面的宽度可以定义为第一宽度WD1。第一宽度WD1是在第一方向DR1上测定的值。
接通有第一发光元件LD1的第二连接电极CN2接通于配置在第一区域AA1中的第一连接电极CN1。
接通于第一发光元件LD1的第二连接电极CN2和第一连接电极CN1连接于配置在第一区域AA1中的第一像素晶体管TR1。即，第一发光元件LD1和第一像素晶体管TR1配置于相同的区域。
第二发光元件LD2接通于与第二区域AA2以及第三区域AA3重叠的第三连接电极CN3。具体地，第二发光元件LD2通过贯通第六绝缘层60的第二贯通孔OP2直接接触于第三连接电极CN3的上面。接通有第二发光元件LD2的第三连接电极CN3的上面中的通过第二贯通孔OP2暴露的上面的宽度可以定义为第二宽度WD2。第二宽度WD2是在第一方向DR1上测定的值。
第二发光元件LD2在第二区域AA2中接通于第三连接电极CN3。
接通有第二发光元件LD2的第三连接电极CN3接通于配置在第三区域AA3中的第二连接电极CN2。第二连接电极CN2接通于配置在第三区域AA3中的第二像素晶体管TR2。
接通于第二发光元件LD2的第三连接电极CN3可以具有相比接通于第一发光元件LD1的第二连接电极CN2或接通于第三发光元件LD3的第三连接电极CN3相对大的平面面积。
接通于第二发光元件LD2的第三连接电极CN3可以连接配置在彼此不同区域中的第二发光元件LD2和第二像素晶体管TR2。
第三发光元件LD3接通于配置在第三区域AA3中的第三连接电极CN3。具体地，第三发光元件LD3通过贯通第六绝缘层60的第二贯通孔OP2直接接触于第三连接电极CN3的上面。接通有第三发光元件LD3的第三连接电极CN3的上面中的通过第二贯通孔OP2暴露的上面的宽度可以定义为第三宽度WD3。第三宽度WD3是在第一方向DR1上测定的值。
接通于第三发光元件LD3的第三连接电极CN3、第二连接电极CN2以及第一连接电极CN1连接于配置在第三区域AA3中的第三像素晶体管TR3。即，第三发光元件LD3和第三像素晶体管TR3可以配置于相同的区域。第一高度H1可以从第二连接电极CN2的上面测定至第一电极AE1的下面。类似地，第二高度H2可以从第三连接电极CN3的上面测定至第一电极AE2的下面。尽管第一高度H1和第二高度H2的长度不同，第一宽度WD1也可以和第二宽度WD2相同。
发光元件层130可以配置于电路层120之上。发光元件层130可以包括发光元件。例如，发光元件层130可以包含有机发光物质、无机发光物质、有机-无机发光物质、量子点、量子棒、微型LED或者纳米LED。
发光元件LD1、LD2、LD3配置于第六绝缘层60上，通过第一至第三连接电极CN1、CN2、CN3电连接于对应的像素晶体管TR1、TR2、TR3。封装层140可以配置于发光元件层130之上。封装层140可以保护发光元件层130免受水分、氧气以及灰尘粒子之类异物的影响。
封装层140可以配置于发光元件层130之上。封装层140可以包括依次层叠的无机层141、有机层142以及无机层143，但是构成封装层140的层不限于此。
可以是，无机层141、143保护发光元件层130免受水分以及氧气的影响，有机层142保护发光元件层130免受灰尘粒子之类异物的影响。无机层141、143可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或者氧化铝层等。有机层142可以包括丙烯酸酯系列有机层，并且不限于此。
如前述那样，发光元件LD1、LD2、LD3包括配置在第一区域AA1中的第一发光元件LD1、配置在第二区域AA2中的第二发光元件LD2以及配置在第三区域AA3中的第三发光元件LD3。第一至第三发光元件LD1、LD2、LD3的每一个可以提供为多个，但是为了便于说明，在本实施例中分别说明为单一的发光元件。
第一发光元件LD1和所连接的第一像素晶体管TR1配置于相同区域即第一区域AA1。第一发光元件LD1和所连接的第一像素晶体管TR1在平面上重叠。第一区域AA1可以界定于像素电路区域CAA内。
第一发光元件LD1包括第一电极AE1、第二电极CE以及第一发光层EL1。第一电极AE1配置于第六绝缘层60上并贯通第六绝缘层60而连接于第二连接电极CN2。
第一电极AE1可以具备由Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr或者它们的化合物等形成的反射层以及形成于反射层上的透明或者半透明电极层。透明或者半透明电极层可以具备自包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟(In2O3)以及掺杂铝的氧化锌(AZO)的组选择的至少一个。例如，第一电极AE1可以设置为ITO/Ag/ITO。
像素界定膜PDL包括使第一电极AE1的至少一部分暴露的开口部。像素界定膜PDL可以配置于第六绝缘层60上。在本实施例中，像素界定膜PDL可以具有吸收光的性质，例如，像素界定膜PDL可以具有黑颜色。像素界定膜PDL可以包含黑色成分(black coloringagent)。例如，黑色成分可以包括黑色染料、黑色颜料，或者可以包括碳黑、铬之类金属或者它们的氧化物。像素界定膜PDL可以包含有机物及/或无机物。
第一发光层EL1配置于界定在像素界定膜PDL中的开口部。第一发光层EL1包含有机发光物质及/或无机发光物质。第一发光元件LD1根据第一电极AE1和第二电极CE之间的电位差而使第一发光层EL1激发来生成光。
第二电极CE配置于像素界定膜PDL上。第二电极CE可以提供为覆盖多个发光元件层的一体形状。第二电极CE可以形成于显示区域DAA的正面。
虽未图示，在第一电极AE1和第一发光层EL1之间可以配置空穴控制层。空穴控制层可以包括空穴传输层，还包括空穴注入层。在第一发光层EL1和第二电极CE之间可以配置电子控制层。电子控制层可以包括电子传输层，还包括电子注入层。空穴控制层和电子控制层可以利用开口掩模在多个像素PX(参照图1)中共同形成。
第二发光元件LD2配置于显示区域DAA中的第二区域AA2。在本实施例中，第二区域AA2可以是显示区域DAA中的配置有与所连接的像素晶体管不重叠的发光元件的区域。另外，第二区域AA2可以是与驱动电路区域CPA重叠的区域，尤其可以是与扫描驱动电路SDC(参照图3)重叠的区域。
驱动电路区域CPA可以配置像素电路区域CAA以外的电路结构，例如扫描驱动电路SDC(参照图1)、初始化电压线RL、第一初始化电压线VL1、屏蔽线Vis等。
接收初始化电压Vint(参照图2)的第一初始化电压线VL1可以配置于显示区域DAA且与第二区域AA2重叠配置。配置于第四绝缘层40上的屏蔽线Vis可以贯通第四绝缘层40而接通于第一初始化电压线VL1。屏蔽线Vis可以朝向周边区域DPA延伸。
屏蔽线Vis可以配置于第二发光元件LD2和驱动晶体管TRP1之间而电屏蔽第二发光元件LD2和驱动晶体管TRP1。屏蔽线Vis可以防止由于驱动晶体管TRP1在第二发光元件LD2中产生噪声的问题。
扫描驱动电路SDC以及初始化电压线RL可以配置于驱动电路区域CPA中的与显示区域DAA重叠的区域。在图4中，为了便于说明，示出扫描驱动电路SDC中的一部分驱动晶体管TRP1。
驱动晶体管TRP1包括半导体图案SP、控制电极E1、输入电极E2以及输出电极E3。驱动晶体管TRP1、TRP2可以通过与像素晶体管TR1、TR2、TR3相同的工艺形成。驱动晶体管TRP1、TRP2可以与像素晶体管TR1、TR2、TR3在平面上不重叠地配置。
第二发光元件LD2配置于与第二像素晶体管TR2不同的区域。第二发光元件LD2与第二像素晶体管TR2在平面上不重叠且与构成扫描驱动电路SDC的驱动晶体管TRP1在平面上重叠。由此，第三连接电极CN3从第三区域AA3延伸至第二区域AA2而连接第二发光元件LD2和第二像素晶体管TR2。
第三发光元件LD3配置于第三区域AA3。第三区域AA3可以是界定于第一区域AA1和第二区域AA2之间的区域，并可以是与像素电路区域CAA中的一部分重叠的区域。
第二以及第三发光元件LD2、LD3的每一个可以提供为与第一发光元件LD1相同的构造。即，可以是，第二发光元件LD2包括第一电极AE2、第二发光层EL2以及公共电极CE，第三发光元件LD3(参照图4)包括第一电极AE3、第三发光层EL3以及公共电极CE。然而，其是例示性地图示的，第一至第三发光元件LD1、LD2、LD3也可以具有彼此不同的构造，不限于任一个实施例。
电源电压图案VSS接通于电源供应线E-VSS而被施加第一电源电压ELVSS(参照图2)。
根据本实施例的显示面板100可以包括多个坝P0、P1以及裂纹坝CRD。坝P0、P1可以在平面上沿着显示区域DAA的边缘配置。坝P0、P1防止有机层142的溢出。坝P0、P1可以包括第一坝P0以及第二坝P1。
第一坝P0是在坝P0、P1中与显示区域DAA相对更相邻。第一坝P0可以与第一初始化电压线VL1重叠。第一坝P0包括第一层P01、第二层P02以及第三层P03。第一层P01、第二层P02以及第三层P03的每一个由绝缘物质形成。在本实施例中，可以是，第一层P01由与第五绝缘层50相同物质形成，第二层P02以及第三层P03由与第六绝缘层60及/或像素界定膜PDL相同物质形成。
第二坝P1是在坝P0、P1中与显示区域DAA相对更隔开。在本实施例中，第二坝P1可以包括第一层P11、第二层P12、第三层P13以及第四层P14。例如，可以是，第一层P11由与第四绝缘层40相同的物质形成，第二层P12由与第五绝缘层50相同的物质形成，第三层P13以及第四层P14由与第六绝缘层60及/或像素界定膜PDL相同的物质形成。第一坝P0以及第二坝P1也可以具有彼此相同的层构造，也可以除第一坝P0以及第二坝P1之外，在周边区域DPA还配置附加坝，不限于任一个实施例。
裂纹坝CRD可以配置于周边区域DPA且配置于第二绝缘层20以及第三绝缘层30的末端。裂纹坝CRD可以包括坝部DM以及填充部FL。坝部DM包括从显示区域DAA向朝向显示面板100的边缘的方向隔开配置的多个绝缘图案。绝缘图案可以由与第二绝缘层20以及第三绝缘层30相同物质形成且同时形成。
填充部FL可以包含有机物。填充部FL可以由具有相比坝部DM相对高的柔性的物质形成。填充部FL覆盖坝部DM且填充绝缘图案之间。
图5是根据本发明的一实施例的电子装置ED的截面图。在图5中，为了便于说明，示出第一区域AA1的一部分和第二区域AA2的一部分。另一方面，针对与在图1至图4中说明的结构相同的结构，赋予相同的附图标记且省略重复说明。
参照图5，根据一实施例的电子装置ED可以包括显示面板100-1、传感器层200以及防反射层300。
一实施例的显示面板100-1可以包括包含氧化物半导体的晶体管O-TFT(以下，氧化物薄膜晶体管)和包含多晶硅半导体的晶体管S-TFT(以下，硅薄膜晶体管)。
可以是，在硅薄膜晶体管S-TFT下方配置第一背面金属层BMLa，在氧化物薄膜晶体管O-TFT下方配置第二背面金属层BMLb。第一以及第二背面金属层BMLa、BMLb配置成重叠于硅薄膜晶体管S-TFT和氧化物薄膜晶体管O-TFT每一个的下方而保护硅薄膜晶体管S-TFT和氧化物薄膜晶体管O-TFT。第一以及第二背面金属层BMLa、BMLb可以切断外部光到达硅薄膜晶体管S-TFT和氧化物薄膜晶体管O-TFT。
第一背面金属层BMLa可以与像素PX(参照图2)的电路的至少一部分区域对应地配置。作为一实施例，第一背面金属层BMLa可以配置成与以硅薄膜晶体管S-TFT设置的驱动薄膜晶体管T1(参照图2)重叠。
第一背面金属层BMLa可以配置于基底层110和第一绝缘层10之间。在本发明的一实施例中，也可以是，第一背面金属层BMLa配置于交替层叠有有机膜和无机膜的基底层110上，在第一背面金属层BMLa和第一绝缘层10之间还配置无机阻挡层。第一背面金属层BMLa可以与电极或者布线连接，由此接收正电压或者信号。作为另一实施例，第一背面金属层BMLa也可以设置为与其它电极或者布线分离(isolated)的形式。
第二背面金属层BMLb可以与氧化物薄膜晶体管O-TFT的下方对应地配置。第二背面金属层BMLb可以配置于第二绝缘层20和第三绝缘层30之间。第二背面金属层BMLb可以配置于与储能电容器Cst(参照图2)的第二电容器电极CE2(参照图2)相同层。第二背面金属层BMLb可以与接触电极BML2-C连接而接收正电压或者信号。接触电极BML2-C可以配置于与氧化物薄膜晶体管O-TFT的第二栅极GT2相同层。
第一背面金属层BMLa以及第二背面金属层BMLb的每一个可以包含反射型金属。例如，第一背面金属层BMLa以及第二背面金属层BMLb的每一个可以包含银(Ag)、含银的合金、钼(Mo)、含钼的合金、铝(Al)、含铝的合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)以及掺杂p+的非晶硅等。第一背面金属层BMLa以及第二背面金属层BMLb既可以包含相同的物质，也可以包含不同物质。
第一半导体图案可以配置于第一绝缘层10之上。第一半导体图案可以包含硅半导体。例如，硅半导体可以包括非晶硅、多晶硅等。例如，第一半导体图案可以包含低温多晶硅。
图5只是示出配置于第一绝缘层10之上的第一半导体图案的局部，可以在其它区域还配置第一半导体图案。第一半导体图案可以跨像素以特定规则排列。第一半导体图案可以根据掺杂与否而电性不同。第一半导体图案可以包括导电率高的第一区域和导电率低的第二区域。第一区域可以以N型掺杂剂或者P型掺杂剂掺杂。可以是，P类型的晶体管包括以P型掺杂剂掺杂的掺杂区域，N类型的晶体管包括以N型掺杂剂掺杂的掺杂区域。第二区域可以是非掺杂区域，或是以相比第一区域低的浓度掺杂的区域。
可以是，第一区域的导电性比第二区域的导电性大，第一区域可以实质上起到电极或者信号线的作用。第二区域可以实质上相当于晶体管的有源区域(或者沟道)。换句而言，半导体图案的局部可以是晶体管的有源区域，另一局部可以是晶体管的源极或者漏极，又另一局部可以是连接电极或者连接信号线。
硅薄膜晶体管S-TFT的源极区域SE1、有源区域AC1以及漏极区域DE1可以从第一半导体图案形成。源极区域SE1以及漏极区域DE1可以在截面上从有源区域AC1向彼此相反方向延伸。
可以是，第一绝缘层10为配置于基底层110上的层，第三绝缘层30为被配置第一连接电极CN1的层。当与图4所示的显示面板100相比较时，图5所示的显示面板100-1可以在第一绝缘层10和第三绝缘层30之间配置多个绝缘层。例如，配置于第一绝缘层10和第三绝缘层30之间的第二绝缘层20可以包括第2-1绝缘层至第2-4绝缘层21、22、23、24。
第2-1绝缘层21可以配置于第一绝缘层10之上。第2-1绝缘层21可以共同地重叠于多个像素，并覆盖第一半导体图案。第2-1绝缘层21可以是无机层及/或有机层，并可以具有单层或多层构造。第2-1绝缘层21可以包含氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆以及氧化铪中的至少一个。在本实施例中，第一绝缘层10可以是单层的氧化硅层。不仅是第2-1绝缘层21，后述的电路层120的绝缘层可以是无机层及/或有机层，并可以具有单层或多层构造。无机层可以包含前述的物质中的至少一个，但不限于此。
硅薄膜晶体管S-TFT的栅极GT1配置于第2-1绝缘层21上。栅极GT1可以是金属图案的局部。栅极GT1重叠于有源区域AC1。在掺杂第一半导体图案的工艺中，栅极GT1可以起到掩模功能。栅极GT1可以包含钛(Ti)、银(Ag)、含银的合金、钼(Mo)、含钼的合金、铝(Al)、含铝的合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、氧化铟锡(ITO)、氧化铟锌(IZO)等，但不特别限于此。
第2-2绝缘层22可以配置于第2-1绝缘层21上，并覆盖栅极GT1。第2-2绝缘层22可以是无机层及/或有机层，并可以具有单层或多层构造。第2-2绝缘层22可以包含氧化硅、氮化硅以及氮氧化硅中的至少一个。在本实施例中，第2-2绝缘层22可以具有包括氧化硅层以及氮化硅层的多层构造。
第2-3绝缘层23可以配置于第2-2绝缘层22上。第2-3绝缘层23可以具有单层或多层构造。例如，第2-3绝缘层23可以具有包括氧化硅层以及氮化硅层的多层构造。在第2-2绝缘层22和第2-3绝缘层23之间可以配置上电极UE。上电极UE可以与配置于其下方的硅薄膜晶体管S-TFT的栅极GT1至少一部分重叠。上电极UE可以是金属图案的局部或掺杂的半导体图案的局部。栅极GT1的局部和重叠于其的上电极UE可以形成储能电容器Cst(参照图2)。例如，可以是，栅极GT1的局部为第一电容器电极CE1(参照图2)，上电极UE为第二电容器电极CE2。然而，也可以省略上电极UE。
第二半导体图案可以配置于第2-3绝缘层23之上。第二半导体图案可以包含氧化物半导体。氧化物薄膜晶体管O-TFT的源极区域SE2、有源区域AC2以及漏极区域DE2可以从第二半导体图案形成。源极区域SE2以及漏极区域DE2可以在截面上从有源区域AC2向彼此相反方向延伸。
第2-4绝缘层24可以配置于第2-3绝缘层23上。可以是，第2-4绝缘层24共同地重叠于多个像素，并覆盖第二半导体图案。第2-4绝缘层24可以包含氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆以及氧化铪中的至少一个。
氧化物薄膜晶体管O-TFT的栅极GT2可以配置于第2-4绝缘层24上。栅极GT2可以是金属图案的局部。栅极GT2重叠于有源区域AC2。在掺杂第二半导体图案的工艺中，栅极GT2可以起到掩模功能。
第三绝缘层30可以配置于第2-4绝缘层24之上，并覆盖栅极GT2。第三绝缘层30可以是无机层及/或有机层，并可以具有单层或多层构造。
第一连接电极CN1可以配置于第三绝缘层30上。第一连接电极CN1可以通过贯通第二绝缘层20以及第三绝缘层30的接触孔而接通于硅薄膜晶体管S-TFT的漏极区域DE1。
第二连接电极CN2可以配置于第四绝缘层40上。第二连接电极CN2可以通过贯通第四绝缘层40的接触孔而接通于第一连接电极CN1。第五绝缘层50可以配置于第四绝缘层40上，并覆盖第二连接电极CN2。
在第五绝缘层50上可以配置第六绝缘层60。
在第一区域AA1中，第一发光元件LD1的第一电极AE1通过第一贯通孔OP1接通于第二连接电极CN2。如前述那样，第一贯通孔OP1贯通第五绝缘层50以及第六绝缘层60。
在第二区域AA2中，第三连接电极CN3可以配置于第五绝缘层50上。第三连接电极CN3可以未配置于第一区域AA1而配置于第二区域AA2。
如图4所示，第三连接电极CN3可以通过贯通第五绝缘层50的接触孔而接通于第二连接电极CN2。
第四绝缘层40、第五绝缘层50以及第六绝缘层60的每一个可以是有机层。例如，第四绝缘层40、第五绝缘层50以及第六绝缘层60的每一个可以包含BCB(Benzocyclobutene)、聚酰亚胺(polyimide)、HMDSO(Hexamethyldisiloxane)、聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS)之类普通通用高分子、具有酚基的高分子衍生物、丙烯酸酯类高分子、酰亚胺类高分子、芳醚类高分子、酰胺类高分子、氟类高分子、对二甲苯类高分子、乙烯醇类高分子以及它们的混合物等。
配置于第二区域AA2的扫描驱动电路也可以与第一区域AA1的像素驱动电路相同地形成。具体地，扫描驱动电路可以包括包含多晶硅半导体的驱动晶体管S-TFTP(以下，硅驱动晶体管)以及包含氧化物半导体的驱动晶体管O-TFTP(以下，氧化物驱动晶体管)。硅驱动晶体管S-TFTP和氧化物驱动晶体管O-TFTP可以分别具有与硅薄膜晶体管S-TFT和氧化物薄膜晶体管O-TFT相同的构造，以下省略重复说明。
如前述那样，在电路层120上可以配置发光元件层130，在发光元件层130上可以配置封装层140。
传感器层200可以配置于显示面板100-1之上。传感器层200可以称为传感器、输入感测层或者输入感测面板。传感器层200可以包括基底层210、第一导电层220、感测绝缘层230以及第二导电层240。
基底层210可以直接配置于显示面板100-1之上。基底层210可以是包含氮化硅、氮氧化硅以及氧化硅中的至少任一个的无机层。或者，基底层210也可以是包含环氧树脂、丙烯酸酯树脂或者酰亚胺系列树脂的有机层。基底层210可以具有单层构造，或具有沿着第三方向DR3层叠的多层构造。
第一导电层220以及第二导电层240的每一个可以具有单层构造，或具有沿着第三方向DR3层叠的多层构造。
单层构造的导电层可以包括金属层或者透明导电层。金属层可以包含钼、银、钛、铜、铝或者它们的合金。透明导电层可以包含氧化铟锡(indium tin oxide，ITO)、氧化铟锌(indium zinc oxide，IZO)、氧化锌(zinc oxide，ZnO)或者氧化铟锌锡(indium zinc tinoxide，IZTO)等之类透明的导电性氧化物。除此之外，透明导电层可以包括PEDOT之类导电性高分子、金属纳米线、石墨烯等。
多层构造的导电层可以包括金属层。金属层可以具有例如钛/铝/钛的3层构造。多层构造的导电层可以包括至少一个金属层以及至少一个透明导电层。
感测绝缘层230可以配置于第一导电层220和第二导电层240之间。感测绝缘层230可以包括无机膜。无机膜可以包含氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆以及氧化铪中的至少一个。
或者感测绝缘层230可以包括有机膜。有机膜可以包含丙烯酸酯类树脂、甲基丙烯酸酯类树脂、聚异戊二烯、乙烯基类树脂、环氧类树脂、尿烷类树脂、纤维素类树脂、硅氧烷类树脂、聚酰亚胺类树脂、聚酰胺类树脂以及二萘嵌苯类树脂中的至少任一个。
防反射层300可以配置于传感器层200之上。防反射层300可以包括分割层310、滤色器323以及平坦化层330。
构成分割层310的物质只要是吸收光的物质，则不特别限定。分割层310作为具有黑色的层，在一实施例中，分割层310可以包含黑色成分(black coloring agent)。黑色成分可以包含黑色染料、黑色颜料。黑色成分可以包含碳黑、铬之类金属或者它们的氧化物。
分割层310可以覆盖传感器层200的第二导电层240。分割层310可以防止第二导电层240引起的外部光反射。在分割层310中可以界定多个开口310-OP1、310-OP2。可以是，第一开口310-OP1与第一发光元件LD1的第一电极AE1重叠，第二开口310-OP2与第二发光元件LD2的第一电极AE2重叠。
滤色器323可以与发光元件LD1、LD2，具体地第一电极AE1、AE2重叠配置。平坦化层330可以覆盖分割层310以及滤色器323。平坦化层330可以包含有机物，可以在平坦化层330的上面提供平坦面。在一实施例中，也可以省略平坦化层330。
另一方面，在本实施例中，图示为传感器层200以及防反射层300在第一区域AA1以及第二区域AA2中全都配置。然而，其是例示性地说明的，在根据本发明的一实施例的电子装置中，传感器层200或防反射层300也可以在第二区域AA2中省略，不限于任一个实施例。
以下，以图4的显示面板100的形状为基准进行说明，但本发明不限于此，可以相同地适用于图5的显示面板100-1。
图6是示出根据本发明的一实施例的显示面板100的一部分的平面图。在图6中示出图4所示的区域中的第一至第三区域AA1～AA3的一部分。以下，参照图6来说明本发明。另一方面，针对与在图1至图5中说明的结构相同的结构，赋予相同的附图标记且省略重复说明。
参照图6，显示面板100可以包括多个像素PX1、PX2、PX3。像素PX1、PX2、PX3可以包括根据发光的区域来划分的第一像素PX1、第二像素PX2以及第三像素PX3。可以是，第一像素PX1在第一区域AA1中发光，第二像素PX2在第二区域AA2中发光，第三像素PX3在第三区域AA3中发光。
第一像素PX1、第二像素PX2以及第三像素PX3的每一个可以提供为多个。在此情况下，第一至第三像素PX1、PX2、PX3的每一个可以包括红色像素、绿色像素以及蓝色像素，根据实施例，也可以还包括白色像素。
可以是，第一像素PX1包括第一发光元件LD1以及驱动第一发光元件LD1的第一像素电路PC1，第二像素PX2包括第二发光元件LD2以及驱动第二发光元件LD2的第二像素电路PC2，第三像素PX3包括第三发光元件LD3以及驱动第三发光元件LD3的第三像素电路PC3。
在本实施例中示出的第一、第二以及第三发光元件LD1、LD2、LD3的形状可以与发光图案的形状，实质上在像素界定膜PDL(参照图4)中界定的开口部的形状对应。另一方面，在本实施例中，第一、第二以及第三发光元件LD1、LD2、LD3的形状的每一个图示为菱形形状，但可以具有多边形、圆形、椭圆形、具有至少一个曲线边的图形或者非定型形状等各种形状，不限于任一个实施例。
第一发光元件LD1、第二发光元件LD2以及第三发光元件LD3的每一个可以都提供为多个。第二发光元件LD2中的彼此最相邻的2个第二发光元件LD2之间的间隔可以大于第一发光元件LD1中的彼此最相邻的2个第一发光元件LD1之间的间隔。另外，第三发光元件LD3中的彼此最相邻的2个第三发光元件LD3之间的间隔可以大于第一发光元件LD1中的彼此最相邻的2个第一发光元件之间的间隔。
在单位面积或者相同面积内，配置于第二区域AA2中的第二像素PX2的数量可以少于配置于第一区域AA1中的第一像素PX1的数量。例如，第二区域AA2的分辨率可以是第一区域AA1的分辨率的约1/2、3/8、1/3、1/4、2/9、1/8、1/9、1/16等。
第一像素PX1包括配置于第一区域AA1中的第一发光元件LD1和第一像素电路PC1。第一发光元件LD1可以配置于与第一像素电路PC1在平面上重叠的位置。具体地，第一发光元件LD1的阳极电极或发光图案可以配置于在平面上与第一像素电路PC1重叠的位置。
第二像素PX2包括配置于第二区域AA2中的第二发光元件LD2和配置于第三区域AA3中的第二像素电路PC2。第二发光元件LD2配置于在平面上与扫描驱动电路SDC重叠的位置。由此，第二发光元件LD2可以配置于与第二像素电路PC2在平面上不重叠的位置。
具体地，第二发光元件LD2的阳极电极或发光图案可以配置于在平面上与第二像素电路PC2隔开的位置。因此，第二像素PX2可以还包括连接布线TWL。连接布线TWL将配置于第二区域AA2中的第二发光元件LD2和配置于第三区域AA3中的第二像素电路PC2电连接。连接布线TWL可以与前述的第三连接电极中的连接于第二发光元件LD2的第三连接电极CN3对应。连接布线TWL可以包含金属、透明导电性氧化物、导电性高分子等各种物质，不限于任一个实施例。
第三像素PX3包括配置于第三区域AA3中的第三发光元件LD3和配置于第三区域AA3中的第三像素电路PC3。第三发光元件LD3可以配置于第三区域AA3，并配置于与第三像素电路PC3在平面上重叠或不重叠的位置。
图7是将图6所示的SS区域放大的一实施例的平面图。图8是将图6所示的TT区域放大的一实施例的平面图。
图7放大了第一发光元件LD1和第一像素电路PC1连接的部分。
参照图7，在平面上，第一贯通孔OP1可以重叠于第一像素开口部PDL-OP1。第一贯通孔OP1的尺寸可以小于第一像素开口部PDL-OP1的尺寸。第一像素开口部PDL-OP1作为界定于像素界定膜PDL(参照图4)中的开口部，可以使第一发光元件LD1的第一电极AE1(参照图4)暴露。
一起参照图4以及图7，第一发光元件LD1通过第一贯通孔OP1接通于第二连接电极CN2。第一贯通孔OP1贯通第五绝缘层50以及第六绝缘层60而使第二连接电极CN2的上面的一部分即第一面SF1暴露，从而第一发光元件LD1可以接通于第一面SF1。具体地，第一发光元件LD1的第一电极AE1接通于第一面SF1。
作为一例，图示为第一面SF1是矩形状，但实施例不限于此，第一面SF1可以具有多边形、圆形、椭圆形、具有至少一个曲线边的图形或者非定型形状等各种形状，不限于任一个实施例。
第一面SF1可以是在第一方向DR1上测定的横向长度为第一宽度WD1，在第二方向DR2上测定的纵向长度为第1-1宽度WD1-1。然而，实施例不限于此，横向长度以及纵向长度可以彼此相同，或者彼此不同。
图8放大了第二发光元件LD2和第二像素电路PC2连接的部分。
参照图8，在平面上，第二贯通孔OP2可以重叠于第二像素开口部PDL-OP2。第二贯通孔OP2的尺寸可以小于第二像素开口部PDL-OP2的尺寸。第二像素开口部PDL-OP2作为界定于像素界定膜PDL(参照图4)中的开口部，可以使第二发光元件LD2的第一电极AE2(参照图4)暴露。
另一方面，第一像素开口部PDL-OP1可以小于第二像素开口部PDL-OP2。这是因为，配置于第一区域AA1中的第一发光元件LD1的尺寸小于配置于第二区域AA2中的第二发光元件LD2的尺寸。
一起参照图4以及图8，第二发光元件LD2通过第二贯通孔OP2接通于第三连接电极CN3。第二贯通孔OP2贯通第六绝缘层60而使第三连接电极CN3的一部分即第二面SF2暴露，从而第二发光元件LD2可以接通于第二面SF2。具体地，第二发光元件LD2的第一电极AE2接通于第二面SF2。
作为一例，图示为第二面SF2是矩形状，但实施例不限于此，第二面SF2可以具有多边形、圆形、椭圆形、具有至少一个曲线边的图形或者非定型形状等各种形状，不限于任一个实施例。
第二面SF2可以是在第一方向DR1上测定的横向长度为第二宽度WD2，在第二方向DR2上测定的纵向长度为第2-1宽度WD2-1。然而，实施例不限于此，横向长度以及纵向长度可以彼此相同，或者彼此不同。在一实施例的显示面板100中，第二面SF2可以具有与第一面SF1(参照图7)实质上相同的形状以及相同的尺寸。具体地，可以是，第一宽度WD1(参照图7)与第二宽度WD2相同，第1-1宽度WD1-1(参照图7)与第2-1宽度WD2-1相同。
第二贯通孔OP2的截面具有与第一贯通孔OP1(参照图7)的截面实质上相同的尺寸以及形状，因此通过第一贯通孔OP1暴露的第一面SF1和通过第二贯通孔OP2暴露的第二面SF2的尺寸以及形状可以彼此实质上相同。
如图4以及图5所示，第一贯通孔OP1以及第二贯通孔OP2可以分别随着从发光元件层130向基底层110方向前往而截面的尺寸减少。在本说明书中，“第一贯通孔OP1的截面”可以意指第一贯通孔OP1的截面中的最小尺寸的截面，“第二贯通孔OP2的截面”可以意指第二贯通孔OP2的截面中的最小尺寸的截面。例如，第一贯通孔OP1可以在第二连接电极CN2的上面具有最小尺寸的截面。例如，第二贯通孔OP2可以在第三连接电极CN3的上面具有最小尺寸的截面。
可以是，第二贯通孔OP2的截面的形状与第一贯通孔OP1的截面的形状实质上相同，在第一方向DR1上第二贯通孔OP2的截面的宽度与第一贯通孔OP1的截面的宽度实质上相同。贯通孔的截面的宽度可以意指在平面上贯通孔的直径、贯通孔的横向长度或者贯通孔的纵向长度。
即，第一贯通孔OP1的截面可以具有与第二贯通孔OP2的截面实质上相同的形状以及实质上相同的尺寸。
在本说明书中，“实质上相同”等术语应理解为将相对于说明书中记载的数值范围一般可能产生的工艺上误差包括在内相同的含义。
在本发明的显示面板中，贯通第六绝缘层60而形成的第二贯通孔OP2的截面具有与贯通第五绝缘层50以及第六绝缘层60而形成的第一贯通孔OP1的截面实质上相同的形状，由此通过第二贯通孔OP2暴露的第三连接电极CN3的面积可以与通过第一贯通孔OP1暴露的第二连接电极CN2的面积实质上相同。
由此，可以将与第二区域AA2以及第三区域AA3重叠配置的第三连接电极CN3的面积尺寸调节为最小。即，本发明的显示面板可以有效地使用电路层120内的空间，例如，可以增加在电路层120的第二区域AA2以及第三区域AA3中能够配置的布线数。
本发明的电子装置可以扩张第二区域AA2以及第三区域AA3来扩张显示区域DAA。
图9是示出本发明的一实施例的显示面板的制造方法的流程图。
参照图9，一实施例的显示面板的制造方法可以包括准备掩模的第一步骤(S100)、准备初始基板的第二步骤(S200)、将掩模在初始基板上对齐的第三步骤(S300)、在初始基板形成第一贯通孔以及第二贯通孔的第四步骤(S400)以及形成发光元件层的第五步骤(S500)。
图10至图14是例示性示出本发明的一实施例的显示面板的制造方法的各步骤的图。另一方面，针对与在图1至图8中说明的结构相同的结构，赋予相同的附图标记且省略重复说明。
一起参照图9以及图10，准备掩模的第一步骤(S100)可以是彼此隔开的第一开口部OP10以及界定有比第一开口部OP10小的第二开口部OP20的掩模MSK的步骤。
如图10所示，掩模MSK可以用于初始基板DP-I1的光刻工艺。在掩模MSK中可以形成在平面上彼此隔开的多个开口部。掩模MSK可以包含金属物质，例如热膨胀系数相对小的因瓦合金(Invar)。掩模MSK可以包含例如镍(Ni)、镍-钴合金、镍-铁合金等。掩模MSK可以将金属作为材料包含而具有充分的刚性。
在一实施例中，掩模MSK可以包括形成有第一开口部OP10的第一部分PT1、形成有第二开口部OP20的第二部分PT2以及配置于第一部分PT1和第二部分PT2之间且形成有第二开口部OP20的第三部分PT3。
第一开口部OP10可以提供为多个，并贯通第一部分PT1。
第二开口部OP20可以提供为多个，并且分别贯通第二部分PT2或者第三部分PT3。
在一实施例中，第二开口部OP20小于第一开口部OP10。第二开口部OP20的截面形状可以与第一开口部OP10的截面形状是相似关系。例如，第二开口部OP20以及第一开口部OP10可以具有彼此不同面积的矩形形状。
作为一例，在图10中示出为第一开口部OP10以及第二开口部OP20为矩形状，但实施例不限于此，第一开口部OP10以及第二开口部OP20的形状可以具有多边形、圆形、椭圆形、具有至少一个曲线边的图形或者非定型形状等各种形状，不限于任一个实施例。
在一实施例中，第一开口部OP10可以是横向长度WD10满足a值，纵向长度WD11满足c值。a以及c分别是正数。第二开口部OP20可以是横向长度WD20满足a-2b值，纵向长度WD21满足c-2d值。b以及d分别是正数，a大于2b，c大于2d。
一起参照图9、图10以及图11，准备初始基板的第二步骤(S200)可以是准备包括第四绝缘层40(或者第一中间绝缘层)、配置于第四绝缘层40上的第二连接电极CN2(或者第一导电图案)、覆盖第二连接电极CN2的第五绝缘层50(或者第二中间绝缘层)、在平面上与第二连接电极CN2不重叠且配置于第五绝缘层50上的第三连接电极CN3(或者第二导电图案)以及覆盖第三连接电极CN3的第六绝缘层60(或者第三中间绝缘层)的初始基板DP-I1的步骤。如图11所示，第二连接电极CN2以及第三连接电极CN3的每一个可以提供为多个，第二连接电极CN2中的至少一部分可以与第三连接电极CN3不重叠且在平面上彼此隔开。具体地，配置于第一区域AA1中的第二连接电极CN2可以与配置于第二区域AA2以及第三区域AA3中的至少一个中的第三连接电极CN3在平面上隔开。
初始基板DP-I1可以包括彼此划分的第一区域AA1、第二区域AA2以及第一区域AA1和第二区域AA2之间的第三区域AA3。第一区域AA1、第二区域AA2以及第三区域AA3可以对应于前述的显示面板100(参照图4)的第一区域AA1、第二区域AA2以及第三区域AA3。初始基板DP-I1可以包括在图4中前述的电路层120的一部分结构以及基底层110。
一起参照图9、图10以及图11，将掩模在初始基板上对齐的第三步骤(S300)可以是将掩模MSK在初始基板DP-I1上对齐成第一开口部OP10重叠于第二连接电极CN2且第二开口部OP20重叠于第三连接电极CN3的步骤。在第三步骤(S300)中，配置成掩模MSK的第一部分PT1、第二部分PT2以及第三部分PT3分别重叠于初始基板DP-I1的第一区域AA1、第二区域AA2以及第三区域AA3。
由此，掩模MSK在初始基板DP-I1上配置成第一开口部OP10重叠于配置于第一区域AA1中的第二连接电极CN2，第二开口部OP20重叠于配置于第二区域AA2以及第三区域AA3中的第三连接电极CN3。
一起参照图9、图10、图11、图12a、图12b以及图12c，在初始基板形成第一贯通孔以及第二贯通孔的第四步骤(S400)可以是利用掩模MSK在初始基板DP-I2形成对应于第一开口部OP10且贯通第五绝缘层50以及第六绝缘层60的第一贯通孔OP1以及对应于第二开口部OP20且贯通第六绝缘层60的第二贯通孔OP2的步骤。
具体地，第四步骤(S400)可以是在初始基板DP-I2的第一区域AA1形成第一贯通孔OP1且在第二区域AA2以及第三区域AA3形成第二贯通孔OP2的步骤。如在图7中前述那样，第二连接电极CN2的第一面SF1可以通过第一贯通孔OP1向外部暴露。如在图8中前述那样，第三连接电极CN3的第二面SF2可以通过第二贯通孔OP2向外部暴露。
另一方面，在图12a的初始基板DP-I2中，可以通过涂层、蒸镀等方式相同地形成在图4以及图5中前述的电路层120的结构。
图12b是对掩模MSK(参照图10)的第一开口部OP10和通过第一贯通孔OP1(参照图12a)暴露的第二连接电极CN2(参照图12a)的上面即第一面SF1的尺寸进行比较的图。图12c是对掩模MSK(参照图10)的第二开口部OP20和通过第二贯通孔OP2(参照图12a)暴露的第三连接电极CN3(参照图12a)的上面即第二面SF2的尺寸进行比较的图。
一起参照图12b以及图12c，第一开口部OP10的截面、第一面SF1以及第二面SF2可以具有实质上相同的形状以及相同的尺寸。作为一例，图示了第一开口部OP10的截面、第一面SF1以及第二面SF2的形状是矩形状，但实施例不限于此，第一开口部OP10的截面、第一面SF1以及第二面SF2的形状可以形成为多边形、圆形、椭圆形、具有至少一个曲线边的图形或者非定型形状等各种形状中的任一个。
作为一例，可以是，第一开口部OP10的截面为矩形状，横向长度WD10满足a值，纵向长度WD11满足c值。可以是，第一面SF1为矩形状，横向长度WD10满足a值，纵向长度WD11满足c值。可以是，第二面SF2为矩形状，横向长度WD10满足a值，纵向长度WD11满足c值。
与此相比，第二开口部OP20的截面的形状可以与第一开口部OP10的截面、第一面SF1以及第二面SF2的形状是相似关系。例如，第二开口部OP20的截面的尺寸可以小于第一开口部OP10的截面、第一面SF1以及第二面SF2的尺寸。具体地，第二开口部OP20可以是横向长度WD20满足a-2b值，纵向长度WD21满足c-2d值。
若在掩模MSK(参照图10)中第二开口部OP20的尺寸与第一开口部OP10的尺寸相同，则由于所贯通的绝缘层的厚度差异，第二贯通孔OP2(参照图12a)的尺寸会大于第一贯通孔OP1(参照图12a)的尺寸。例如，第二贯通孔OP2的横向长度比第一贯通孔OP1的横向长度会大相当于2b，第二贯通孔OP2的纵向长度比第一贯通孔OP1的纵向长度会大相当于2d。
本发明的显示面板的制造方法通过将第二开口部OP20的尺寸调节成小于第一开口部OP10的尺寸，能够将第二贯通孔OP2的尺寸形成为与第一贯通孔OP1的尺寸相同。由此，通过第二贯通孔OP2暴露的第三连接电极CN3(参照图12a)的上面即第二面SF2的面积可以与通过第一贯通孔OP1暴露的第二连接电极CN2(参照图12a)的上面即第一面SF1的面积实质上相同。
本发明的显示面板由于第二面SF2的面积与第一面SF1实质上相同，能够最小化第三连接电极CN3的尺寸，能够最小化在电路层120(参照图4、图5)的第二区域AA2(参照图12a)以及第三区域AA3(参照图12a)中第三连接电极CN3所占的空间。由此，能够增加在第二区域AA2以及第三区域AA3中配置的布线的长度，能够进一步扩张第二区域AA2以及第三区域AA3的面积。还能够进一步放大包括第二区域AA2以及第三区域AA3的显示区域DAA(参照图4)的面积。
一起参照图9、图10、图11、图12a、图12b、图12c以及图13，形成发光元件层的第五步骤(S500)可以是形成包括发光元件层130的初始基板DP-I3的步骤。例如，可以在图12c的初始基板DP-I2上以涂层、蒸镀等方式形成发光元件层130。发光元件层130可以如在图4中前述那样包括第一发光元件至第三发光元件LD1、LD2、LD3以及像素界定膜PDL等。
参照图14，在第五步骤(S500)之后，可以进行形成包括封装层140的初始基板DP-I4的步骤。关于封装层140，可以相同地适用在图4中说明的内容。包括封装层140的初始基板DP-I4可以与前述的显示面板100相同。在图14中将显示面板100的一部分结构省略来示出，但应理解为初始基板DP-I4将在显示面板100中前述的构成要件全部包括。
本发明的显示面板的制造方法能够在掩模MSK(参照图10)中将第二开口部OP20(参照图12c)的尺寸形成为小于第一开口部OP10(参照图12b)的尺寸，将贯通第五绝缘层50以及第六绝缘层60而形成的第一贯通孔OP1的尺寸形成为与贯通第六绝缘层60而形成的第二贯通孔OP2的尺寸实质上相同。
本发明的显示面板是通过第二贯通孔OP2暴露的第三连接电极CN3的上面与通过第一贯通孔OP1暴露的第二连接电极CN2的上面能够在尺寸以及形状上实质上相同。由此，能够最小化第三连接电极CN3的尺寸且增加在第二区域AA2以及第三区域AA3中配置的布线的数量、布线的长度或者电极的数量。能够进一步扩张第二区域AA2以及第三区域AA3的面积，能够进一步放大显示区域DAA的面积。
以上，参照本发明的优选实施例进行了说明，但对于本技术领域的熟练人员或者在本技术领域中具有通常知识的人员来说，能够理解可以在不超出所附的权利要求书中记载的本发明的构思以及技术领域的范围内对本发明进行各种修改及变更。因此，本发明的技术范围并非由说明书的详细说明中记载的内容来限定，而是应通过权利要求书来确定。

Claims (20)

1.一种显示面板，其中，包括：
基底层，包括在平面上彼此划分的第一区域、第二区域以及界定于所述第一区域和所述第二区域之间的第三区域；
电路层，包括配置于所述基底层上的第一中间绝缘层、配置于所述第一中间绝缘层上的多个第一导电图案、覆盖所述多个第一导电图案的第二中间绝缘层、配置于所述第二中间绝缘层上的多个第二导电图案以及覆盖所述多个第二导电图案的第三中间绝缘层；以及
发光元件层，配置于所述电路层上，并包括分别配置于所述第一区域以及所述第二区域中的第一发光元件以及第二发光元件，
所述第一发光元件通过贯通所述第二中间绝缘层以及所述第三中间绝缘层的第一贯通孔而接通于所述多个第一导电图案中的任一个，
所述第二发光元件通过贯通所述第三中间绝缘层的第二贯通孔而接通于所述多个第二导电图案中的任一个，
在截面上，所述第一贯通孔的宽度中的最小值与所述第二贯通孔的宽度中的最小值相同。
2.根据权利要求1所述的显示面板，其中，
所述多个第一导电图案在所述第一区域以及所述第三区域中彼此隔开配置。
3.根据权利要求2所述的显示面板，其中，
所述多个第二导电图案在所述第二区域以及所述第三区域中彼此隔开配置。
4.根据权利要求1所述的显示面板，其中，
所述电路层还包括配置于所述第一区域中的第一像素晶体管以及配置于所述第三区域中的第二像素晶体管。
5.根据权利要求4所述的显示面板，其中，
所述电路层还包括配置于所述第二区域中的驱动晶体管。
6.根据权利要求4所述的显示面板，其中，
所述多个第一导电图案中的任一个连接所述第一发光元件和所述第一像素晶体管。
7.根据权利要求4所述的显示面板，其中，
所述多个第二导电图案中的任一个连接所述第二发光元件和所述第二像素晶体管。
8.根据权利要求7所述的显示面板，其中，
所述第一像素晶体管以及所述第二像素晶体管配置于所述第一中间绝缘层下侧。
9.根据权利要求1所述的显示面板，其中，
所述第二导电图案包含透明的导电性氧化物。
10.根据权利要求1所述的显示面板，其中，
所述发光元件层还包括配置于所述第三区域中的第三发光元件，
所述电路层还包括连接于所述第三发光元件且配置于所述第三区域中的第三像素晶体管。
11.根据权利要求10所述的显示面板，其中，
所述多个第二导电图案中的任一个连接第三发光元件和所述第三像素晶体管。
12.一种显示面板，其中，包括：
基底层，包括在平面上彼此隔开的第一区域以及第二区域；
电路层，包括界定有第一贯通孔以及第二贯通孔的多个绝缘层、配置于所述多个绝缘层中的任意两个之间且配置于所述第一区域中的第一导电图案以及配置于所述多个绝缘层中的任意两个之间且配置于所述第一导电图案的上侧而且配置于所述第二区域中的第二导电图案；以及
发光元件层，包括分别配置于所述第一区域以及所述第二区域中的第一发光元件以及第二发光元件，
所述第一贯通孔使得所述第一导电图案的上面中的第一面暴露，
所述第二贯通孔使得所述第二导电图案的上面中的第二面暴露，
所述第一发光元件接触于所述第一面，
所述第二发光元件接触于所述第二面，
所述第二面的形状与所述第一面的形状相同。
13.根据权利要求12所述的显示面板，其中，
所述电路层还包括配置于所述第一区域中的第一像素晶体管以及配置于所述第二区域中的第二像素晶体管。
14.根据权利要求13所述的显示面板，其中，
所述第一导电图案连接所述第一发光元件和所述第一像素晶体管，
所述第二导电图案连接所述第二发光元件和所述第二像素晶体管。
15.一种显示面板的制造方法，其中，包括：
第一步骤，准备界定有彼此隔开的第一开口部以及比所述第一开口部小的第二开口部的掩模；
第二步骤，准备初始基板，所述初始基板包括配置于第一区域中的多个像素晶体管、包括与所述多个像素晶体管隔开而配置于第二区域中的驱动晶体管的驱动电路、配置于所述驱动电路和所述多个像素晶体管上的第一中间绝缘层、重叠于所述第一区域且配置于所述第一中间绝缘层上的第一导电图案、覆盖所述第一导电图案的第二中间绝缘层、重叠于所述第二区域且配置于所述第二中间绝缘层上的第二导电图案以及覆盖所述第二导电图案的第三中间绝缘层；
第三步骤，将所述掩模在所述初始基板上对齐成所述第一开口部重叠于所述第一导电图案且所述第二开口部重叠于所述第二导电图案；以及
第四步骤，利用所述掩模在所述初始基板形成对应于所述第一开口部且贯通所述第二中间绝缘层以及所述第三中间绝缘层的第一贯通孔以及对应于所述第二开口部且贯通所述第三中间绝缘层的第二贯通孔，
所述第一贯通孔使得所述第一导电图案的上面的一部分即第一面暴露，所述第二贯通孔使得所述第二导电图案的上面的一部分即第二面暴露，
在平面上，所述第二面的形状与所述第一面的形状相同。
16.根据权利要求15所述的显示面板的制造方法，其中，
在平面上，所述第一开口部的形状、所述第一面的形状以及所述第二面的形状相同。
17.根据权利要求15所述的显示面板的制造方法，其中，
所述掩模包括形成有所述第一开口部的第一部分以及形成有所述第二开口部的第二部分，
在所述第三步骤中，所述第一部分重叠于所述第一区域且所述第二部分重叠于所述第二区域。
18.根据权利要求15所述的显示面板的制造方法，其中，
所述初始基板还包括配置于所述第一区域和所述第二区域之间的第三区域，
所述第三区域包括所述多个像素晶体管。
19.根据权利要求18所述的显示面板的制造方法，其中，
在所述第四步骤之后还包括在所述第三中间绝缘层上形成发光元件层的第五步骤，
所述第五步骤形成配置于所述第一区域中且通过所述第一贯通孔连接于所述第一导电图案的第一发光元件以及配置于所述第二区域中且通过所述第二贯通孔连接于所述第二导电图案的第二发光元件。
20.根据权利要求19所述的显示面板的制造方法，其中，
所述第一发光元件通过所述第一导电图案连接于配置于所述第一区域中的所述多个像素晶体管中的任一个，
所述第二发光元件通过所述第二导电图案连接于配置于所述第三区域中的所述多个像素晶体管中的任一个。
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