CN115833988B - 授时单元、时统控制板及时统设备 - Google Patents

Abstract

本发明公开一种授时单元、时统控制板及时统设备，该授时单元包括：PS模块；PL模块，PL模块通过高速串行总线及低速并行总线与PS模块建立通讯连接，以实现信息及数据的交互；其中，PL模块包括高速通讯模块、低速通讯模块、以太网模块及串口模块；高速通讯模块通过高速串行总线与PS模块进行高速数据交互；以太网模块与高速通讯模块通讯连接，以太网模块用于对接收的报文进行逻辑处理，对输出的报文进行重组装，根据报文中的相关字段记录输出时间戳，并以返回时间戳报文的形式输出；低速通讯模块通过低速并行总线与PS模块进行低速数据交互，并将读写访问信号转换为内部简单时序。本发明可以解决现有的授时单元的真实利用带宽低的问题。

Description

授时单元、时统控制板及时统设备

技术领域

本发明涉及时间授时技术领域，特别涉及一种授时单元、时统控制板及时统设备。

背景技术

随着现代科技信息技术的快速发展，军事、航天、深空探测、通信、交通、电力、金融、国防等各行各业，对时间和频率的精度要求越来越高，高精度时间基准已经成为通信、电力、广播电视、安防监控、工业控制等领域的基础保障平台之一。采用卫星授时是目前远距离、大范围内高精度时间同步最有效的方式，授时单元通常需要处理许多大大小小的数据及进行数据交互，然而现有的授时单元的真实利用带宽较低，使得授时单元的数据处理速度较慢。

发明内容

本发明的主要目的是提出一种授时单元，旨在解决现有的授时单元的真实利用带宽低的问题。

为实现上述目的，本发明提出的授时单元，包括：

PS模块；

PL模块，所述PL模块通过高速串行总线及低速并行总线与所述PS模块建立通讯连接，以实现信息及数据的交互；其中，

所述PL模块包括高速通讯模块、低速通讯模块、以太网模块及串口模块；

所述高速通讯模块通过所述高速串行总线与所述PS模块进行高速数据交互；

所述以太网模块与所述高速通讯模块通讯连接，所述以太网模块用于对接收的报文进行逻辑处理，对输出的报文进行重组装，根据报文中的相关字段记录输出时间戳，并以返回时间戳报文的形式输出；

所述低速通讯模块通过所述低速并行总线与所述PS模块进行低速数据交互，并将读写访问信号转换为内部简单时序。

可选地，所述以太网模块包括MAC模块、RGMII模块及PHY芯片，所述RGMII模块分别与所述MAC模块及PHY芯片连接；

所述MAC模块与所述高速通讯模块通讯连接，所述MAC模块用于记录接收到的报文的接收时间戳，并将接收时间戳附在报文的头部后输出；

所述RGMII模块用于对接收到的报文进行信号处理后输出；

所述PHY芯片用于实现以太网的PHY层功能。

可选地，所述RGMII模块包括：

RGMII接收模块，所述RGMII接收模块用于对接收到的报文进行检测，并在检测到报文的定界符时，锁存报文的接收时间戳，并将接收时间戳附在报文的尾部后输出；

RGMII发送模块，所述RGMII发送模块用于在检测到MAC模块输入的包头时发送前导，并在发送前导的第一个字节时锁定发送时间戳并输出。

可选地，所述PL模块还包括：

时钟同步管理模块，所述时钟同步管理模块分别与所述以太网模块及低速通讯模块通讯连接，所述时钟同步管理模块用于对接收的参考源信号进行解码，并根据参考源信号维护本地时间戳，以及对接收的时间同步信号进行信号处理后输出。

可选地，所述时钟同步管理模块还与所述PS模块连接；

所述PS模块还用于对所述时钟同步管理模块的本地时间戳的相位及频率进行调节。

可选地，所述PL模块还包括：

串口模块，所述串口模块分别与所述以太网模块及低速通讯模块通讯连接，所述串口模块用于接收/发送串口报文。

可选地，所述高速串行总线为PCIe总线；

所述低速并行总线为POWERPC-LOCALBUS总线。

发明还提出一种时统控制板，所述时统控制板包括解码单元、晶振单元及上述的授时单元。

本发明还提出一种时统设备，所述时统设备包括上述的时统控制板；或者，包括上述的授时单元。

本发明技术方案中，通过设置高速串行总线及低速并行总线，使得PS模块与PL模块之间通过两条独立的总线进行各种业务数据和控制信息的交换，高速串行总线主要负责高速／大量数据的交换，低速并行总线则主要负责低速／少量数据的交换以及控制/状态信息的交换，使绝大多数较小的数据包不通过高速串行总线传输，大大提高了高速串行总线的真实利用带宽。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明授时单元一实施例的功能模块示意图；

图2为本发明授时单元中MAC模块一实施例的接收功能模块示意图；

图3为本发明授时单元中MAC模块一实施例的发送功能模块示意图；

图4为本发明授时单元中RGMII接收模块一实施例的功能模块示意图；

图5为本发明授时单元中时间同步管理模块一实施例的功能模块示意图；

图6为本发明授时单元中串口模块一实施例的功能模块示意图；

图7为本发明时统控制板一实施例的功能模块示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示（诸如上、下、左、右、前、后……），则该方向性指示仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提出一种授时单元。

目前，随着现代科技信息技术的快速发展，军事、航天、深空探测、通信、交通、电力、金融、国防等各行各业，对时间和频率的精度要求越来越高，高精度时间基准已经成为通信、电力、广播电视、安防监控、工业控制等领域的基础保障平台之一。采用卫星授时是目前远距离、大范围内高精度时间同步最有效的方式，授时单元通常需要处理许多大大小小的数据及进行数据交互，然而现有的授时单元的真实利用带宽较低，使得授时单元的数据处理速度较慢。

为解决上述问题，参照图1至图6，在一实施例中，所述授时单元包括：

PS模块；

PL模块，所述PL模块通过高速串行总线及低速并行总线与所述PS模块建立通讯连接，以实现信息及数据的交互；其中，

所述PL模块包括高速通讯模块、低速通讯模块、以太网模块及串口模块；

所述高速通讯模块通过所述高速串行总线与所述PS模块进行高速数据交互；

所述以太网模块与所述高速通讯模块通讯连接，所述以太网模块用于对接收的报文进行逻辑处理，对输出的报文进行重组装，根据报文中的相关字段记录输出时间戳，并以返回时间戳报文的形式输出；

所述低速通讯模块通过所述低速并行总线与所述PS模块进行低速数据交互，并将读写访问信号转换为内部简单时序。

在本实施例中，授时单元的主控功能主要由PS模块与PL模块来实现，PS模块与PL模块之间通过两条独立的总线进行各种业务数据和控制信息的交换，两条独立的总线分别是高速串行总线及低速并行总线。其中，PS模块可以选用ARM来实现，PL模块则可以选用FPGA来实现，ARM与FPGA之间通过两条独立的总线进行各种业务数据和控制信息的交换，以实现授时模块的主控功能。

在一实施例中，所述高速串行总线为PCIe总线；所述低速并行总线为POWERPC-LOCALBUS总线。高速串行总线可以选用PCIe（v1.0，x1链路，物理带宽2.5Gbps）来实现，高速串行总线主要负责高速／大量数据的交换，例如以太网收发数据包等。低速并行总线可以选用POWERPC-LOCALBUS（带宽约10MBps）来实现，低速并行总线主要负责低速／少量数据的交换以及控制/状态信息的交换，例如接收BDC码信息等。这种设计方式，使绝大多数较小的数据包不通过高速串行总线传输，大大提高了高速串行总线的真实利用带宽。

参照图1,图1为授时单元一实施的功能模块示意图，PL模块包括高速通讯模块、低速通讯模块、以太网模块及串口模块，其中，高速通讯模块用于实现PS模块与PL模块之间的高速数据通路，以实现以太网报文的上传和下发。低速通讯模块用于实现PS模块与PL模块之间的低速数据通路，适配低速并行总线的接口时序，并将读写访问信号转换为内部简单时序。以太网模块用于对进入的报文进行校验、识别、过滤和打时戳等逻辑处理，对输出的报文进行重组装，根据需要矫正报文中的相关字段，记录输出时间戳，并以返回时间戳报文的形式上传。串口模块则用于解码接收机报文、抗干扰天线监控接口、TOD接口、铷钟接口、晶振接口、外部指令接口等部件的串口报文。

本发明技术方案中，通过设置高速串行总线及低速并行总线，使得PS模块与PL模块之间通过两条独立的总线进行各种业务数据和控制信息的交换，高速串行总线主要负责高速／大量数据的交换，低速并行总线则主要负责低速／少量数据的交换以及控制/状态信息的交换，使绝大多数较小的数据包不通过高速串行总线传输，大大提高了高速串行总线的真实利用带宽。

以下对与授时直接相关的以太网模块的逻辑控制进行描述，参照图1至图6，在一实施例中，所述以太网模块包括MAC模块、RGMII模块及PHY芯片，所述RGMII模块分别与所述MAC模块及PHY芯片连接；

所述MAC模块与所述高速通讯模块通讯连接，所述MAC模块用于记录接收到的报文的接收时间戳，并将接收时间戳附在报文的头部后输出；

所述RGMII模块用于对接收到的报文进行信号处理后输出；

所述PHY芯片用于实现以太网的PHY层功能。

PL模块逻辑软件实现以太网的MAC层（包括RGMII接口），PHY层通过外接PHY芯片实现。

根据IEEE 1588v2协议的规定，PTP报文携带设备的时间信息在以太网中传输，从而使互联的设备间达到精确的时间和频率同步，其突出特点是采用硬件时间戳提高了同步的精度。而使用硬件时间戳则不利于软件的实现。

一般情况下，PTP报文在发送时，需要先发送一部分，然后获取其发送时间戳，然后将发送时间戳回填到报文的相应字段再发送剩余部分。如果采用纯软件的方式来实现MAC，则在实时性上得不到保证，而且效率不高。若使用具有 PTP 功能的PHY芯片来实现，则由于PHY与MAC之间MDIO 接口带宽的限制，无法处理大流量的PTP报文。

考虑到发送时间戳的变化只涉及到报文中个别字段的值的变化，对报文整个结构没有影响，这正是硬件善于处理的事情。因此，本方案采用基于软硬件协同的PTP MAC实现方法：①接收时，PL模块只负责对所有报文打上时间戳，PS模块来处理其它操作：②发送时，PS模块提前将需要PL模块修改的内容计算一部分，将剩余与时间戳相关的待计算部分通过控制信息下发给PL模块；PL模块负责根据控制信息完成剩余的计算任务，然后发送报文。这一设计使PS模块与PL模块之间的交互减少，且相互之间不需要等待，能够达到与普通MAC一样的报文处理带宽，MAC接收模块结构如图2所示。

MAC接收模块对所有接收到的报文记录其接收时间戳，并将接收时间戳附在报文的头部，打包传输给PS模块。PS模块在接收到打包好的数据后会经过协议栈对其进行解析，如果发现PTP 报文则将该时间戳提取出来并参与后续的计算，如果不是PTP报文则直接丢弃该时间戳保留有用数据，MAC发送模块结构如图3所示。

PTP报文在IPv4或IPv6上传播时，使用的是UDP协议，UDP头部的CHECKSUM（校验和）涵盖了PTP报文的所有内容；因此在PL模块修改了PTP报文的内容后，必须对UDP头部的CHECKSUM进行重新计算。CPU通过FLAGO=l 通知 PL模块，当前报文为UDP报文；通过PTP_PKT_OFFSET字段标识UDP头部的起始位置。

CHECKSUM的计算由PS模块与PL模块之间协同完成。PS模块在下发报文前，先将需要FPG修改的数据段填0，然后计算出一个CHECKSUM，并填入报文的OLD_CHECKSUM 字段下发给PL模块。PL模块在收到报文后，根据指示将需要修改部分的CHECKSUM计算出来，然后再与OLD_CHECKSUM做运算，得到UDP报文真实的CHECKSUM；最后将该真实的CHECKSUM填入报文的CHECKSUM字段，交给发送模块发送。

PTP 报文经过本设备需要进行驻留时间计算及修改时，CPU将报文的接收时间戳放在控制字段的T2部分，同时将报文中的correctionField字段提取出来放在控制字段的OLD_correctionField部分，然后置 F_CTRL=l 下发给 PL模块； PL模块先获取该报文的发送时间戳T3，然后计算OLD_correctionField+(T3-T2）。同时通过PTP_PKT_OFFSET找到报文的correctionField字段的偏移位置，最后将上文的计算结果填入该字段，将报文的剩余部分发送出去。

当PS模块需要发送PTP报文的发送时间戳时，需要使控制字段的 FLAGl=l；PL模块在该条件下会将获取到的报文的发送时间戳与下发报文中的PACK_ID按照协议格式打包，然后发送给PS模块。该返回数据包长度固定为20字节。通过PACK_ID的桥梁作用，PS模块可以方便地将返回的发送时间戳报文与发送报文对应起来。

在一实施例中，所述RGMII模块包括：

RGMII接收模块，所述RGMII接收模块用于对接收到的报文进行检测，并在检测到报文的定界符时，锁存报文的接收时间戳，并将接收时间戳附在报文的尾部后输出；

RGMII发送模块，所述RGMII发送模块用于在检测到MAC模块输入的包头时发送前导，并在发送前导的第一个字节时锁定发送时间戳并输出。

RGMII模块由RGMII接收模块和 RGMII发送模块组成。

类似于MAC模块，RGMII模块除了完成常规的接口数据接收／发送功能外，还需要对报文记录报文的接收／发送时间戳。报文的接收／发送时间戳点遵守IEEE 1588v2协议的规定。

接收时，接收模块对报文进行实时检测，当检测到报文的定界符时，立即锁定本地时间戳，此即报文的接收时间戳。接收模块将该时间戳附在接收报文的尾部（CRC后），最为一个整体输出到MAC接收模块。RGMII接收模块原理框图如图4所示。

RGMII接收模块实现的主要功能：

在 RXC时钟域的作用下对RX_CTL下的数据进行采集；

将采集到的数据按字节先后顺序转换为字节有效数据格式，并添加包头/包尾等控制信号，组成内部数据包；

在 RX_CTL有效的情况下在第一次出现Ox5d的地方进行时间戳锁存，补偿后附带在有效数据后上传；

接收容错处理，如果数据存储缓存将满，需对采集的信号强制打上包结束控制信号，并将后续 RX_CTL下的有效数据丢弃。

发送时，为了保证实时性并给MAC发送模块预留充裕的计算时间，RGMII 发送模块必须将报文的发送时间戳尽快返回到MAC发送模块。本设计RGMII发送模块在检测到MAC发送模块输入的包头后即开始发送前导，在发送前导的第一个字节时即锁定本地时间戳，此即报文的发送时间戳。

以太网在经过外部PHY芯片时也会引入一定的延时（数百纳秒级且随以太网速率的不同而不同），且发送延迟不等于接收延迟（即延时不对称，差别百纳秒级）。延时不对称会导致PTP对时的固定偏差。因此RGMII在锁定报文的接收/发送时间戳后，还会对该时间戳进行补偿。发送到MAC的时间戳都是经过补偿后的时间戳。

参照图1至图6，在一实施例中，所述PL模块还包括：

时钟同步管理模块，所述时钟同步管理模块分别与所述以太网模块及低速通讯模块通讯连接，所述时钟同步管理模块用于对接收的参考源信号进行解码，并根据参考源信号维护本地时间戳，以及对接收的时间同步信号进行信号处理后输出。

在一实施例中，所述时钟同步管理模块还与所述PS模块连接；

所述PS模块还用于对所述时钟同步管理模块的本地时间戳的相位及频率进行调节。

时间同步管理模块具有两大功能：

负责维护本地时间戳，包括本地时间戳计数，提供PS模块对本地时间戳的相位及频率进行调节的接口；负责除PTP及串口外的所有低速时间同步信号的输入处理、输出处理。时间同步管理模块结构原理图如图5所示。

时间同步管理模块实现本地时间戳计数，提供一个80bit的计数器（48位秒，32位纳秒），以外部高稳定频率源为基准不断计数；外部频率源在PL模块内部被倍频到125MHz，因此本地时间戳的分辨率为8ns。

时间同步管理模块提供PS模块的相位调整接口，通过设置寄存器，方便 PS模块对本地时间戳进行相位调整，即可以在本地时间戳的基础上加上一定的值或减去一定的值；本地时间戳的秒部分和纳秒部分都可以被调整。

时间同步管理模块提供 DAC控制接口，从而间接地对外部高稳定频率源的频率进行调整。

时间同步管理模块实现对外部参考源输入的解码，支持的参考源包括：PPS秒脉冲（包括北斗接收机板卡输出的 PPS、外部lPPS+TOD 信号中的 PPS 信号等）、BDC码、10MHz频率信号及脉冲信号输入。

时间同步管理模块完成时间同步信号的编码输出，支持PPS秒脉冲、可配置的PPX脉冲、BDC码及10MHz频率信号等。

参照图1至图6，在一实施例中，所述PL模块还包括：

串口模块，所述串口模块分别与所述以太网模块及低速通讯模块通讯连接，所述串口模块用于接收/发送串口报文。

参照图6，图6为串口模块一实施例的功能模块示意图，串口模块负责接收和发送串口数据，包括北斗接收机板卡串口接口、铷钟串口接口、晶振串口接口、抗干扰天线串口接口、TOD 串口接口、外部指令串口接口等。以上接口使用相同的设计模块，但各自配置和数据通道独立。由于串口本身通讯速率较低，涉及的数据量较小，因此串口数据全部通过LOCALBUS与CPU交互，使用硬中断触发。

本发明还提出一种时统控制板，该时统控制板包括解码单元、晶振单元及上述的授时单元，参照图7，图7为时统控制板一实施例的组成框图，处理板主要由授时单元、解码单元、晶振单元组成，分别承担主控CPU、NTP/PTP处理、PPS/BDC处理、BAC处理、锁相OCXO等功能。处理板各单元都会插到系统主控板上，系统主控板为处理板提供信号接口、电源变换功能。

其中，授时单元的具体结构参照上述实施例，由于本时统控制板采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

本发明还提出一种时统设备，该时统设备包括上述的时统控制板；或者，包括上述的授时单元，该时统控制板或者授时单元的具体结构参照上述实施例，由于本时统设备采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (8)

1.一种授时单元，其特征在于，包括：

PS模块；

PL模块，所述PL模块通过高速串行总线及低速并行总线与所述PS模块建立通讯连接，以实现信息及数据的交互；其中，

所述PL模块包括高速通讯模块、低速通讯模块、时钟同步管理模块、以太网模块及串口模块；

所述串口模块分别与所述以太网模块及低速通讯模块通讯连接；

所述高速通讯模块通过所述高速串行总线与所述PS模块进行高速数据交互；

所述以太网模块与所述高速通讯模块通讯连接，所述以太网模块用于对接收的报文进行逻辑处理，对输出的报文进行重组装，根据报文中的相关字段记录输出时间戳，并以返回时间戳报文的形式输出；

所述低速通讯模块通过所述低速并行总线与所述PS模块进行低速数据交互，并将读写访问信号转换为内部简单时序；

所述时钟同步管理模块分别与所述以太网模块及低速通讯模块通讯连接，所述时钟同步管理模块用于对接收的参考源信号进行解码，并根据参考源信号维护本地时间戳，以及对接收的时间同步信号进行信号处理后输出。

2.如权利要求1所述的授时单元，其特征在于，所述以太网模块包括MAC模块、RGMII模块及PHY芯片，所述RGMII模块分别与所述MAC模块及PHY芯片连接；

所述MAC模块与所述高速通讯模块通讯连接，所述MAC模块用于记录接收到的报文的接收时间戳，并将接收时间戳附在报文的头部后输出；

所述RGMII模块用于对接收到的报文进行信号处理后输出；

所述PHY芯片用于实现以太网的PHY层功能。

3.如权利要求2所述的授时单元，其特征在于，所述RGMII模块包括：

RGMII接收模块，所述RGMII接收模块用于对接收到的报文进行检测，并在检测到报文的定界符时，锁存报文的接收时间戳，并将接收时间戳附在报文的尾部后输出；

RGMII发送模块，所述RGMII发送模块用于在检测到MAC模块输入的包头时发送前导，并在发送前导的第一个字节时锁定发送时间戳并输出。

4.如权利要求1所述的授时单元，其特征在于，所述时钟同步管理模块还与所述PS模块连接；

所述PS模块还用于对所述时钟同步管理模块的本地时间戳的相位及频率进行调节。

5.如权利要求1所述的授时单元，其特征在于，所述PL模块还包括：

串口模块，所述串口模块分别与所述以太网模块及低速通讯模块通讯连接，所述串口模块用于接收/发送串口报文。

6.如权利要求1-5任意一项所述的授时单元，其特征在于，所述高速串行总线为PCIe总线；

所述低速并行总线为POWERPC-LOCALBUS总线。

7.一种时统控制板，其特征在于，包括解码单元、晶振单元及如权利要求1-6任意一项所述的授时单元。

8.一种时统设备，其特征在于，包括如权利要求7所述的时统控制板；或者，包括如权利要求1-6任意一项所述的授时单元。

Images