CN115831033A - 显示面板和显示装置 - Google Patents

Abstract

本发明公开了一种显示面板和显示装置，该显示面板包括沿第一方向排布且级联的多个移位寄存器，移位寄存器包括与其输出端连接的第一输出晶体管和第二输出晶体管，第一输出晶体管和第二输出晶体管沿第二方向排布，第一方向和第二方向相交，且均垂直于显示面板的厚度方向。本发明提供的技术方案，第一输出晶体管和第二输出晶体管之间不存在沿第一方向的上下结构，在工艺极限压缩情况下也不会存在对应的栅极数量分配不均的问题，有利于提高移位寄存器输出端输出的栅极信号的稳定性。

Description

显示面板和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种显示面板和显示装置。

背景技术

随着显示技术的发展，中大尺寸显示面板在车载、平板、笔记本电脑、电视等领域有着广阔的应用前景。

显示面板中通常包括栅极驱动电路，用于向像素电路提供扫描信号。栅极驱动电路通常包括上拉模块和下拉模块，现有的中大尺寸显示面板中的栅极信号存在不稳定的问题，影响显示效果。

发明内容

本发明提供了一种显示面板和显示装置，以解决现有的中大尺寸显示面板中的栅极信号存在不稳定的问题。

根据本发明的一方面，提供了一种显示面板，包括沿第一方向排布且级联的多个移位寄存器，移位寄存器包括第一输出晶体管和第二输出晶体管，第一输出晶体管与第二输出晶体管均与移位寄存器的输出端连接；

第一输出晶体管和第二输出晶体管沿第二方向排布，其中，第一方向和第二方向相交，且均垂直于显示面板的厚度方向。

可选地，第一输出晶体管的有源层和第二输出晶体管的有源层沿第二方向排布；第二输出晶体管的栅极连接线绕过第一输出晶体管的有源层与第二输出晶体管的栅极连接。

可选地，第一输出晶体管的栅极包括沿第一方向延伸的第一走线部和沿第二方向延伸的第二走线部，第二走线部与第一输出晶体管的有源层交叠；

第二输出晶体管的栅极包括沿第一方向延伸的第三走线部和沿第二方向延伸的第四走线部，第四走线部与第二输出晶体管的有源层交叠；

其中，第三走线部位于第四走线部远离第一走线部的一侧，第二走线部和第四走线部间隔设置；

可选地，第一输出晶体管的栅极中的第二走线部为多个，多个第二走线部沿第一方向间隔排列；第二输出晶体管的栅极中的第四走线部为多个，多个第四走线部沿第一方向间隔排列；

可选地，第二走线部和第四走线部的数量相等；

可选地，第一输出晶体管的栅极和第二输出晶体管的栅极同层设置；

可选地，第二走线部和第四走线部的数量均为奇数行。

可选地，沿第二方向，第二走线部与第一输出晶体管的有源层交叠部分的长度等于第四走线部与第二输出晶体管的有源层交叠部分的长度。

可选地，还包括沿第一方向延伸的预设信号线，预设信号线包括第一预设信号线和第二预设信号线；

第一预设信号线通过第一转接线与第一输出晶体管的第一极连接，第一输出晶体管的第二极与移位寄存器的输出端连接，第一输出晶体管用于在导通时将第一预设信号线上的电压传输至移位寄存器的输出端；

第二输出晶体管的第一极通过第二转接线与第二预设信号线连接，第二输出晶体管的第二极与移位寄存器的输出端连接，第二输出晶体管用于在导通时将第二预设信号线上的电压传输至移位寄存器的输出端；

第一输出晶体管的第二极通过第三转接线与第二输出晶体管的第二极连接；

可选地，第一转接线为多个，第三转接线为多个，第一转接线、第三转接线、第二走线部沿第一方向交替排列；

第二转接线为多个，第二转接线、第三转接线、第四走线部沿第一方向交替排列；

第三转接线沿第二方向相对的两侧分别与第一输出晶体管的有源层和第二输出晶体管的有源层交叠且连接；

可选地，第一预设信号线和第二预设信号线中的一个为高电位信号线，另一个为低电位信号线；或者，第一预设信号线和第二预设信号线中的一个为固定电位信号线，另一个为时钟信号线。

可选地，第三走线部与连接第二输出晶体管的第二极的第三转接线交叠形成第一电容。

可选地，还包括输出信号线，输出信号线与第二预设信号线的延伸方向相同，输出信号线与连接第二输出晶体管第二极的第三转接线之间通过过孔连接；

优选地，显示面板还包括像素电路和沿第二方向延伸的栅极信号线，像素电路经栅极信号线与输出信号线连接，栅极信号线位于第二输出晶体管远离第一输出晶体管的一侧。

可选地，显示面板还包括衬底和叠层设置的多层导电层，第一输出晶体管的有源层和第二输出晶体管的有源层同层设置，且均位于衬底一侧，；

多层导电层包括第一导电层、第二导电层和第三导电层，第一输出晶体管的栅极和第二输出晶体管的栅极位于第一导电层，预设信号线和转接线位于第二导电层，输出信号线位于第三导电层；

其中，沿显示面板的厚度方向，输出信号线在衬底上的垂直投影位于第三走线部在衬底上的垂直投影和第二电位信号线在衬底上的垂直投影之间，且输出信号线、第三走线部和第二预设信号线在衬底上的垂直投影之间存在间隔。

可选地，所述第一预设信号线和所述第二预设信号线中的一个为高电位信号线，另一个为低电位信号线；移位寄存器还包括第一输入晶体管、第二输入晶体管、第一控制晶体管、第二控制晶体管、第三控制晶体管、第四控制晶体管和第五控制晶体管；

第一输入晶体管的第一极与第三预设信号线连接，第一输入晶体管的第二极与第一控制晶体管的栅极连接，第一控制晶体管的第一极与第二时钟信号线连接，第一控制晶体管的第二极与第二控制晶体管的第一极连接，第二控制晶体管的第二极与第一输出晶体管的栅极连接，第一输入晶体管的栅极与第一时钟信号线连接，第二控制晶体管的栅极与第二时钟信号线连接；

第二输入晶体管的第一极为移位寄存器的触发信号输入端，第二输入晶体管的第二极与第二输出晶体管的栅极连接，第二输入晶体管的栅极与第一时钟信号线连接；第三控制晶体管的第一极与第一时钟信号线连接，第三控制晶体管的第二极与第一输入晶体管的第二极连接，第三控制晶体管的栅极与第二输入晶体管的第二极连接；第四控制晶体管的第一极与第一预设信号线连接，第四控制晶体管的第二极与第五控制晶体管的第一极连接，第五控制晶体管的第二极与第二时钟信号线连接，第四控制晶体管的栅极与第一输入晶体管的第二极连接，第五控制晶体管的栅极与第二输出晶体管的栅极连接；

第二预设信号线和第三预设信号线的电位相同。

根据本发明的另一方面，提供了一种显示装置，包括本发明任意实施例所提供的显示面板

本发明实施例提供一种显示面板和显示装置，显示面板包括沿第一方向排布且级联的多个移位寄存器，移位寄存器包括第一输出晶体管和第二输出晶体管，第一输出晶体管与第二输出晶体管均与移位寄存器的输出端连接；第一输出晶体管和第二输出晶体管沿第二方向排布，从而形成沿第二方向横向排布设置的第一输出晶体管和第二输出晶体管的版图结构。在本实施例的版图结构中，第一输出晶体管和第二输出晶体管之间不存在沿第一方向的上下结构，因此，在工艺极限压缩情况下也不会涉及到对应的栅极数量分配不均的问题。即使在应用到中大尺寸显示面板时，也能够保证第一输出晶体管和第二输出晶体管的栅极数量相同，有利于提高移位寄存器输出端输出的栅极信号的稳定性。此外，第一输出晶体管和第二输出晶体管横向排布，能够使得对应的晶体管的栅极数量以奇数行进行排布，相对于相关技术的晶体管的栅极数量以偶数行设置结构，本方案能够减少晶体管的占用空间，从而有利于实现更窄边框。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中的一种栅极驱动电路的部分版图结构示意图；

图2为本发明实施例提供的一种显示面板的俯视结构示意图；

图3为本发明实施例提供的一种移位寄存器的结构示意图；

图4为本发明实施例提供的一种显示面板的版图结构示意图；

图5为本发明实施例提供的另一种显示面板的版图结构示意图；

图6为本发明实施例提供的一种显示面板的剖面结构示意图；

图7为本发明实施例提供的另一种移位寄存器的结构示意图；

图8为本发明实施例提供的另一种显示面板的版图结构示意图；

图9为本发明实施例提供的另一种移位寄存器的结构示意图；

图10为本发明实施例提供的另一种移位寄存器的结构示意图；

图11是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术所述，现有的中大尺寸显示面板中的栅极信号存在不稳定的问题，经发明人研究发现，出现上述问题的原因在于，在中大尺寸显示面板的版图设计时，栅极驱动电路的上拉晶体管和下拉晶体管分配不均，从而导致栅极信号的上拉不充分或下拉不充分，进而出现栅极信号不稳定。示例性地，图1为相关技术中的一种栅极驱动电路的部分版图结构示意图，参考图1，栅极驱动电路中的上拉晶体管Q1和下拉晶体管Q2采用上下排布方式设计，上拉晶体管Q1的栅极1数量和下拉晶体管Q2的栅极2数量均为偶数行(如，均为4行，共计8行)。但是，在中大尺寸的显示面板中，由于面板的尺寸越来越大，因此需要栅极驱动电路的驱动能力也越来越高。而驱动能力与晶体管的宽长比成正比，对应晶体管的大小也越来越大，受到工艺极限压缩的限制，使得上拉晶体管Q1和下拉晶体管Q2无法按照图1的排布方式进行布局，再加上器件大小的极限压缩以及布局空间的极限压缩，无法满足上拉晶体管Q1的栅极1数量和下拉晶体管Q2的栅极2数量均为偶数行的设计要求，使得上拉晶体管Q1和下拉晶体管Q2的栅极整体数量为奇数行(如，7行)，这样则会形成一个晶体管的栅极数量为3行，另一个晶体管的栅极数量为4行，进而造成上下分配不均的问题，影响栅极信号的稳定性，从而影响显示效果。

针对上述问题，本发明实施例提供一种显示面板，通过更改版图布局来解决栅极为奇数行的晶体管无法平均分配的问题，从而提高栅极信号的稳定性。

图2为本发明实施例提供的一种显示面板的俯视结构示意图，图3为本发明实施例提供的一种移位寄存器的结构示意图，图4为本发明实施例提供的一种显示面板的版图结构示意图，参考图2-图4，该显示面板100包括沿第一方向排布且级联的多个移位寄存器10。上一级移位寄存器10的输出端out与下一级移位寄存器10的输入端IN连接，同时还可与本级的栅极信号线20连接。其中，第一级移位寄存器10的输入端IN连接起始信号线，以接收起始信号线上传输的起始信号SIN。移位寄存器10能够将输入端IN的输入信号通过输出端out进行移位输出，输出端out输出的栅极信号可通过对应的栅极信号线20传输至像素电路中的开关晶体管的栅极，以驱动开关晶体管工作。这里，栅极信号可以作为像素电路中数据写入晶体管和初始化晶体管等扫描信号Scan，也可以作为发光控制晶体管的发光控制信号EM。

移位寄存器10包括第一输出晶体管T1和第二输出晶体管T2，第一输出晶体管T1与第二输出晶体管T2均与移位寄存器10的输出端out连接。移位寄存器10还包括与第一输出晶体管T1的栅极和第二输出晶体管T2的栅极连接的控制模块110。其中，第一输出晶体管T1可为上拉晶体管，第二输出晶体管T2可为下拉晶体管，第一输出晶体管T1和第二输出晶体管T2可在控制模块110的控制下共同实现栅极信号的输出。控制模块110可位于第一输出晶体管T1远离第二输出晶体管T2的一侧。控制模块110、第一输出晶体管T1和第二输出晶体管T2可沿第二方向排布。

其中，图4仅示出了第一输出晶体管T1和第二输出晶体管T2的部分结构。如图4所示，第一输出晶体管T1和第二输出晶体管T2沿第二方向排布。第一输出晶体管T1的有源层11和第二输出晶体管T2的有源层21可沿第二方向排布。其中，第一方向和第二方向相交，且均垂直于显示面板100的厚度方向。在本实施例中，第一方向可以为Y方向，第二方向可以为X方向。第一方向和第二方向可垂直。

具体地，第二输出晶体管T2的栅极连接线23绕过第一输出晶体管T1的有源层11与第二输出晶体管T2栅极22连接。第二输出晶体管T2的栅极22与第二输出晶体管T2的有源层21在衬底上的正投影交叠。第二输出晶体管T2的栅极22与第一输出晶体管T1的有源层11在衬底上的正投影不交叠。第一输出晶体管T1的栅极12与第一输出晶体管T1的有源层11在衬底上的正投影交叠。第一输出晶体管T1的栅极12与第二输出晶体管T2的有源层21在衬底上的正投影不交叠。这里，第二输出晶体管T2的栅极连接线23绕过第一输出晶体管T1的有源层11的意思是指，第二输出晶体管T2的栅极连接线23与第一输出晶体管T1的有源层11在衬底上的正投影不存在交叠。例如，第一输出晶体管T1的有源层11的第二侧(靠近第二输出晶体管T2的有源层21的一侧)与第二输出晶体管T2的有源层21的第一侧(靠近第一输出晶体管T1的有源层11的一侧)相邻(不接触)，第一输出晶体管T1的栅极12从其有源层11的第一侧(远离第二输出晶体管T2的有源层21的一侧)延伸进入，以和该有源层11交叠；而第二输出晶体管T2的栅极22经栅极连接线23绕过第一输出晶体管T1的有源层21，从第二输出晶体管T2的有源层21的第二侧(远离第一输出晶体管T1的有源层11的一侧)进入。也就是说，通过设置沿第二方向排布设置的两个有源层，使其中一个晶体管的栅极直接延伸至对应的有源层上方和该有源层在衬底上的正投影交叠，另一个晶体管的栅极则经绕线进入并延伸至对应的有源层上方和该有源层在衬底上的正投影交叠，从而形成横向排布的两个晶体管，从结构上避免了整体数量为奇数行的栅极无法平均分配的问题。

本发明实施例提供的显示面板包括沿第一方向排布且级联的多个移位寄存器，移位寄存器包括第一输出晶体管和第二输出晶体管，第一输出晶体管与第二输出晶体管均与移位寄存器的输出端连接；第一输出晶体管和第二输出晶体管沿第二方向排布，从而形成沿第二方向横向排布设置的第一输出晶体管和第二输出晶体管的版图结构。在本实施例的版图结构中，第一输出晶体管和第二输出晶体管之间不存在沿第一方向的上下结构，因此，在工艺极限压缩情况下也不会涉及到对应的栅极数量分配不均的问题。即使在应用到中大尺寸显示面板时，在确保第一输出晶体管和第二输出晶体管具有足够大的沟道宽长比的同时，也能够保证第一输出晶体管和第二输出晶体管的栅极数量相同，有利于提高移位寄存器输出端输出的栅极信号的稳定性。此外，第一输出晶体管和第二输出晶体管横向排布，能够使得对应的晶体管的栅极数量以奇数行进行排布，相对于相关技术的输出晶体管的栅极数量以偶数行设置结构，本方案能够减少晶体管的占用空间，从而有利于实现更窄边框。

可选的，该显示面板100包括显示区AA和围绕显示区AA设置的非显示区NA。移位寄存器10可位于非显示区NA。像素电路可位于显示区AA。第一输出晶体管T1可位于第二输出晶体管T2远离显示区AA的一侧。第一输出晶体管T1的有源层11可位于第二输出晶体管T2的有源层21远离显示区AA的一侧。

其中，“上下结构”指的是在同一平面内的上下结构。为方便对上述有益效果的理解，本实施对此进行如下说明：如图1所示的版图结构设计中，两个晶体管的栅极数量总体为8行，随着晶体管的宽长比增大，由于工艺能力的限制使得无法继续采用8行的设计方式，在工艺、晶体管体积以及空间大小的极限压缩下，在同一布局空间下也只能设置7行栅极，由此便导致上下两个晶体管的栅极数量分配不均匀。而在本实施例中，两个晶体管由竖向排布变为横向排布，则在同一布局空间下，由于两个晶体管之间不存在上下结构，能够从根本上避免两个晶体管的栅极数量分配不均的问题。各晶体管的栅极数量可以为奇数行，例如图4所示的7行。相对于图1所示结构，本方案能够在第一方向上减少晶体管的栅极数量，从而减少晶体管的占用空间，进而有利于更窄边框的实现。需要说明的是，尽管本方案在第二方向上存在两个晶体管结构，但其整体宽度非常小，不会占用太多的布局空间，相对于第一方向上所减小的布局空间，本方案整体的布局空间实际是降低的。

可选地，继续参考图4，第一输出晶体管T1的栅极12和第二输出晶体管T2的栅极22同层设置，有利于降低显示面板的整体膜层厚度。第一输出晶体管T1的栅极12包括沿第一方向延伸的第一走线部121和沿第二方向延伸的第二走线部122，第二走线部122与第一输出晶体管T1的有源层11交叠。第二走线部122与第一输出晶体管T1的有源层11在衬底上的正投影交叠。第一走线部121在衬底上的正投影可位于第一输出晶体管T1的有源层11在衬底上的正投影之外，即不交叠。第一走线部121可位于第二走线部122远离第二输出晶体管T2的一侧。第一输出晶体管T1的有源层11与第二走线部122交叠位置形成第一输出晶体管T1的沟道层，第二走线部122有多行，各行第二走线部122均与第一走线部121连接形成一个整体，从而可以形成具有较大的沟道宽长比的第一输出晶体管T1。其中，多个第二走线部122沿第一方向间隔排列。

第二输出晶体管T2的栅极包括沿第一方向延伸的第三走线部221和沿第二方向延伸的第四走线部222，第四走线部222与第二输出晶体管T2的有源层21交叠。第四走线部222与第二输出晶体管T2的有源层21在衬底上的正投影交叠。第三走线部221在衬底上的正投影可位于第二输出晶体管T2的有源层21在衬底上的正投影之外，即不交叠。第三走线部221可位于第四走线部222远离第一输出晶体管T1的一侧。第二输出晶体管T2的有源层21与第四走线部222交叠位置形成第二输出晶体管T2的沟道层，第四走线部222同样设置有多行，多行第四走线部222沿第一方向间隔排列，各行第四走线部222均与第三走线部221连接形成一个整体，从而可以形成具有较大的沟道宽长比的第二输出晶体管T2。其中，第三走线部221位于第四走线部222远离第一走线部121的一侧，也即第二输出晶体管T2的栅极连接线23(沿第二方向延伸)要绕过第一输出晶体管T1的有源层11并与第一方向延伸的第三走线部221连接，避免第一输出晶体管T1的栅极12和第二输出晶体管T2的栅极22电连接。第二走线部122和第四走线部222间隔设置，不接触，以使得第一输出晶体管T1的沟道和第二输出晶体管T2的沟道断开。

第一输出晶体管T1的第二极通过第三转接线303与第二输出晶体管T2的第二极连接，其中，第三转接线303以过孔方式实现第一输出晶体管T1的第二极和第二输出晶体管T2的第二极的连接。

由于工艺极限压缩的限制，使得第一方向上的整体栅极数量无法按照常规偶数行设计，因此，在本实施例中，第二走线部122和第四走线部222的数量相等，且均可以为奇数行，且第二走线部122和第四走线部222沿第二方向排布，从结构上避免了第一输出晶体管T1和第二输出晶体管T2的栅极数量分配不均的问题，同时能够减小栅极数量为奇数行的晶体管的占用面积，有利于实现窄边框。

可选地，沿第二方向，第二走线部122与第一输出晶体管T1的有源层11交叠部分的长度等于第四走线部222与第二输出晶体管T2的有源层21交叠部分的长度，能够简化设计难度，有利于保证第一输出晶体管T1和第二输出晶体管T2的沟道宽长比相同，从而保证栅极信号的稳定性。可选地，沿第一方向，第二走线部122和第四走线部222的尺寸相等。

图5为本发明实施例提供的另一种显示面板的版图结构示意图，参考图5，在上述技术方案的基础上，可选地，该显示面板100还包括沿第一方向延伸的预设信号线，预设信号线包括第一预设信号线31和第二预设信号线32；第一预设信号线31通过第一转接线301与第一输出晶体管T1的第一极连接，第一输出晶体管T2的第二极与移位寄存器10的输出端out连接，第一输出晶体管T1用于在导通时将第一电位信号线31上的电压传输至移位寄存器10的输出端out；第二输出晶体管T2的第一极通过第二转接线302与第二预设信号线32连接，第二输出晶体管T2的第二极与移位寄存器10的输出端out连接，第二输出晶体管T2用于在导通时将第二预设信号线32上的电压传输至移位寄存器10的输出端out。

其中，可选的，第一转接线301为多个，第三转接线303为多个，第一转接线301、第三转接线303、第二走线部122沿第一方向交替排列。可选的，第二转接线302为多个，第二转接线302、第三转接线303、第四走线部222沿第一方向交替排列。可选的，第三转接线303沿第二方向相对的两侧分别与第一输出晶体管T1的有源层11和第二输出晶体管T2的有源层21交叠且连接(例如可通过过孔连接)。

具体地，第一预设信号线31和第二预设信号线32中的一个为高电位信号线，另一个为低电位信号线。结合图3所示移位寄存器10，第一预设信号线31可以用于传输第一电位信号VGH(例如可以是高电位信号)，第二预设信号线32可以用于传输第二电位信号VGL(例如可以是低电位信号)。第一输出晶体管T1用于在其导通时将第一电位信号VGH传输至移位寄存器10的输出端out，第二输出晶体管T2用于在其导通时将第二电位信号VGL传输至移位寄存器10的输出端out，从而形成栅极信号输出。该栅极信号可以为扫描信号，也可以为发光控制信号。

当然，在其他实施例中，第一预设信号线31和第二预设信号线32中的一个还可以为固定电位信号线，另一个为时钟信号线。例如，第一预设信号线31可以用于传输固定电位信号线(如，第一电位信号VGH)，第二预设信号线32可以用于传输时钟信号。第一输出晶体管T1用于在其导通时将第一电位信号VGH传输至移位寄存器10的输出端out，第二输出晶体管T2用于在其导通时将时钟信号对应的电平传输至移位寄存器10的输出端out，从而形成栅极信号输出。

继续参考图5，可选地，第三走线部221与连接第二输出晶体管T2的第二极的第三转接线303交叠(可以是第三走线部221与第三转接线303在衬底上的正投影交叠，且异层绝缘设置)形成第一电容C1。其中，第三走线部221和第三转接线303不同层设置，第三走线部221为第一电容C1的下极板，第三转接线303为第一电容C1的上极板。也就是说，通过横向布局，可以使得第二输出晶体管T2的栅极22与第二极之间形成第一电容C1，以提高移位寄存器10输出端out的输出信号的稳定性。相比于相关技术方案，本方案可以直接采用已有的膜层结构实现第一电容C1的布局，无需新增其他的膜层。

继续参考图5，可选地，显示面板100还包括输出信号线40，输出信号线40与第二预设信号线32的延伸方向相同；输出信号线40与连接第二输出晶体管第二极的第三转接线303之间通过过孔连接，由此可以将第一输出晶体管T1的第二极和第二输出晶体管T2的第二极连接在一起，共同形成移位寄存器10的输出端out，输出信号线40还与沿第二方向延伸的栅极信号线20(如图2所示)连接，以将移位寄存器10输出的栅极信号通过栅极信号线20传输至像素电路。

图6为本发明实施例提供的一种显示面板的剖面结构示意图，具体可以为图5显示面板沿剖线BB’进行剖切得到的剖视图，结合图5和图6，在上述各技术方案的基础上，可选地，显示面板100还包括衬底101和叠层设置的多层导电层，第一输出晶体管T1的有源层11和第二输出晶体管T2的有源层21同层设置，且均位于衬底101一侧。其中，衬底101的材料可以为显示面板提供缓冲、保护或支撑等作用。有源层的材料可以包括P-Si和/或金属氧化物半导体。导电层包括金属层，以下均以金属层为例进行说明。

导电层位于第一输出晶体管T1的有源层11远离衬底101一侧。多层导电层包括第一导电层、第二导电层和第三导电层，各层导电层之间设置有绝缘层。第一输出晶体管T1的栅极12和第二输出晶体管T2的栅极22位于第一导电层，第一预设信号线31、第二预设信号线32、第一转接线301、第二转接线302和第三转接线303位于第二导电层，输出信号线40位于第三导电层。在图6所述的结构中，这里的第一输出晶体管T1的有源层11的漏极区或源极区，通过对应的转接线(即第一转接线301和第三转接线303)连接形成第一输出晶体管T1的第一极或第二极；第二输出晶体管T2的有源层21的漏极区或源极区，通过对应的转接线(即第二转接线302和第三转接线303)连接形成第二输出晶体管T2的第一极或第二极，且第二输出晶体管T2的第二极与第一输出晶体管T1的第二极经第三转接线303连接在一起。第一导电层、第二导电层和第三导电层可为金属层。第一导电层、第二导电层和第三导电层之间可设置有绝缘层。

第二输出晶体管T2的第三走线部221与第三转接线303在衬底上的正投影相互交叠位置形成第一电容C1，第三走线部221作为第一电容C1的下极板位于第一导电层，第三转接线303作为第一电容C1的上极板位于第二导电层。此外，第一输出晶体管T1的第一走线部121与第一电位信号线31的投影相互交叠位置(第一走线部121与第一电位信号线31在衬底上的正投影交叠，且异层绝缘设置)可形成第二电容C2，第一走线部121作为第二电容C2的下极板位于第一导电层，第一电位信号线31作为第二电容C2的上极板位于第二导电层。其中，第二电容C2连接于第一输出晶体管T1的栅极和第二极之间。

在本实施例中，沿显示面板的厚度方向，输出信号线40在衬底101上的垂直投影位于第三走线部221在衬底10上的垂直投影和第二预设信号线32在衬底10上的垂直投影之间，且输出信号线40、第三走线部221和第二预设信号线32在衬底10上的垂直投影之间存在间隔，互不交叠。这样的布局有利于减少各膜层之间的交叠，从而减小寄生电容，有利于提高栅极信号的稳定性。

图7为本发明实施例提供的另一种移位寄存器的结构示意图，图8为本发明实施例提供的另一种显示面板的版图结构示意图，参考图7和图8，在上述各技术方案的基础上，可选地，显示面板100还包括时钟信号线，时钟信号线、电位信号线和输出信号线40的延伸方向相同；其中，时钟信号线包括第一时钟信号线51和第二时钟信号线52。第一时钟信号线51和第二时钟信号线52可均位于第一预设信号线31远离显示区AA的一侧。第一时钟信号线51和第二时钟信号线52可均位于控制模块110远离第一预设信号线31的一侧。第一时钟信号线51用于向移位寄存器10中对应的晶体管传输第一时钟信号SCK1，第二时钟信号52用于向移位寄存器10中对应的晶体管传输第二时钟信号SCK2。其中，第一时钟信号线51和第二时钟信号线52均位于第二导电层，与第一预设信号线31同层设置。第一时钟信号SCK1和第二时钟信号SCK2的周期可相同，相位可相反。

示例性地，第一预设信号线31和第二预设信号线32中的一个为高电位信号线，另一个为低电位信号线。移位寄存器10的控制模块110可包括第一输入晶体管T3、第二输入晶体管T4、第一控制晶体管T5、第二控制晶体管T6、第三控制晶体管T7、第四控制晶体管T8和第五控制晶体管T9；第一输入晶体管T3的第一极与第三预设信号线32’(例如可以传输低电位信号VGL)连接，第一输入晶体管T3的第二极与第一控制晶体管T5的栅极连接，第一控制晶体管T5的第一极与第二时钟信号线52连接，第一控制晶体管T5的第二极与第二控制晶体管T6的第一极连接，第二控制晶体管T6的第二极与第一输出晶体管T1的栅极连接，第一输入晶体管T3的栅极与第一时钟信号线51连接，第二控制晶体管T6的栅极与第二时钟信号线52连接；第二输入晶体管T4的第一极为移位寄存器10的输入端IN(用于接收触发信号)，第二输入晶体管T4的第二极与第二输出晶体管T2的栅极连接，第二输入晶体管T4的栅极与第一时钟信号线51连接；第三控制晶体管T7的第一极与第一时钟信号线51连接，第三控制晶体管T7的第二极与第一输入晶体管T3的第二极连接，第三控制晶体管T7的栅极与第二输入晶体管T4的第二极连接；第四控制晶体管T8的第一极与第一预设信号线31(例如可以传输高电位信号VGH)连接，第四控制晶体管T8的第二极与第五控制晶体管T9的第一极连接，第五控制晶体管T9的第二极与第二时钟信号线52连接，第四控制晶体管T8的栅极与第一输入晶体管T3的第二极连接，第五控制晶体管T9的栅极与第二输出晶体管T2的栅极连接。第五控制晶体管T9的栅极和第四控制晶体管T8的第二极之间连接有第三电容C3。第二预设信号线32和第三预设信号线32’的电位可相同，或，为同一信号线。第二预设信号线32和第三预设信号线32’可为不同的信号线，第三预设信号线32’可位于控制模块110远离第一输出晶体管T1的一侧。第三预设信号线32’和第一预设信号线31位于控制模块110沿第二方向相对的两侧。

图9为本发明实施例提供的另一种移位寄存器的结构示意图，参考图8和图9，控制模块还包括复位信号线61，复位信号线61与时钟信号线同层设置，用于向对应的晶体管传输复位信号RST。如，控制模块还包括复位晶体管T13，复位晶体管T13的栅极与复位信号线61连接，复位晶体管T13的第一极与第一预设信号线31连接，复位晶体管T13的第二极与第二输入晶体管T4的第二极连接。

可选地，如图9所示，控制模块110还包括第四电容C4，第四电容C4连接在第一控制晶体管T5的第二极和栅极之间。

可选地，如图9所示，控制模块110还包括第六控制晶体管T12，第六控制晶体管T12的栅极与第二输入晶体管T4的第二极连接，第六控制晶体管T12的第一极与第一预设信号线31连接，第六控制晶体管T12的第二极与第一输出晶体管T1的栅极连接。

可选地，如图9所示，控制模块110还包括第一保护晶体管T10和第二保护晶体管T11，第一保护晶体管T10的栅极与第三预设信号线32’连接，第一保护晶体管T10的第一极与第一输入晶体管T3的第二极连接，第一保护晶体管T10的第二极与第一控制晶体管T5的栅极连接。第二保护晶体管T11的栅极与第三预设信号线32’连接，第二保护晶体管T11的第一极与第二输入晶体管T4的第二极连接，第二保护晶体管T11的第二极与第二输出晶体管T2的栅极连接。

其中，图9中移位寄存器10可为13T4C结构的EM电路，其具体工作原理可参考现有技术中的相关描述，在此不再赘述。图9示例性的画出移位寄存器10中的各晶体管为P型晶体管的情况。上述晶体管也可为N型晶体管，可根据需要进行设置。

上述实施例仅是示意性地示出了移位寄存器10的一种结构，在本发明的另一实施例中，第一预设信号线31和第二预设信号线32中的一个还可以为固定电位信号线，另一个为时钟信号线，例如，第一预设信号线31为第一电位信号线(例如可以传输高电位信号VGH)，第二预设信号线32为第二时钟信号线(例如可以传输第二时钟信号SCK2)。图10为本发明实施例提供的另一种移位寄存器的结构示意图，参考图10，移位寄存器10的控制模块110可以包括第一输入晶体管T3、第二输入晶体管T4、第三控制晶体管T7、第四控制晶体管T8、第五控制晶体管T9和第二保护晶体管T11，第一输入晶体管T3的第一极与第一预设信号线31(例如可以传输高电位信号VGH)连接，第一输入晶体管的第二极经第三控制晶体管T7与第二输入晶体管T4的第二极连接，第二输入晶体管T4的第一极为移位寄存器10的输入端IN(用于接收触发信号)，第三控制晶体管T7的栅极与第三预设信号线(其中，第三预设信号线可与第二预设信号线32的信号相同，或，为第二预设信号线)连接，第二输入晶体管T4的栅极与第一时钟信号线连接；第四控制晶体管T8的第一极与第二电位信号线(例如可以传输低电位信号VGL)连接，第四控制晶体管T8的第二极与第一输出晶体管T1的栅极连接，第四控制晶体管T8的栅极与第一时钟信号线连接。第五控制晶体管T9的第一极与第一时钟信号线连接，第五控制晶体管T9的第二极与第一输出晶体管T1的栅极连接，第五控制晶体管T9的栅极与第二输入晶体管T4的第二极连接；第二保护晶体管T11的栅极与第二电位信号线(例如可以传输低电位信号VGL)连接，第二保护晶体管T11的第一极与第二输入晶体管T4的第二极连接，第二保护晶体管T11的第二极与第二输出晶体管T2的栅极连接。该移位寄存器为8T2C结构的scan电路，其第一输出晶体管T1和第二输出晶体管T2的版图布局和上述实施例提供的技术方案相同，其具体工作原理可参考相关现有技术中的描述，不再赘述。图10示例性的画出移位寄存器10中的各晶体管为P型晶体管的情况。上述晶体管也可为N型晶体管，可根据需要进行设置。

可选地，本发明实施例还提供了一种显示装置，图11是本发明实施例提供的一种显示装置的结构示意图。该显示装置可以是手机、电脑、平板电脑、智能穿戴设备，或者其他具有显示功能的电子设备，图11示意性地示出了该显示装置为手机的情况。本发明实施例所提供的显示装置，包括本发明上述任意实施例所提供的显示面板，因而具有显示面板相应的结构及有益效果，这里不再赘述。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种显示面板，其特征在于，包括沿第一方向排布且级联的多个移位寄存器，所述移位寄存器包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管与所述第二输出晶体管均与所述移位寄存器的输出端连接；

所述第一输出晶体管和所述第二输出晶体管沿第二方向排布，其中，所述第一方向和所述第二方向相交，且均垂直于所述显示面板的厚度方向。

2.根据权利要求1所述的显示面板，其特征在于，所述第一输出晶体管的有源层和所述第二输出晶体管的有源层沿第二方向排布；

所述第二输出晶体管的栅极连接线绕过所述第一输出晶体管的有源层与所述第二输出晶体管的栅极连接。

3.根据权利要求1所述的显示面板，其特征在于，

所述第一输出晶体管的栅极包括沿第一方向延伸的第一走线部和沿第二方向延伸的第二走线部，所述第二走线部与所述第一输出晶体管的有源层交叠；

所述第二输出晶体管的栅极包括沿第一方向延伸的第三走线部和沿第二方向延伸的第四走线部，所述第四走线部与所述第二输出晶体管的有源层交叠；

其中，所述第三走线部位于所述第四走线部远离所述第一走线部的一侧，所述第二走线部和所述第四走线部间隔设置；

优选地，所述第一输出晶体管的栅极中的所述第二走线部为多个，多个所述第二走线部沿所述第一方向间隔排列；所述第二输出晶体管的栅极中的所述第四走线部为多个，多个所述第四走线部沿所述第一方向间隔排列；

优选地，所述第二走线部和所述第四走线部的数量相等；

优选地，所述第二走线部和所述第四走线部的数量均为奇数行；

优选地，所述第一输出晶体管的栅极和所述第二输出晶体管的栅极同层设置。

4.根据权利要求3所述的显示面板，其特征在于，沿所述第二方向，所述第二走线部与所述第一输出晶体管的有源层交叠部分的长度等于所述第四走线部与所述第二输出晶体管的有源层交叠部分的长度。

5.根据权利要求3所述的显示面板，其特征在于，还包括沿第一方向延伸的预设信号线，所述预设信号线包括第一预设信号线和第二预设信号线；

所述第一预设信号线通过第一转接线与所述第一输出晶体管的第一极连接，所述第一输出晶体管的第二极与所述移位寄存器的输出端连接，所述第一输出晶体管用于在导通时将所述第一预设信号线上的电压传输至所述移位寄存器的输出端；

所述第二输出晶体管的第一极通过第二转接线与所述第二预设信号线连接，所述第二输出晶体管的第二极与所述移位寄存器的输出端连接，所述第二输出晶体管用于在导通时将所述第二预设信号线上的电压传输至所述移位寄存器的输出端；

所述第一输出晶体管的第二极通过第三转接线与所述第二输出晶体管的第二极连接；

优选地，所述第一转接线为多个，所述第三转接线为多个，所述第一转接线、所述第三转接线、所述第二走线部沿所述第一方向交替排列；

所述第二转接线为多个，所述第二转接线、所述第三转接线、所述第四走线部沿所述第一方向交替排列；

所述第三转接线沿所述第二方向相对的两侧分别与所述第一输出晶体管的有源层和所述第二输出晶体管的有源层交叠且连接；

优选地，所述第一预设信号线和所述第二预设信号线中的一个为高电位信号线，另一个为低电位信号线；或者，所述第一预设信号线和所述第二预设信号线中的一个为固定电位信号线，另一个为时钟信号线。

6.根据权利要求5所述的显示面板，其特征在于，所述第三走线部与连接所述第二输出晶体管的第二极的所述第三转接线交叠形成第一电容。

7.根据权利要求5所述的显示面板，其特征在于，还包括输出信号线，所述输出信号线与所述第二预设信号线的延伸方向相同，所述输出信号线与连接所述第二输出晶体管第二极的所述第三转接线之间通过过孔连接；

优选地，所述显示面板还包括像素电路和沿第二方向延伸的栅极信号线，所述像素电路经所述栅极信号线与所述输出信号线连接，所述栅极信号线位于所述第二输出晶体管远离所述第一输出晶体管的一侧。

8.根据权利要求7所述的显示面板，其特征在于，所述显示面板还包括衬底和叠层设置的多层导电层，所述第一输出晶体管的有源层和所述第二输出晶体管的有源层同层设置，且均位于所述衬底一侧；

所述多层导电层包括第一导电层、第二导电层和第三导电层，所述第一输出晶体管的栅极和所述第二输出晶体管的栅极位于所述第一导电层，所述预设信号线和所述转接线位于所述第二导电层，所述输出信号线位于所述第三导电层；

其中，沿所述显示面板的厚度方向，所述输出信号线在所述衬底上的垂直投影位于所述第三走线部在所述衬底上的垂直投影和所述第二预设信号线在所述衬底上的垂直投影之间，且所述输出信号线、所述第三走线部和所述第二预设信号线在所述衬底上的垂直投影之间存在间隔。

9.根据权利要求8所述的显示面板，其特征在于，所述第一预设信号线和所述第二预设信号线中的一个为高电位信号线，另一个为低电位信号线；

所述移位寄存器还包括第一输入晶体管、第二输入晶体管、第一控制晶体管、第二控制晶体管、第三控制晶体管、第四控制晶体管和第五控制晶体管；

所述第一输入晶体管的第一极与第三预设信号线连接，所述第一输入晶体管的第二极与所述第一控制晶体管的栅极连接，所述第一控制晶体管的第一极与第二时钟信号线连接，所述第一控制晶体管的第二极与所述第二控制晶体管的第一极连接，所述第二控制晶体管的第二极与所述第一输出晶体管的栅极连接，所述第一输入晶体管的栅极与第一时钟信号线连接，所述第二控制晶体管的栅极与所述第二时钟信号线连接；

所述第二输入晶体管的第一极为所述移位寄存器的触发信号输入端，所述第二输入晶体管的第二极与所述第二输出晶体管的栅极连接，所述第二输入晶体管的栅极与所述第一时钟信号线连接；所述第三控制晶体管的第一极与所述第一时钟信号线连接，所述第三控制晶体管的第二极与所述第一输入晶体管的第二极连接，所述第三控制晶体管的栅极与所述第二输入晶体管的第二极连接；所述第四控制晶体管的第一极与所述第一预设信号线连接，所述第四控制晶体管的第二极与所述第五控制晶体管的第一极连接，所述第五控制晶体管的第二极与所述第二时钟信号线连接，所述第四控制晶体管的栅极与所述第一输入晶体管的第二极连接，所述第五控制晶体管的栅极与所述第二输出晶体管的栅极连接；

所述第二预设信号线和所述第三预设信号线的电位相同。

10.一种显示装置，其特征在于，包括如权利要求1-9任一项所述的显示面板。

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