CN115720094A - 极化码编码方法和装置、译码方法和装置、编译码系统 - Google Patents

Abstract

本公开提出一种极化码编码方法和装置、译码方法和装置、编译码系统，涉及编码译码技术领域。在编码阶段，通过对待编码比特序列进行顺序调换和子段变换，待生成校验码后，再进行子段逆变换和顺序逆调换，从而使得译码时能够在a比特空间获得校验码并对列表连续删除译码结果进行校验，显著降低对a子段译码结果联合处理的复杂性。

Description

极化码编码方法和装置、译码方法和装置、编译码系统

技术领域

本公开涉及编码译码技术领域，特别涉及一种极化码编码方法、极化码编码装置、极化码译码方法、极化码译码装置、极化码编译码系统和非瞬时性计算机可读存储介质。

背景技术

相关技术提出一种极化码的子段独立并行SCL(Successive-Cancellation List，列表连续删除)译码方法，将极化码分为相互耦合等长的多个子段，各子段进行独立SCL译码，然后对各子段译码结果(设为a比特空间)联合处理得到极化码的译码结果(设为v比特空间)。

发明内容

经研究发现，由于传统校验码处于v比特空间，而SCL译码器输出比特处于a比特空间,处于v比特空间的校验码不能用于处于a比特空间的SCL译码的校验，当a子段数量较大时,导致对各a子段译码结果联合处理的复杂性非常高。

本公开实施例提出一种极化码编译码方案，在编码阶段，通过对待编码比特序列进行顺序调换和子段变换，待生成校验码后，再进行子段逆变换和顺序逆调换，从而使得译码时能够在a比特空间获得校验码并对列表连续删除译码结果进行校验，显著降低对a子段译码结果联合处理的复杂性。

本公开一些实施例提出一种极化码编码方法，包括：

将长度为N的第一待编码比特序列经第一顺序调换得到第一w待编码比特序列，所述第一w待编码比特序列包含冻结比特、待编码源信息比特和初始校验码比特，N为2的整次幂；

将所述第一w待编码比特序列分成m个长度为n的初始w子段，m和n为2的整次幂；

对m个所述初始w子段进行w→b子段变换得到m个初始b子段；

将m个所述初始b子段组合为k个初始B子段，每个所述初始B子段包含一个或多个所述初始b子段，k为大于等于1且小于等于m的正整数；

对每个所述初始B子段中的校验码无关比特序列执行校验码生成运算得到一个校验码，k个所述初始B子段一共得到k个校验码；

每个所述校验码和相应的所述初始B子段中的校验码无关比特序列组成一个B子段，一共得到k个B子段；

对全部所述B子段中的m个b子段进行b→w子段变换得到m个w子段；

对m个所述w子段组成的第二w待编码比特序列进行第二顺序调换得到第二待编码比特序列；

对所述第二待编码比特序列进行极化码编码得到编码比特序列并进行传输。

在一些实施例中，w→b子段变换和b→w子段变换通过异或运算实现子段变换；b→w子段变换是w→b子段变换的逆变换。

在一些实施例中，所述初始b子段包含由冻结比特和待编码源信息比特通过异或运算得到的所述校验码无关比特序列。

在一些实施例中，所述b子段包含由冻结比特和待编码源信息比特通过异或运算得到的所述校验码无关比特序列、校验码比特和校验码填充比特。

在一些实施例中，校验码填充比特位于校验码比特位。

在一些实施例中，校验码填充比特一般设置为0。

在一些实施例中，通过所述第一顺序调换，使得所述第一待编码比特序列中的所述初始校验码比特位于各个所述初始w子段中相同位置的初始校验码比特位；所述初始校验码比特设置为0；所述初始b子段中和初始w子段中所述初始校验码比特位相同位置的比特位为校验码比特位。

在一些实施例中，第一顺序调换和第二顺序调换互为逆调换。

在一些实施例中，当k大于1且小于m时，至少有一个所述B子段包含多个所述b子段，每个所述B子段包含一个校验码，各个所述B子段中的校验码比特位于相应所述b子段中的校验码比特位。

在一些实施例中，当k等于1时，共有一个所述B子段，所述一个所述B子段包含全部所述b子段，所述一个所述B子段包含一个校验码，所述一个所述B子段中的校验码比特位于m个所述b子段中的校验码比特位。

在一些实施例中，当k等于m时，每个所述b子段是一个所述B子段，每个所述B子段包含一个校验码，各个所述B子段中的校验码比特位于相应所述b子段中的校验码比特位。

本公开一些实施例提出一种基于极化码编码方法的极化码译码方法，包括：

将接收的长度为N的待译码码字分成m个长度为n的待译码比特序列，N、m、n为2的整次幂；

对m个所述待译码比特序列分别独立地进行列表连续删除SCL译码，得到m个有L条备选路径的a子段的第一译码结果；

按照所述初始B子段的组合方法，将m个所述a子段组合成k个A子段，每个所述A子段包含一个或多个所述a子段，k为大于等于1且小于等于m的正整数；

根据每个所述A子段中的校验码，对k个所述A子段分别独立地进行校验，以便确定m个所述a子段的第二译码结果；

对m个所述a子段的第二译码结果进行a→v子段变换得到m个v子段，译码侧的a→v子段变换和编码侧的b→w子段变换具有相同的变换形式；

对m个所述v子段组成的比特序列进行第三顺序调换得到译码比特序列，其中，译码侧的第三顺序调换和编码侧的第一顺序调换在逻辑上互为逆处理。

在一些实施例中，当k等于m时，每个所述a子段是一个所述A子段，根据每个所述a子段的校验码，对每个所述a子段的L条备选路径进行校验，如果有通过校验的备选路径，将通过校验的备选路径中出现概率最大的备选路径，作为该所述a子段的第二译码结果，如果没有通过校验的备选路径，将出现概率最大的备选路径，作为该所述a子段的第二译码结果。

在一些实施例中，当k大于等于1且小于m时，至少有一个所述A子段包含多个所述a子段，将任一所述A子段包含的各个所述a子段的L条备选路径进行拼接，确定该所述A子段的出现概率最大的L条联合备选路径；根据每个所述A子段的校验码，对每个所述A子段的联合备选路径进行校验；如果有通过校验的所述A子段的联合备选路径，将通过校验的所述A子段的联合备选路径中出现概率最大的所述A子段的联合备选路径，作为该所述A子段包含的各个a子段的第二译码结果；如果没有通过校验的所述A子段的联合备选路径，将出现概率最大的所述A子段的联合备选路径，作为该所述A子段包含的各个a子段的第二译码结果。

在一些实施例中，所述将任一所述A子段包含的各个所述a子段的备选路径进行拼接，确定该所述A子段的联合备选路径包括：按照逐个拼接的串行拼接方式、分组后各组同时拼接的并行拼接方式、或者串行和并行混合的拼接方式，将任一所述A子段包含的各个所述a子段的L条备选路径进行拼接，确定该所述A子段的出现概率最大的L条联合备选路径。

在一些实施例中，所述对m个待译码比特序列分别独立地进行列表连续删除SCL译码包括：对m个待译码比特序列采用同时进行的并行译码方法、逐个进行的串行译码方法、或者并行和串行混合的分组并行译码方法，分别独立地进行SCL译码。

在一些实施例中，每个所述A子段中的校验码比特位于相应所述a子段中的校验码比特位。

本公开一些实施例提出一种极化码编码装置，包括：存储器；以及耦接至所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行极化码编码方法。

本公开一些实施例提出一种极化码译码装置，包括：存储器；以及耦接至所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行极化码译码方法。

本公开一些实施例提出一种极化码编译码系统，包括：极化码编码装置，以及极化码译码装置。

本公开一些实施例提出一种非瞬时性计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现极化码编码方法或极化码译码方法。

附图说明

下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍。根据下面参照附图的详细描述，可以更加清楚地理解本公开。

显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1示出本公开一些实施例的极化码编码方法的流程示意图。

图2示出本公开一些实施例的极化码译码方法的流程示意图。

图3为本公开一些实施例的极化码编译码系统的示意图。

图4为本公开一些实施例的极化码编码装置的示意图。

图5为本公开一些实施例的极化码译码装置的示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。

除非特别说明，否则，本公开中的“第一”“第二”等描述用来区分不同的对象，并不用来表示大小或时序等含义。

图1示出本公开一些实施例的极化码编码方法的流程示意图。

如图1所示，该实施例的极化码编码方法包括：步骤110～190。

在步骤110，将长度为N的第一待编码比特序列经第一顺序调换得到第一w待编码比特序列，所述第一w待编码比特序列包含冻结比特、待编码源信息比特和初始校验码比特，N为2的整次幂。

第一待编码比特序列由信息比特和冻结比特组成，其中信息比特包含源信息比特和初始校验码比特。

顺序调换是改变各个比特在比特序列中的顺序或者位置。其中，第一顺序调换和第二顺序调换互为逆调换。

通过所述第一顺序调换，使得所述第一待编码比特序列中的初始校验码比特位于各个所述初始w子段中相同的位置的初始校验码比特位。

初始校验码比特一般设置为0。冻结比特一般设置为0。

在步骤120，将所述第一w待编码比特序列分成m个长度为n的初始w子段，m和n为2的整次幂。

在步骤130，对m个所述初始w子段进行w→b子段变换得到m个初始b子段。

w→b子段变换和后续的b→w子段变换通过异或运算实现子段变换；b→w子段变换是w→b子段变换的逆变换。

初始b子段中和初始w子段中所述初始校验码比特位相同位置的比特位为校验码比特位。

w→b子段变换公式如下：

其中，j＝1,2,3,…,n,

表示异或运算，w_1j表示第1个w子段中的第j个比特，b_3j表示第3个b子段中的第j个比特，其他符号的含义与此类似，这里不再一一解释。

在步骤140，将m个所述初始b子段组合为k个初始B子段，每个所述初始B子段包含一个或多个所述初始b子段，k为大于等于1且小于等于m的正整数。

在步骤150，对每个所述初始B子段中的校验码无关比特序列执行校验码生成运算得到一个校验码，k个所述初始B子段一共得到k个校验码。

所述校验码无关比特序列由冻结比特和待编码源信息比特通过异或运算得到。所述初始b子段包含由冻结比特和待编码源信息比特通过异或运算得到的所述校验码无关比特序列。

对每个初始B子段包含的各个初始b子段中的所述校验码无关比特序列执行某种校验码生成运算得到相应的校验码，如：执行循环冗余校验(Cyclic Redundancy Check，CRC)码生成运算得到相应的CRC校验码。校验码包括但不限于CRC校验码、奇偶校验码等。

在步骤160，每个所述校验码和相应的所述初始B子段中校验码无关比特序列组成一个B子段，一共得到k个B子段，1≤k≤m。

每个B子段包括一个或多个b子段。在一些实施例中，所述b子段包含由冻结比特和待编码源信息比特通过异或运算得到的所述校验码无关比特序列、校验码比特和校验码填充比特。在一些实施例中，校验码填充比特位于校验码比特位。在一些实施例中，校验码填充比特一般设置为0。

当1<k<m时，至少有一个所述B子段包含多个所述b子段，组成一个B子段的多个b子段可以是按顺序连续的，也可以是不按顺序连续的，每个所述B子段包含一个校验码，各个所述B子段中的校验码比特位于相应所述b子段中的校验码比特位。

当k＝1时，共有一个所述B子段，所述一个所述B子段包含全部所述b子段，所述一个所述B子段包含一个校验码，所述一个所述B子段中的校验码比特位于m个所述b子段中的校验码比特位。

当k＝m时，每个所述b子段是一个所述B子段，每个所述B子段包含一个校验码，各个所述B子段中的校验码位于相应所述b子段中的校验码比特位。

在步骤170，对全部所述B子段中的m个b子段进行b→w子段变换得到m个w子段。

如前所述，w→b子段变换和b→w子段变换通过异或运算实现子段变换；b→w子段变换是w→b子段变换的逆变换。

在步骤180，对m个所述w子段组成的第二w待编码比特序列进行第二顺序调换得到第二待编码比特序列。

顺序调换是改变各个比特在比特序列中的顺序或者位置。其中，第一顺序调换和第二顺序调换互为逆调换。

第二待编码比特序列由信息比特和冻结比特组成，其中信息比特包含源信息比特和校验码比特通过异或运算得到的比特。

在步骤190，对所述第二待编码比特序列进行极化码编码得到编码比特序列并进行传输。

其中，极化码编码可以参考现有技术。

上述实施例的极化码编码方法，通过对待编码比特序列进行顺序调换和子段变换，待生成校验码后，再进行子段逆变换和顺序逆调换，从而使得译码时能够在a比特空间获得校验码并对列表连续删除译码结果进行校验，显著降低对a子段译码结果联合处理的复杂性。

下面对极化码编码方法举例说明。N＝16,码率R＝1/2,冻结比特为0，待编码比特序列结构为[0,0,0,0,0,0,0,u₈,0,u₁₀,u₁₁,u₁₂,u₁₃,u₁₄,u₁₅,u₁₆]。当子段数量m＝4时，设4个子段的校验码比特分别为c₁,c₂,c₃和c₄,初始校验码比特分别为c₁₀,c₂₀,c₃₀和c₄₀,将校验码比特安排在最可靠的信息比特位置，第一待编码比特序列u₁₀ ^N为[0,0,0,0,0,0,0,u₈,0,u₁₀,u₁₁,u₁₂,c₁₀,c₂₀,c₃₀,c₄₀]，经第一顺序调换后得到w比特空间的第一w待编码比特序列w₁₀ ^N为[0,0,0,c₁₀,0,0,0,c₂₀,0,u₁₀,u₁₁,c₃₀,0,u₈,u₁₂,c₄₀]，经w->b子段变换后得到b₁₀ ^N为

b₁₀ ^N包括4个初始b子段，对4个初始b子段分别执行校验码生成运算分别得到校验码c₁，c₂，c₃和c₄，即b₁ ^N为

b₁ ^N包括4个b子段，4个b子段经b->w子段变换后得到4个w子段，4个w子段组合成第二w待编码比特序列w₁ ^N为[0,0,0,c₁,0,0,0,c₂,0,u₁₀,u₁₁,c₃,0,u₈,u₁₂,c₄]，经第二顺序调换得到第二待编码比特序列u₁ ^N为

编码过程如下表1所示。

表1

图2示出本公开一些实施例的极化码译码方法的流程示意图。

如图2所示，该实施例的极化码译码方法包括：步骤210～260。

在步骤210，将接收的长度为N的待译码码字分成m个长度为n的待译码比特序列，N、m、n为2的整次幂。

在步骤220，对m个待译码比特序列分别独立地进行SCL译码，得到m个有L条备选路径的a子段的第一译码结果。

SCL译码器对m个待译码比特序列分别独立地进行SCL译码，可以灵活采用不同的具体实现方式。并行译码方法：用m个SCL译码器同时并行执行SCL译码，以便在最短的时间完成译码。对m个待译码比特序列采用同时进行的并行译码方法、逐个进行的串行译码方法、或者并行和串行混合的分组并行译码方法，分别独立地进行SCL译码。串行译码方法：采用一个SCL译码器串行地执行m个子段的SCL译码，需要的硬件资源最少，但译码时间最长。并行译码方法：将m个子段分成m1个组，由m1个SCL译码器重复执行m2(m2＝m/m1)次SCL译码，以均衡硬件资源要求和译码时间要求。

在步骤230，按照初始B子段的组合方法，将m个a子段组合成k个A子段，每个A子段包含一个或多个a子段，每个A子段保留出现概率最大的L条备选路径，k为大于等于1且小于等于m的正整数。每个A子段中的校验码比特位于相应a子段中的校验码比特位。

在步骤240，根据每个A子段中的校验码，对k个A子段分别独立地进行校验，以便确定m个a子段的第二译码结果。

当k＝m时，每个a子段是一个A子段，根据每个a子段的校验码，对每个a子段的L条备选路径进行校验，如果有通过校验的备选路径，将通过校验的备选路径中出现概率最大的备选路径，作为该a子段的第二译码结果，如果没有通过校验的备选路径，将出现概率最大的备选路径，作为该a子段的第二译码结果。

当1≤k<m时，至少有一个A子段包含多个a子段，将任一A子段包含的各个a子段的L条备选路径进行拼接，确定该A子段的出现概率最大的L条联合备选路径，根据每个A子段的校验码，对每个A子段的L条联合备选路径进行校验，如果有通过校验的A子段的联合备选路径，将通过校验的A子段的联合备选路径中出现概率最大的A子段的联合备选路径，作为该A子段包含的各个a子段的第二译码结果，如果没有通过校验的A子段的联合备选路径，将出现概率最大的A子段的联合备选路径，作为该A子段包含的各个a子段的第二译码结果。

其中，按照逐个拼接的串行拼接方式、分组后各组同时拼接的并行拼接方式、或者串行和并行混合的拼接方式，将任一A子段包含的各个a子段的L条备选路径进行拼接，确定该A子段的出现概率最大的L条联合备选路径。

串行拼接方式的一个示例为：将任一A子段包含的第一个a子段的L条备选路径与其包含的第二个a子段的L条备选路径进行拼接，根据出现概率确定第一个a子段和第二个a子段的出现概率最大的L条联合备选路径；将第一个a子段和第二个a子段的出现概率最大的L条联合备选路径与该A子段包含的第三个a子段的L条备选路径进行拼接，根据出现概率确定第一个a子段、第二个a子段和第三个a子段的出现概率最大的L条联合备选路径；对该A子段中的其他a子段进行相同处理，直至该A子段的最后一个a子段，确定出该A子段的出现概率最大的L条联合备选路径。从而，节省拼接硬件资源。

并行拼接方式的一个示例为：将任一A子段包含的全部a子段，按照顺序采用两两一组的方式同时拼接成更大的子段，然后对更大的子段进行相同的处理，直至完成全部a子段的拼接。从而，缩短拼接时间。

在步骤250，对m个a子段的第二译码结果进行a→v子段变换得到m个v子段，译码侧的a→v子段变换和编码侧的b→w子段变换具有相同的变换形式。

其中，a→v子段变换是v→a子段变换的逆变换。a→v子段变换公式如下：

其中，j＝1,2,3,…,n,

表示异或运算，a_1j表示第1个a子段中的第j个比特，v_2j表示第2个v子段中的第j个比特，其他符号的含义与此类似，这里不再一一解释。

在步骤260，对m个v子段组成的比特序列进行第三顺序调换得到译码比特序列，其中，译码侧的第三顺序调换和编码侧的第一顺序调换在逻辑上互为逆处理。

上述实施例的极化码译码方法，能够在a比特空间获得校验码并对列表连续删除译码结果进行校验，显著降低对a子段译码结果联合处理的复杂性。

下面对极化码译码方法举例说明。上述编码示例的编码比特序列被发送到译码端，SCL译码器对接收的待译码码字进行译码并输出

经a->v子段变换得到

经第三顺序调换得到

为

如下表2所示。译码侧的第三顺序调换和编码侧的第一顺序调换在逻辑上互为逆处理。

表2

图3为本公开一些实施例的极化码编译码系统的示意图。

如图3所示，该实施例的极化码编译码系统300包括：

极化码编码装置400，被配置为执行各实施例的极化码编码方法；

极化码译码装置500，被配置为执行各实施例的极化码译码方法。

图4为本公开一些实施例的极化码编码装置的示意图。

如图4所示，该实施例的极化码编码装置400包括：存储器410以及耦接至该存储器410的处理器420，处理器420被配置为基于存储在存储器410中的指令，执行前述任意一些实施例中的极化码编码方法。

其中，存储器410例如可以包括系统存储器、固定非易失性存储介质等。系统存储器例如存储有操作系统、应用程序、引导装载程序(Boot Loader)以及其他程序等。

装置400还可以包括输入输出接口430、网络接口440、存储接口450等。这些接口430，440，450以及存储器410和处理器420之间例如可以通过总线460连接。其中，输入输出接口430为显示器、鼠标、键盘、触摸屏等输入输出设备提供连接接口。网络接口440为各种联网设备提供连接接口。存储接口450为SD卡、U盘等外置存储设备提供连接接口。

图5为本公开一些实施例的极化码译码装置的示意图。

如图5所示，该实施例的极化码译码装置500包括：存储器510以及耦接至该存储器510的处理器520，处理器520被配置为基于存储在存储器510中的指令，执行前述任意一些实施例中的极化码译码方法。

其中，存储器510例如可以包括系统存储器、固定非易失性存储介质等。系统存储器例如存储有操作系统、应用程序、引导装载程序(Boot Loader)以及其他程序等。

装置500还可以包括输入输出接口530、网络接口540、存储接口550等。这些接口530，540，550以及存储器510和处理器520之间例如可以通过总线560连接。其中，输入输出接口530为显示器、鼠标、键盘、触摸屏等输入输出设备提供连接接口。网络接口540为各种联网设备提供连接接口。存储接口550为SD卡、U盘等外置存储设备提供连接接口。

本公开一些实施例提出一种非瞬时性计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现各实施例的极化码编码方法或各实施例的极化码译码方法。

本领域内的技术人员应当明白，本公开的实施例可提供为方法、系统、或计算机程序产品。因此，本公开可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本公开可采用在一个或多个其中包含有计算机程序代码的非瞬时性计算机可读存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本公开是参照根据本公开实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解为可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述仅为本公开的较佳实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (16)

1.一种极化码编码方法，包括：

将长度为N的第一待编码比特序列经第一顺序调换得到第一w待编码比特序列，所述第一w待编码比特序列包含冻结比特、待编码源信息比特和初始校验码比特，N为2的整次幂；

将所述第一w待编码比特序列分成m个长度为n的初始w子段，m和n为2的整次幂；

对m个所述初始w子段进行w→b子段变换得到m个初始b子段；

将m个所述初始b子段组合为k个初始B子段，每个所述初始B子段包含一个或多个所述初始b子段，k为大于等于1且小于等于m的正整数；

对每个所述初始B子段中的校验码无关比特序列执行校验码生成运算得到一个校验码，k个所述初始B子段一共得到k个校验码；

每个所述校验码和相应的所述初始B子段中的校验码无关比特序列组成一个B子段，一共得到k个B子段；

对全部所述B子段中的m个b子段进行b→w子段变换得到m个w子段；

对m个所述w子段组成的第二w待编码比特序列进行第二顺序调换得到第二待编码比特序列；

对所述第二待编码比特序列进行极化码编码得到编码比特序列并进行传输。

2.根据权利要求1所述的方法，其特征在于，

w→b子段变换和b→w子段变换通过异或运算实现子段变换；

b→w子段变换是w→b子段变换的逆变换。

3.根据权利要求1所述的方法，其特征在于，

所述初始b子段包含由冻结比特和待编码源信息比特通过异或运算得到的所述校验码无关比特序列；

所述b子段包含由冻结比特和待编码源信息比特通过异或运算得到的所述校验码无关比特序列、校验码比特和校验码填充比特。

4.根据权利要求1所述的方法，其特征在于，

通过所述第一顺序调换，使得所述第一待编码比特序列中的所述初始校验码比特位于各个所述初始w子段中相同位置的初始校验码比特位；

所述初始校验码比特设置为0；

所述初始b子段中和初始w子段中所述初始校验码比特位相同位置的比特位为校验码比特位。

5.根据权利要求1所述的方法，其特征在于，

其中，第一顺序调换和第二顺序调换互为逆调换。

6.根据权利要求1-5任一项所述的方法，其特征在于，

当k大于1且小于m时，至少有一个所述B子段包含多个所述b子段，每个所述B子段包含一个校验码，各个所述B子段中的校验码比特位于相应所述b子段中的校验码比特位；

当k等于1时，共有一个所述B子段，所述一个所述B子段包含全部所述b子段，所述一个所述B子段包含一个校验码，所述一个所述B子段中的校验码比特位于m个所述b子段中的校验码比特位；

当k等于m时，每个所述b子段是一个所述B子段，每个所述B子段包含一个校验码，各个所述B子段中的校验码比特位于相应所述b子段中的校验码比特位。

7.一种基于权利要求1-6任一项所述的极化码编码方法的极化码译码方法，包括：

将接收的长度为N的待译码码字分成m个长度为n的待译码比特序列，N、m、n为2的整次幂；

对m个所述待译码比特序列分别独立地进行列表连续删除SCL译码，得到m个有L条备选路径的a子段的第一译码结果；

按照所述初始B子段的组合方法，将m个所述a子段组合成k个A子段，每个所述A子段包含一个或多个所述a子段，k为大于等于1且小于等于m的正整数；

根据每个所述A子段中的校验码，对k个所述A子段分别独立地进行校验，以便确定m个所述a子段的第二译码结果；

对m个所述a子段的第二译码结果进行a→v子段变换得到m个v子段，译码侧的a→v子段变换和编码侧的b→w子段变换具有相同的变换形式；

对m个所述v子段组成的比特序列进行第三顺序调换得到译码比特序列，其中，译码侧的第三顺序调换和编码侧的第一顺序调换在逻辑上互为逆处理。

8.根据权利要求7所述的方法，其特征在于，

当k等于m时，每个所述a子段是一个所述A子段，根据每个所述a子段的校验码，对每个所述a子段的L条备选路径进行校验，

如果有通过校验的备选路径，将通过校验的备选路径中出现概率最大的备选路径，作为该所述a子段的第二译码结果，

如果没有通过校验的备选路径，将出现概率最大的备选路径，作为该所述a子段的第二译码结果。

9.根据权利要求7所述的方法，其特征在于，

当k大于等于1且小于m时，至少有一个所述A子段包含多个所述a子段，将任一所述A子段包含的各个所述a子段的L条备选路径进行拼接，确定该所述A子段的出现概率最大的L条联合备选路径；

根据每个所述A子段的校验码，对每个所述A子段的联合备选路径进行校验；

如果有通过校验的所述A子段的联合备选路径，将通过校验的所述A子段的联合备选路径中出现概率最大的所述A子段的联合备选路径，作为该所述A子段包含的各个a子段的第二译码结果；

如果没有通过校验的所述A子段的联合备选路径，将出现概率最大的所述A子段的联合备选路径，作为该所述A子段包含的各个a子段的第二译码结果。

10.根据权利要求9所述的方法，其特征在于，所述将任一所述A子段包含的各个所述a子段的备选路径进行拼接，确定该所述A子段的联合备选路径包括：

按照逐个拼接的串行拼接方式、分组后各组同时拼接的并行拼接方式、或者串行和并行混合的拼接方式，将任一所述A子段包含的各个所述a子段的L条备选路径进行拼接，确定该所述A子段的出现概率最大的L条联合备选路径。

11.根据权利要求7所述的方法，其特征在于，所述对m个待译码比特序列分别独立地进行列表连续删除SCL译码包括：

对m个待译码比特序列采用同时进行的并行译码方法、逐个进行的串行译码方法、或者并行和串行混合的分组并行译码方法，分别独立地进行SCL译码。

12.根据权利要求7所述的方法，其特征在于，每个所述A子段中的校验码比特位于相应所述a子段中的校验码比特位。

13.一种极化码编码装置，包括：

存储器；以及

耦接至所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行权利要求1-6任一项所述的极化码编码方法。

14.一种极化码译码装置，包括：

存储器；以及

耦接至所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行权利要求7-12任一项所述的极化码译码方法。

15.一种极化码编译码系统，包括：

权利要求13所述的极化码编码装置，以及权利要求14所述的极化码译码装置。

16.一种非瞬时性计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现权利要求1-6任一项所述的极化码编码方法或权利要求7-12任一项所述的极化码译码方法。

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