CN115712253A - 一种易于扩展的驱控一体控制架构 - Google Patents
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Abstract
本发明公开了一种易于扩展的驱控一体控制架构,包括ARM,所述ARM互联有FPGA,同时采用多核异构SOC芯片方案,SOC包含双核CPU和可编程逻辑阵列FPGA,两个千兆以太网中物理层接口采用RGMII,实现千兆以太网UDP的通讯。可方便用于扩展基于以太网传输协议的视觉模块。
Description
技术领域
本发明涉及驱控一体控制架构技术领域,具体为一种易于扩展的驱控一体控制架构。
背景技术
驱控一体控制架构是对机器人模型和轨迹规划运算工作中必不可少控制架构,其能够通过一系列运算通过逻辑运算控制相应的装置运行,有鉴于此传统的架构不够完善不能够易于扩展,比较麻烦,而一种易于扩展的驱控一体控制架构能够提供便捷。
现有的驱控一体控制架构存在的缺陷是:
1、专利文件CN111381552A公开了驱控一体技术架构,“包括控制器硬件、总线、伺服驱动器、执行电机,控制器硬件通过总线与伺服驱动器、IO模块、执行电机连接;还包括基于软PLC平台构建的实时运动控制软件、API接口库、由用户开发的控制程序;所述控制程序通过调用API接口库中的函数来与实时运动控制软件进行交互;基于软PLC平台构建的实时运动控制软件包括:EtherCAT总线主站程序、运动控制算法程序、PLC逻辑控制程序和上位机指令接口程序组成;EtherCAT总线主站程序负责与总线上连接的各设备建立通信;PLC逻辑控制程序由用户现场编写并用于接收传感器指令;所述上位机指令接口程序负责完成与所述API接口库的通信,并将所述API接口库发送的指令传递给其它程序”传统的架构不够完善不能够易于扩展,比较麻烦。
发明内容
本发明的目的在于提供一种易于扩展的驱控一体控制架构,以解决上述背景技术中提到的现有的框架不能够易于扩展的问题。
为实现上述目的,本发明提供如下技术方案:一种易于扩展的驱控一体控制架构,包括ARM,所述ARM互联有FPGA,同时采用多核异构SOC芯片方案,SOC包含双核CPU和可编程逻辑阵列FPGA。
优选的,所述ARM中包含了CPU和CPU,CPU互联有HMI接口,且CPU和CPU互联。
优选的,所述FPGA包含了扩展编码器~n,扩展编码器~n互联有货站电机轴。
优选的,所述FPGA还包含了位置环~n,位置环~n互联有电机轴~n。
优选的,所述FPGA还包含有两个千兆以太网,千兆以太网互联有RJ网口。
优选的,所述FPGA还包含了SPI和SPI,SPI互联有扩展I和电磁阀,SPI互联有抱阀和急停。
优选的,所述FPGA位置环中包含了通信接口、时钟模块、母线电压检测、功率器件温度检测、报警逻辑、LED指示、编码器解码、Sinc滤波器和六个位置环-速度环-电流环。
优选的,所述FPGA包含有N个伺服运动控制环、两个千兆以太网、两个SPI通信模块和一个扩展编码器模块
与现有技术相比,本发明的有益效果是:
1、本发明通过设置有ARM,ARM中的CPU0加载机器人模型并进行轨迹规划的运算,并将运算结果发送给CPU1,CPU0与CPU1采用共享内存的方式进行通信,CPU1接收CPU0的轨迹指令并进行细分和特征提取等运算,将位置指令细分结果、速度前馈指令、力矩前馈指令发送给FPGA,CPU1与FPGA采用axi高速总线进行通信,伺服运动控制位置环,进行编码器解码、相电流采样、磁场定向控制FOC运算,可根据实际需求增减电机轴数,通常可配置的电机轴数为2~8,同时千兆以太网模块的物理层接口采用RGMII,实现千兆以太网UDP的通讯,可方便用于扩展基于以太网传输协议的视觉模块,两个SPI通信模块可接扩展IO模块,电磁阀、抱闸及急停信号,扩展编码器模块,可根据实际需要配置成增量式或者绝对式,用于连接外部轴,实现全闭环控制。
附图说明
图1为本发明的整体流程图;
图2为本发明的框架图;
图3为本发明的FPGA位置环框架图;
图4为本发明的FPGA包含图;
图5为本发明的CPU通信框架示意图;
图6为本发明的运算电路图;
图7为本发明的动力学前馈控制模型。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体的连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
请参阅图1、图2、图3和图4,本发明提供的一种实施例:ARM互联有FPGA,ARM中包含了CPU0和CPU1,CPU1互联有HMI接口,且CPU0和CPU1互联,CPU0加载机器人模型并进行轨迹规划的运算,并将运算结果发送给CPU1,CPU0与CPU1采用共享内存的方式进行通信,FPGA包含了扩展编码器1~n,扩展编码器1~n互联有货站电机轴,CPU1接收CPU0的轨迹指令并进行细分和特征提取等运算,将位置指令细分结果、速度前馈指令、力矩前馈指令发送给FPGA,CPU1与FPGA采用axi高速总线进行通信,FPGA还包含了位置环1~n,位置环1~n互联有电机轴1~n,FPGA还包含有两个千兆以太网1,千兆以太网1互联有RJ45网口,FPGA还包含了SPI1和SPI2,SPI1互联有扩展I0和电磁阀,SPI2互联有抱阀和急停,FPGA位置环中包含了通信接口、时钟模块、母线电压检测、功率器件温度检测、报警逻辑、LED指示、编码器解码、Sinc3滤波器和六个位置环-速度环-电流环,同时采用多核异构SOC芯片方案,SOC包含双核CPU和可编程逻辑阵列FPGA,
请参阅图1、图2、图3和图4,本发明提供的一种实施例:FPGA包含有N个伺服运动控制环:每个位置环进行编码器解码、相电流采样、磁场定向控制FOC运算,可根据实际需求增减电机轴数,通常可配置的电机轴数为2~8;
两个千兆以太网:物理层接口采用RGMII,实现千兆以太网UDP的通讯。可方便用于扩展基于以太网传输协议的视觉模块;
两个SPI通信模块:可接扩展IO模块,电磁阀、抱闸及急停信号等;
一个扩展编码器模块:可根据实际需要配置成增量式或者绝对式,用于连接外部轴,实现全闭环控制。
请参阅图5、图6和图7,本发明提供的一种实施例:CPU0与CPU1采用AMP(非对称)的运行模式,CUP0与CPU1使用OCM(共享内存)来进行通信,为了避免CUP0和CPU1同时对OCM进行调用而出错,双核之间采用乒乓操作的机制:CPU0对OCM操作完毕后,产生软件中断0,CUP1接收到软件中断0即可知道CPU0完成对OCM的操作,可进行CPU1的对OCM的操作。CPU1对OCM操作完毕后,产生软件中断1,CUP0接收到软件中断1即可知道CPU1完成对OCM的操作,可进行CPU0对OCM的操作,机器人动力学模型融合了最优轨迹规划、基于关节柔性的动态补偿技术、低频抑制技术等,利用动力学模型,对机器人在运动过程中所需的力矩进行实时计算,转换为前馈电流,叠加到电流环输入端,基于模型的动力学前馈有助于提高响应,抑制机器人末端低频谐振,提高稳定性,电流环PWM更新采用双采样双更新策略:对相电流AD值的采样提前于三角载波的底部和顶部几微秒,对编码器的采样在三角载波的底部和顶部进行。同时,在三角载波的底部和顶部启动电流环的运算。由于PWM在一个电流环周期更新两次,一定程度上拓宽了电流环带宽。
对于本领域技术人员而言,显然本发明不限于上述示范性实施例的细节,而且在不背离本发明的精神或基本特征的情况下,能够以其他的具体形式实现本发明。因此,无论从哪一点来看,均应将实施例看作是示范性的,而且是非限制性的,本发明的范围由所附权利要求而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (8)
1.一种易于扩展的驱控一体控制架构,包括ARM,其特征在于:所述ARM互联有FPGA,同时采用多核异构SOC芯片方案,SOC包含双核CPU和可编程逻辑阵列FPGA。
2.根据权利要求1所述的一种易于扩展的驱控一体控制架构,其特征在于:所述ARM中包含了CPU0和CPU1,CPU1互联有HMI接口,且CPU0和CPU1互联。
3.根据权利要求1所述的一种易于扩展的驱控一体控制架构,其特征在于:所述FPGA包含了扩展编码器1~n,扩展编码器1~n互联有货站电机轴。
4.根据权利要求1所述的一种易于扩展的驱控一体控制架构,其特征在于:所述FPGA还包含了位置环1~n,位置环1~n互联有电机轴1~n。
5.根据权利要求1所述的一种易于扩展的驱控一体控制架构,其特征在于:所述FPGA还包含有两个千兆以太网1,千兆以太网1互联有RJ45网口。
6.根据权利要求1所述的一种易于扩展的驱控一体控制架构,其特征在于:所述FPGA还包含了SPI1和SPI2,SPI1互联有扩展I0和电磁阀,SPI2互联有抱阀和急停。
7.根据权利要求4所述的一种易于扩展的驱控一体控制架构,其特征在于:所述FPGA位置环中包含了通信接口、时钟模块、母线电压检测、功率器件温度检测、报警逻辑、LED指示、编码器解码、Sinc3滤波器和六个位置环-速度环-电流环。
8.根据权利要求1所述的一种易于扩展的驱控一体控制架构,其特征在于:所述FPGA包含有N个伺服运动控制环、两个千兆以太网、两个SPI通信模块和一个扩展编码器模块。
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