CN115699311A - Mimcap架构 - Google Patents
Mimcap架构 Download PDFInfo
- Publication number
- CN115699311A CN115699311A CN202180037592.2A CN202180037592A CN115699311A CN 115699311 A CN115699311 A CN 115699311A CN 202180037592 A CN202180037592 A CN 202180037592A CN 115699311 A CN115699311 A CN 115699311A
- Authority
- CN
- China
- Prior art keywords
- layer
- track
- interconnects
- cells
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 74
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 239000012212 insulator Substances 0.000 claims description 11
- 210000004027 cell Anatomy 0.000 description 130
- 238000010586 diagram Methods 0.000 description 29
- 238000000034 method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010801 machine learning Methods 0.000 description 2
- 230000001537 neural effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 210000004460 N cell Anatomy 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013135 deep learning Methods 0.000 description 1
- 238000013136 deep learning model Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11892—Noise prevention (crosstalk)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
IC上的单元包括耦合到第一电压的Mx层互连件的第一集合,耦合到不同于第一电压的第二电压的Mx层互连件的第二集合,以及Mx层下方的MIM电容器结构。MIM电容器结构包括CTM、CBM和在部分CTM与部分CBM之间的绝缘体。Mx层互连件的第一集合耦合到CTM。Mx层互连件的第二集合耦合到CBM。MIM电容器结构在Mx层与Mx‑1层之间。MIM电容器结构包括多个开口。MIM电容器结构在单元内是连续的,并且延伸到单元的至少两个边缘。在一种配置中,MIM电容器结构延伸到单元的每个边缘。
Description
相关申请的交叉引用
本申请要求于2020年06月10日提交的、题目为“MIMCAP ARCHITECTURE”的印度专利申请号202041024347和于2020年10月27日提交的、题目为“MIMCAP ARCHITECTURE”的美国专利申请号17/081720的权益,通过引用以其整体明确并入本文。
技术领域
本公开总体上涉及金属-绝缘体-金属(MIM)电容器(MIMCAP)架构,并且更具体地,涉及用于支持高频率和低电压降要求的定制MIMCAP布局架构。
背景技术
标准单元设备是实现数字逻辑的集成电路(IC)。这种标准单元设备可以在专用集成电路(ASIC)内被多次重复使用。诸如片上系统(SoC)设备的ASIC可以包含数千至数百万个标准单元设备。典型的IC包括按顺序形成的层的堆叠。每个层可以堆叠或覆盖在前面的层上,并且被图案化以形成限定晶体管(例如,场效应晶体管(FET)和/或鳍式FET(FinFET))并将晶体管连接成电路的形状。
IC MIMCAP可以通过提供的去耦电容,来减少电源上的电压波动和噪音。目前,存在对具有更大的提供的去耦电容的单元MIMCAP的需求。
发明内容
在本公开的一个方面,提供了IC上的单元。单元包括耦合到第一电压的金属x(Mx)层互连件的第一集合,以及耦合到不同于第一电压的第二电压的Mx层互连件的第二集合。单元还包括在Mx层下方的MIM电容器结构。MIM电容器结构包括电容器顶部金属(CTM)、电容器底部金属(CBM),以及在部分CTM与部分CBM之间的绝缘体。Mx层互连件的第一集合耦合到CTM。Mx层互连件的第二集合耦合到CBM。MIM电容器结构在Mx层与金属x-1(Mx-1)层之间。MIM电容器结构包括多个开口。MIM电容器结构在单元内是连续的,并且延伸到单元的至少两个边缘。
在本公开的一个方面,提供了一种IC。该IC包括邻接的多个单元。每个单元包括耦合到第一电压的Mx层互连件的第一集合,以及耦合到不同于第一电压的第二电压的Mx层互连件的第二集合。每个单元还包括Mx层下方的MIM电容器结构。MIM电容器结构包括CTM、CBM,以及CTM的部分与CBM的部分之间的绝缘体。Mx层互连件的第一集合耦合到CTM。Mx层互连件的第二集合耦合到CBM。MIM电容器结构在Mx层与Mx-1层之间。MIM电容器结构包括多个开口。MIM电容器结构跨多个单元是连续的。
附图说明
图1是图示标准单元和IC内的各个层的侧视图的第一图。
图2是图示标准单元和IC内的各个层的侧视图的第二图。
图3是概念性地图示MIMCAP结构的侧视图的图。
图4是图示MIMCAP结构的第一俯视图的图。
图5是图示MIMCAP结构的第二俯视图的图。
图6是图示MIMCAP结构的第三俯视图的图。
图7是概念性地图示MIMCAP结构的第一配置的俯视图的图。
图8是概念性地图示MIMCAP结构的第一侧视图的图。
图9是概念性地图示MIMCAP结构的第二侧视图的图。
图10是概念性地图示MIMCAP结构的第二配置的俯视图的图。
图11是概念性地图示MIMCAP结构的第三配置的俯视图的图。
图12是概念性地图示MIMCAP结构的第四配置的俯视图的图。
图13是概念性地图示MIMCAP结构的第五配置的俯视图的图。
具体实施方式
下面结合附图阐述的详细描述旨在作为对各种配置的描述,并且不旨在表示可以实践本文中描述的概念的唯一配置。详细描述包括用于提供对各种概念的透彻理解的目的的具体细节。然而,对于本领域技术人员清楚的是,可以在没有这些具体细节的情况下实践这些概念。在一些情况下,众所周知的结构和组件以框图形式被示出,以便避免混淆这种概念。装置和方法将在下面的详细描述中进行描述,并且可以用各种块、模块、组件、电路、步骤、过程、算法、元件等在附图中图示。
图1是图示标准单元和IC内的各个层的侧视图的第一图100。各个层在Y方向上变化。如图1中图示的,晶体管具有栅极102(在一些情况下,可以被称为POLY,即使栅极可以由金属、多晶硅或多晶硅和金属的组合形成)、源极104和漏极106。源极104和漏极106可以由鳍形成。栅极102可以在第二方向上(例如,沿着从页面出来的z轴的垂直方向)延伸,并且鳍可以在与第二方向正交的第一方向上(例如,沿着x轴的水平方向)延伸。接触B(CB)层互连件108(也被称为金属POLY(MP)层互连件)可以接触栅极102。接触A(CA)层互连件110(也被称为金属扩散(MD)层互连件)可以接触源极104和/或漏极106。过孔112(可以被称为过孔A(VA))可以接触CA层互连件110。金属1(M1)层互连件114可以接触过孔VA 112。M1层互连件114可以仅在第一方向上延伸(即在第一方向上是单向的)或仅在第二方向上延伸(即在第二方向上是单向的)。M1层互连件114被图示为在第一方向上是单向的,但备选地可以在第二方向上是单向的。过孔V1 116可以接触M1层互连件114。金属2(M2)层互连件118可以接触过孔V1 116。M2层互连件118可以仅在第二方向上延伸(即在第二方向上是单向的)。如所图示的,M2层是最低的垂直层(即在第二方向上是单向的)。具体地,M2层在垂直方向上可以是单向的,并且是最接近硅衬底的垂直单向层。更高的层包括具有过孔V2的过孔层,并且包括具有M3层互连件的金属3(M3)层。M3层互连件可以在第一方向上延伸。
图2是图示标准单元和IC内的各个层的侧视图的第二图200。各个层在Y方向上变化。如图2中图示的,晶体管具有栅极202、源极204和漏极206。源极204和漏极206可以由鳍形成。栅极202可以在第二方向(例如,沿着从页面出来的z轴的垂直方向)延伸,并且鳍可以在与第二方向正交的第一方向(例如,沿着x轴的水平方向)上延伸。CB层互连件208可以接触栅极202。CA层互连件210可以接触源极204和/或漏极206。过孔212(可以被称为过孔B(VB))可以接触CB层互连件208。M1层互连件214可以接触过孔VB 212。M1层互连件214可以仅在第一方向上延伸(即在第一方向上是单向的)或仅在第二方向上延伸(即在第二方向上是单向的)。M1层互连件214被图示为在第一方向上是单向的,但备选地可以在第二方向上是单向的。过孔V1 216可以接触M1层互连件214。M2层互连件218可以接触过孔V1 216。M2层互连件218可以仅在第二方向上延伸(即在第二方向上是单向的)。如所图示的,M2层是最低的垂直层(即在第二方向上是单向的)。具体地,M2层在垂直方向上可以是单向的,并且是最接近硅衬底的垂直单向层。更高的层包括具有过孔V2的过孔层,并且包括具有M3层互连件的M3层。M3层互连件可以在第一方向上延伸。
深度学习正在为训练和推理创造永不满足的计算需求。在最小延时和十亿用户的情况下,使用深度学习模型的推理引擎每秒可能有10万个或10万个以上的请求。如自动机器学习(AutoML)的技术(例如,学会学习(learning to learn)、神经架构、搜索)可以使训练计算增加5倍-1000倍。对于大多数机器学习应用,多个高频神经信号处理器(NSP)核的并发激活被预期。高频应用可能需要快速的周期斜升。现有的去耦电容器设计在斜升期间仍然以高电压降(也被称为IR降)结束。任何附加电压降都可以降低处理器性能。因此,可能需要附加的去耦电容来满足性能需求。
如下文所讨论的,提供了一种MIMCAP架构,该MIMCAP架构在不增加表面积的情况下提供附加的去耦电容。MIMCAP架构包括具有MIMCAP的单元,其中MIMCAP在每个单元内连续,并且跨IC中的邻接单元连续。利用定制的MIMCAP架构,去耦电容可以增加多达66%。此外,MIMCAP架构提供了具有变化的MIMCAP等效串联电阻(ESR)选项的单元衍生物,其中MIMCAP的ESR是可调谐/可适配的,以便影响去耦电容器的截止频率。
图3是概念性地图示MIMCAP结构的侧视图的图300。MIMCAP结构包括M12层互连件302、304,其中M12层互连件302耦合到电源电压Vdd,并且M12层互连件304耦合到地电压Vss。M12层互连件302通过过孔310耦合到M11层互连件306。M12层互连件304通过过孔312耦合到M11层互连件308。M12层互连件302、304和M11层互连件306、308是用于IC的供电网的一部分。在M11层与M12层之间是MIMCAP,MIMCAP包括CTM 314、CBM 318以及在CTM 314与CBM318之间的绝缘体316。CTM 314和CBM 318可以由例如诸如铝、钽、铌或其他金属的导电材料形成。绝缘体316是被称为电介质的电绝缘体,并且可以由氧化物(例如SiO2)或其他电介质材料形成。CTM 314可以通过过孔320耦合到电源电压Vdd。CBM318可以通过过孔322耦合到地电压Vss。虽然图300图示了CTM和CBM分别耦合到电源电压Vdd和地电压Vss,但备选地,CTM和CBM可以分别耦合到地电压Vss和电源电压Vdd。虽然图300图示了MIMCAP在M12层与M11层之间,但通常MIMCAP可以在Mx层与Mx-1层之间,其中x≥2。
图4是图示MIMCAP结构的第一俯视图的图400。图5是图示MIMCAP结构的第二俯视图的图500。图6是图示MIMCAP结构的第三俯视图的图600。图5中图示了图4的切割部分402。图6中图示了图5的切割部分502。图6图示了切割部分502内的两个单元602、604,其中MIMCAP结构在每个单元602、604内连续,并且延伸到单元的每个边缘。因此,由于MIMCAP结构延伸到单元的每个边缘,所以MIMCAP结构跨单元602、604连续。在每个单元的MIMCAP结构内有多个开口606,用于允许电源电压Vdd和地电压Vss被从Mx层互连件馈送到Mx-1层互连件(见图3,其中过孔310、312向下延伸通过MIMCAP结构中的开口606)。如图6中图示的,每个单元包括IC电路装置680和MIMCAP 314、316、318,它们两者都耦合到电源电压Vdd和地电压Vss。
图7是概念性地图示MIMCAP结构的第一配置的俯视图的图700。图8是概念性地图示MIMCAP结构的第一侧视图的图800。图9是概念性地图示MIMCAP结构的第二侧视图的图900。参考图7,单元A可以是图6的单元602或单元604中的一个单元。单元A在第二方向(垂直方向)上与单元B相邻,并且在第一方向(水平方向)上与单元C相邻。仅图示了部分的单元B、C。图8中图示了跨单元A、B的切割视图702。参考图8,MIMCAP结构延续到单元A、B的边缘,并且一起提供跨单元A、B连续的MIMCAP结构。图9中图示了跨单元A、C的切割视图704。参考图9,MIMCAP结构延续到单元A、C的边缘,并且一起提供跨单元A、C连续的MIMCAP结构。
再次参考图7,单元A包括耦合到第一电压(例如电源电压Vdd)的Mx层互连件714、716的第一集合。单元A还包括耦合到不同于第一电压的第二电压(例如,地电压Vss)的Mx层互连件712、718的第二集合。单元A还包括在Mx层下方的MIM电容器结构。MIM电容器结构包括CTM、CBM以及在部分CTM与部分CBM之间的绝缘体。Mx层互连件714、716的第一集合可以通过过孔320连接到CTM。CBM可以具有比CTM大的表面积,并且在俯视图中延伸穿过CTM,以便允许过孔322的进入(access),以将CBM连接到Mx层互连件712、718的第二集合。MIM电容器结构在Mx层与Mx-1层之间。MIM电容器结构包括多个开口606,Mx层互连件714、716的第一集合和Mx层互连件712、718的第二集合可以通过开口606连接到Mx-1层上的供电网(见图3)。如图7中图示的,MIM电容器结构在单元内连续,并且延伸到单元的每个边缘。在第一配置中,MIM电容器结构可以在第一方向上延伸到单元的边缘,从而允许MIM电容器结构跨单元A、C连续。在第二配置中,MIM电容器结构可以在第二方向上延伸到单元的边缘,从而允许MIM电容器结构跨单元A、B连续。在第三配置中,MIM电容器结构延伸到单元的每个边缘,从而允许MIM电容器结构跨单元A、B、C连续。应当清楚,在第三配置中,N个相邻邻接单元在任何定向上的任何布置都会允许MIM电容器结构跨N个单元连续。
如图7中图示的,单元A具有顶边缘、右边缘、底边缘和左边缘,其中多个Mx层轨道712’、714’、716’、718’对应于互连件712、714、716、718,互连件712、714、716、718在第一方向上在左边缘与右边缘之间分别沿轨道712’、714’、716’、718’延伸。多个Mx层轨道712’、714’、716’、718’包括邻近顶边缘的第一Mx层轨道712’、邻近第一Mx层轨道712’的第二Mx层轨道714’、邻近第二Mx层轨道714’的第三Mx层轨道716’,以及邻近第三Mx层轨道716’和底边缘的第四Mx层轨道718’。Mx层互连件714、716的第一集合包括在第二Mx层轨道714’上的第一Mx层互连件714,并且包括在第三Mx层轨道716’上的第二Mx层互连件716。Mx层互连件712、718的第二集合包括在第一Mx层轨道712’上的第一Mx层互连件712,并且包括在第四Mx层轨道718’上的第二Mx层互连件718。Mx层互连件714、716的第一集合利用耦合到CTM的10个过孔来进行图示,并且Mx层互连件712、718的第二集合利用耦合到CBM的4个过孔来进行图示。10个过孔和4个过孔的图示只是示例性的,并且可以使用更多或更少的过孔来将CTM/CBM耦合到电源电压Vdd和地电压Vss。在备选配置中,为了增加ESR并减小MIMCAP的截止频率(截止频率与ESR成反比),可以使用更多或更少的过孔,来将Mx层互连件的第一集合耦合到CTM,并且将Mx层互连件的第二集合耦合到CBM。下文关于图10、图11、图12、图13提供了备选配置。
图10是概念性地图示MIMCAP结构的第二配置的俯视图的图1000。图11是概念性地图示MIMCAP结构的第三配置的俯视图的图1100。图12是概念性地图示MIMCAP结构的第四配置的俯视图的图1200。图13是概念性地图示MIMCAP结构的第五配置的俯视图的图1300。参考图10,Mx层互连件714、716的第一集合包括在第二Mx层轨道714’上的第一Mx层互连件714,并且包括在第三Mx层轨道716’上的第二Mx层互连件716。Mx层互连件718的第二集合包括在第四Mx层轨道718’上的第一Mx层互连件718,并且第一Mx层轨道712’为空。参考图12,在备选配置中,Mx层互连件的第二集合可以包括在第一Mx层轨道712’上的第一Mx层互连件712,并且第四Mx层轨道718’可以为空。因此,Mx层互连件714、716的第一集合利用耦合到CTM的10个过孔来进行图示,并且Mx层互连件718(图10)或712(图12)的第二集合利用耦合到CBM的2个过孔来进行图示。由于与图7的MIMCAP相比,将CBM连接到第二电压的过孔更少,因此MIMCAP的ESR增加,并且因此,图10、图12的MIMCAP的截止频率fc小于图7的MIMCAP的截止频率fc。参考图11,Mx层互连件714的第一集合包括在第二Mx层轨道714’上的第一Mx层互连件714,并且第三Mx层轨道716’为空。Mx层互连件712、718的第二集合包括在第一Mx层轨道712’上的第一Mx层互连件712,并且包括在第四Mx层轨道718’上的第二Mx层互连件718。参考图13,在备选配置中,Mx层互连件的第一集合可以包括在第三Mx层轨道716’上的第一Mx层互连件716,并且第二Mx层轨道714’可以为空。因此,Mx层互连件714(图11)或716(图13)的第一集合利用耦合到CTM的5个过孔来进行图示,并且Mx层互连件712、718的第二集合利用耦合到CBM的4个过孔来进行图示。由于与图7的MIMCAP相比,将CTM连接到第一电压的过孔较少,因此MIMCAP的ESR增加,并且因此,图11、图13的MIMCAP的截止频率fc小于图7的MIMCAP的截止频率fc。如所图示的,第一电压是电源电压Vdd,并且第二电压是地电压Vss。然而,第二电压可以是电源电压Vdd,并且第一电压可以是地电压Vss。
再次参考图10、图11、图12、图13,可以使用轨道的任何组合。如果在轨道712’上提供n1个过孔,在轨道714’上提供n2个过孔,在轨道716’上提供n3个过孔,并且在718’上提供n4个过孔,则CBM可以被配置为包括n1、n4或n1+n4个过孔,以用于与第二电压的连接,并且CTM可以被配置为包括n2、n3或n2+n3个过孔,以用于与第一电压的连接,从而提供9种不同的ESR/截止频率fc MIMCAP选项/备选。
如上所述,Mx层互连件714、716的第一集合中的一个或两个Mx层互连件耦合到CTM,并且Mx层互连件712、718的第二集合中的一个或两个Mx层互连件耦合到CBM。为了允许与CBM的连接,用于Mx层互连件712、718的第二集合的开口606在CTM内比在CBM内提供了更大的开口,这将CBM暴露于过孔接触。在备选配置中,Mx层互连件714、716的第一集合中的一个或两个Mx层互连件可以耦合到CBM,并且Mx层互连件712、718的第二集合中的一个或两个Mx层互连件可以耦合到CTM。为了允许与CBM的连接,用于Mx层互连件714、716的第一集合的开口606可以在CTM内比在CBM内提供更大的开口,这将CBM暴露于过孔接触。
如上所述,在每个单元内提供四个轨道,其中一个或两个Mx层互连件耦合到CTM,并且一个或两个Mx层互连件耦合到CBM。一般地,在TT个可能轨道上的1至TT个Mx层互连件可以耦合到CTM,并且在TB个可能轨道上的1至TB个Mx层互连件可以耦合到CBM。因此,单元可以包括TT+TB个轨道,并且可以利用不同的数目的这种轨道来调整单元的截止频率/ESR。
再次参考图6-图13,IC可以包括邻接的多个单元602,604。每个单元可以包括耦合到第一电压的Mx层互连件714和/或716的第一集合。每个单元还可以包括耦合到不同于第一电压的第二电压的Mx层互连件712和/或718的第二集合。每个单元还可以包括在Mx层下方的MIM电容器结构。MIM电容器结构包括CTM 314、CBM 318,以及在部分CTM 314与部分CBM318之间的绝缘体316。Mx层互连件714/716的第一集合耦合到CTM 314。Mx层互连件712/718的第二集合耦合到CBM 318。MIM电容器结构在Mx层与Mx-1层之间。MIM电容器结构包括多个开口606,Mx层互连件712、714、716和/或718的第一集合和第二集合可以通过开口606连接到供电网的Mx-1层互连件(见图3)。MIM电容器结构跨多个单元602、604连续。如关于图10-图13讨论的,为了将一些单元调谐至与其他单元不同的频率响应/截止频率,一些单元可以具有比其他单元更多或更少的将CTM和CBM连接到电源电压Vdd和地电压Vss的过孔。
例如,邻接的多个单元602、604可以包括第一单元集合602和第二单元集合604。第一单元集合602可以具有第一数目的过孔,第一数目的过孔通过Mx层互连件的第一集合中的至少一个Mx层互连件将CTM耦合到第一电压。例如,第一单元集合602可以具有n1_2、n1_3或n1_2+n1_3个过孔,这些过孔通过Mx层互连件的第一集合将CTM耦合到第一电压。第二单元集合604可以具有第二数目的过孔,第二数目的过孔通过Mx层互连件的第一集合中的至少一个Mx层互连件将CTM耦合到第一电压。例如,第二单元集合604可以具有n2_2、n2_3或n2_2+n2_3个过孔,这些过孔通过Mx层互连件的第一集合将CTM耦合到第一电压。过孔的第一数目n1_2、n1_3或n1_2+n1_3可以不同于过孔的第二数目n2_2、n2_3或n2_2+n2_3。在这种配置中,由于在第一和第二单元集合602、604中将CTM连接到第一电压的过孔数目不同,第一单元集合602可以具有截止频率fc1,并且第二单元集合604可以具有截止频率fc2,其中fc1≠fc2。如上所述,增加提供CTM与第一电压的连接的过孔数目会减小ESR并且增加截止频率fc。在IC内,一些去耦电容器/MIMCAP单元可以基于性能需要和它们在IC内的位置,被配置为具有比其他去耦电容器/MIMCAP单元更高的截止频率fc/更低的ESR。
作为另一个示例,第一单元集合602可以具有第一数目的过孔,第一数目的过孔通过Mx层互连件的第二集合中的至少一个Mx层互连件将CBM耦合到第二电压。例如,第一单元集合602可以具有n1_1、n1_4或n1_1+n1_4个过孔,这些过孔通过Mx层互连件的第二集合将CBM耦合到第二电压。第二单元集合604可以具有第二数目的过孔,第二数目的过孔通过Mx层互连件的第二集合中的至少一个Mx层互连件将CBM耦合到第二电压。例如,第二单元集合604可以具有n2_1、n2_4或n2_1+n2_4个过孔,这些过孔通过Mx层互连件的第二集合将CBM耦合到第二电压。过孔的第一数目n1_1、n1_4或n1_1+n1_4可以不同于过孔的第二数目n2_1、n2_4或n2_1+n2_4。在这种配置中,由于在第一单元集合和第二单元集合602、604中将CBM连接到第二电压的过孔数目不同,所以,第一单元集合602可以具有截止频率fc1,并且第二单元集合604可以具有截止频率fc2,其中fc1≠fc2。如上所述,增加提供CBM与第二电压的连接的过孔数目会减小ESR并且增加截止频率fc。此外,在IC内,一些去耦电容器/MIMCAP单元可以基于性能需要以及它们在IC内的位置,被配置为具有比其他去耦电容器/MIMCAP单元更高的截止频率fc/更低的ESR。
如所图示的,第一电压是电源电压Vdd,并且第二电压是地电压Vss。然而,第二电压可以是电源电压Vdd,并且第一电压可以是地电压Vss。对于每个单元,MIM电容器结构可以在单元内连续,并且延伸到单元的至少两个边缘。对于每个单元,MIM电容器结构可以在单元内连续,并且延伸到单元的每个边缘。
如上所述,提供了一种MIMCAP架构,该MIMCAP架构在不增加单元/IC表面积的情况下提供附加的去耦电容。MIMCAP架构包括具有MIMCAP的单元,其中MIMCAP在每个单元内连续,并且跨IC中的邻接单元连续。利用定制的MIMCAP架构,去耦电容可以增加多达66%,并且电压/IR降可以减小多达6.4%,以提供3%-5%的性能提升。此外,MIMCAP架构提供了具有变化的MIMCAP ESR选项的单元衍生物,其中MIMCAP的ESR是可调谐/可适配的,以便影响去耦电容器的截止频率。基于性能需要,具有较高或较低截止频率的MIMCAP可以被用在IC的不同部分。
应当理解,公开的过程中的步骤的特定顺序或层级是示例性方法的说明。应当理解,基于设计偏好,过程中的步骤的特定顺序或层级可以被重新布置。此外,一些步骤可以被组合或省略。所附的方法权利要求以样本顺序呈现了各种步骤的要素,并且不意味着限于所呈现的特定顺序或层级。
提供先前描述以使得本领域技术人员能够实践本文中描述的各个方面。对这些方面的各种修改对于本领域技术人员来说将是很清楚的,并且本文中定义的一般原理可以被应用于其他方面。因此,权利要求不旨在限于本文所示的方面,而是符合与权利要求的语言一致的全部范围,其中除非如此特别说明,否则对单数形式的元素的引用不旨在表示“一个且仅一个”,而是表示“一个或多个”。“示例性”一词在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为优于或胜于其他方面。除非另有特别说明,否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”和“A、B、C或其任何组合”的组合包括A、B和/或C的任何组合,并且可以包括多个A、多个B或多个C。具体地,诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”和“A、B、C或其任何组合”的组合可以是仅A、仅B、仅C、A和B、A和C、B和C,或A和B和C,其中任何这种组合可以包含A、B或C的一个或多个成员。本领域技术人员已知的或以后将知道的在本公开中描述的各个方面的元素的所有结构和功能等同物通过引用明确地并入本文并且旨在被权利要求涵盖。此外,本文中公开的任何内容均不旨在奉献于公众,无论权利要求中是否明确引用了这种公开。除非使用短语“用于…的部件”明确叙述该元素,否则任何权利要求元素均不得被解释为部件加功能。
下面的示例仅是说明性的,并且可以与本文描述的其他实施例或教导的方面结合,但没有限制。
方面1是一种IC上的单元,包括:Mx层互连件的第一集合,耦合到第一电压;以及Mx层互连件的第二集合,耦合到不同于该第一电压的第二电压。该单元还包括在该Mx层下方的MIM电容器结构。该MIM电容器结构包括CTM、CBM以及在部分该CTM与部分该CBM之间的绝缘体。该Mx层互连件的第一集合耦合到该CTM。该Mx层互连件的第二集合耦合到该CBM。该MIM电容器结构在该Mx层与Mx-1层之间。该MIM电容器结构包括多个开口。该MIM电容器结构在该单元内是连续的,并且延伸到该单元的至少两个边缘。
方面2是根据方面1所述的单元,其中该MIM电容器结构延伸到该单元的每个边缘。
方面3是根据方面1和2中任一项所述的单元,其中Mx层互连件的该第一集合通过多个过孔耦合到该CTM。
方面4是根据方面1至3中任一项所述的单元,其中Mx层互连件的该第二集合通过多个过孔耦合到该CBM。
方面5是根据方面1至4中任一项所述的单元,其中该单元具有顶边缘、右边缘、底边缘和左边缘,其中多个Mx层轨道在第一方向上在该左边缘与该右边缘之间延伸,该多个Mx层轨道包括邻近该顶边缘的第一Mx层轨道、邻近该第一Mx层轨道的第二Mx层轨道、邻近该第二Mx层轨道的第三Mx层轨道,以及邻近该第三Mx层轨道和该底边缘的第四Mx层轨道。
方面6是根据方面5所述的单元,其中Mx层互连件的该第一集合包括在该第二Mx层轨道上的第一Mx层互连件,并且该第三Mx层轨道为空。
方面7是根据方面5所述的单元,其中Mx层互连件的该第一集合包括在该第三Mx层轨道上的第一Mx层互连件,并且该第二Mx层轨道为空。
方面8是根据方面5所述的单元,其中Mx层互连件的该第一集合包括在该第二Mx层轨道上的第一Mx层互连件,并且包括在该第三Mx层轨道上的第二Mx层互连件。
方面9是根据方面5所述的单元,其中Mx层互连件的该第二集合包括在该第一Mx层轨道上的第一Mx层互连件,并且该第四Mx层轨道为空。
方面10是根据方面5所述的单元,其中Mx层互连件的该第二集合包括在该第四Mx层轨道上的第一Mx层互连件,并且该第一Mx层轨道为空。
方面11是根据方面5所述的单元,其中Mx层互连件的该第二集合包括在该第一Mx层轨道上的第一Mx层互连件,并且包括在该第四Mx层轨道上的第二Mx层互连件。
方面12是根据方面1所述的单元,其中该第一电压是电源电压,并且该第二电压是地电压。
方面13是根据方面1所述的单元,其中该第二电压是电源电压,并且该第一电压是地电压。
方面14是一种IC,包括邻接的多个单元,其中每个单元包括:Mx层互连件的第一集合,耦合到第一电压;以及Mx层互连件的第二集合,耦合到不同于该第一电压的第二电压。每个单元还包括在该Mx层下方的MIM电容器结构。该MIM电容器结构包括CTM、CBM以及在部分该CTM与部分该CBM之间的绝缘体。该Mx层互连件的第一集合耦合到该CTM。Mx层互连件的该第二集合耦合到该CBM。该MIM电容器结构在该Mx层与Mx-1层之间。该MIM电容器结构包括多个开口。该MIM电容器结构跨该多个单元是连续的。
方面15是根据方面14所述的IC,其中对于每个单元,Mx层互连件的该第一集合通过多个过孔耦合到该CTM。
方面16是根据方面15所述的IC,其中该邻接的多个单元包括第一单元集合和第二单元集合。该第一单元集合具有第一数目的过孔,该第一数目的过孔通过Mx层互连件的该第一集合中的至少一个Mx层互连件将该CTM耦合到该第一电压。该第二单元集合具有第二数目的过孔,该第二数目的过孔通过Mx层互连件的该第一集合中的至少一个Mx层互连件将该CTM耦合到该第一电压。过孔的该第一数目不同于过孔的该第二数目。
方面17是根据方面14至16中任一项所述的IC,其中对于每个单元,Mx层互连件的该第二集合通过多个过孔耦合到该CBM。
方面18是根据方面17所述的IC,其中该邻接的多个单元包括第一单元集合和第二单元集合。该第一单元集合具有第一数目的过孔,第一数目的过孔通过该Mx层互连件的该第二集合中的至少一个Mx层互连件将该CBM耦合到该第二电压。该第二单元集合具有第二数目的过孔,该第二数目的过孔通过Mx层互连件的该第二集合中的至少一个Mx层互连件将该CBM耦合到该第二电压。过孔的该第一数目不同于过孔的该第二数目。
方面19是根据方面14所述的IC,其中对于每个单元,该单元具有顶边缘、右边缘、底边缘和左边缘,其中多个Mx层轨道在第一方向上在该左边缘与该右边缘之间延伸,该多个Mx层轨道包括邻近该顶边缘的第一Mx层轨道、邻近该第一Mx层轨道的第二Mx层轨道、邻近该第二Mx层轨道的第三Mx层轨道,以及邻近该第三Mx层轨道和该底边缘的第四Mx层轨道。
方面20是根据方面19所述的IC,其中至少对于该多个单元中的该单元的子集,Mx层互连件的该第一集合包括在该第二Mx层轨道上的第一Mx层互连件,并且该第三Mx层轨道为空。
方面21是根据方面19所述的IC,其中至少对于该多个单元中的该单元的子集,Mx层互连件的该第一集合包括在该第三Mx层轨道上的第一Mx层互连件,并且该第二Mx层轨道为空。
方面22是根据方面19所述的IC,其中至少对于该多个单元中的该单元的子集,Mx层互连件的该第一集合包括在该第二Mx层轨道上的第一Mx层互连件,并且包括在该第三Mx层轨道上的第二Mx层互连件。
方面23是根据方面19所述的IC,其中至少对于该多个单元中的该单元的子集,Mx层互连件的该第二集合包括在该第一Mx层轨道上的第一Mx层互连件,并且该第四Mx层轨道为空。
方面24是根据方面19所述的IC,其中至少对于该多个单元中的该单元的子集,Mx层互连件的该第二集合包括在该第四Mx层轨道上的第一Mx层互连件,并且该第一Mx层轨道为空。
方面25是根据方面19所述的IC,其中至少对于该多个单元中的该单元的子集,Mx层互连件的该第二集合包括在该第一Mx层轨道上的第一Mx层互连件,并且包括在该第四Mx层轨道上的第二Mx层互连件。
方面26是根据方面14至25中任一项所述的IC,其中该第一电压是电源电压,并且该第二电压是地电压。
方面27是根据方面14至25中任一项所述的IC,其中该第二电压是电源电压,并且该第一电压是地电压。
方面28是根据方面14至27中任一项所述的IC,其中对于每个单元,该MIM电容器结构在该单元内是连续的,并且延伸到该单元的至少两个边缘。
方面29是根据方面14至28中任一项所述的IC,其中对于每个单元,该MIM电容器结构在该单元内是连续的,并且延伸到该单元的每个边缘。
Claims (29)
1.一种集成电路(IC)上的单元,包括:
金属x(Mx)层互连件的第一集合,耦合到第一电压;
Mx层互连件的第二集合,耦合到不同于所述第一电压的第二电压;以及
金属绝缘体金属(MIM)电容器结构,在所述Mx层下方,所述MIM电容器结构包括电容器顶部金属(CTM)、电容器底部金属(CBM)以及在部分所述CTM与部分所述CBM之间的绝缘体,Mx层互连件的所述第一集合耦合到所述CTM,Mx层互连件的所述第二集合耦合到所述CBM,所述MIM电容器结构在所述Mx层与金属x-1(Mx-1)层之间,所述MIM电容器结构包括多个开口,所述MIM电容器结构在所述单元内是连续的,并且延伸到所述单元的至少两个边缘。
2.根据权利要求1所述的单元,其中所述MIM电容器结构延伸到所述单元的每个边缘。
3.根据权利要求1所述的单元,其中Mx层互连件的所述第一集合通过多个过孔耦合到所述CTM。
4.根据权利要求1所述的单元,其中Mx层互连件的所述第二集合通过多个过孔耦合到所述CBM。
5.根据权利要求1所述的单元,其中所述单元具有顶边缘、右边缘、底边缘和左边缘,其中多个Mx层轨道在第一方向上在所述左边缘与所述右边缘之间延伸,所述多个Mx层轨道包括邻近所述顶边缘的第一Mx层轨道、邻近所述第一Mx层轨道的第二Mx层轨道、邻近所述第二Mx层轨道的第三Mx层轨道以及邻近所述第三Mx层轨道和所述底边缘的第四Mx层轨道。
6.根据权利要求5所述的单元,其中Mx层互连件的所述第一集合包括在所述第二Mx层轨道上的第一Mx层互连件,并且所述第三Mx层轨道为空。
7.根据权利要求5所述的单元,其中Mx层互连件的所述第一集合包括在所述第三Mx层轨道上的第一Mx层互连件,并且所述第二Mx层轨道为空。
8.根据权利要求5所述的单元,其中Mx层互连件的所述第一集合包括在所述第二Mx层轨道上的第一Mx层互连件,并且包括在所述第三Mx层轨道上的第二Mx层互连件。
9.根据权利要求5所述的单元,其中Mx层互连件的所述第二集合包括在所述第一Mx层轨道上的第一Mx层互连件,并且所述第四Mx层轨道为空。
10.根据权利要求5所述的单元,其中Mx层互连件的所述第二集合包括在所述第四Mx层轨道上的第一Mx层互连件,并且所述第一Mx层轨道为空。
11.根据权利要求5所述的单元,其中Mx层互连件的所述第二集合包括在所述第一Mx层轨道上的第一Mx层互连件,并且包括在所述第四Mx层轨道上的第二Mx层互连件。
12.根据权利要求1所述的单元,其中所述第一电压为电源电压,并且所述第二电压为地电压。
13.根据权利要求1所述的单元,其中所述第二电压为电源电压,并且所述第一电压为地电压。
14.一种集成电路(IC),包括:
邻接的多个单元,每个单元包括:
金属x(Mx)层互连件的第一集合,耦合到第一电压;
Mx层互连件的第二集合,耦合到不同于所述第一电压的第二电压;以及
金属绝缘体金属(MIM)电容器结构,在所述Mx层下方,所述MIM电容器结构包括电容器顶部金属(CTM)、电容器底部金属(CBM)以及在部分所述CTM与部分所述CBM之间的绝缘体,Mx层互连件的所述第一集合耦合到所述CTM,Mx层互连件的所述第二集合耦合到所述CBM,所述MIM电容器结构在所述Mx层与金属x-1(Mx-1)层之间,所述MIM电容器结构包括多个开口,所述MIM电容器结构跨所述多个单元是连续的。
15.根据权利要求14所述的IC,其中对于每个单元,Mx层互连件的所述第一集合通过多个过孔耦合到所述CTM。
16.根据权利要求15所述的IC,其中所述邻接的多个单元包括第一单元集合和第二单元集合,所述第一单元集合具有第一数目的过孔,所述第一数目的过孔通过Mx层互连件的所述第一集合中的至少一个Mx层互连件将所述CTM耦合到所述第一电压,所述第二单元集合具有第二数目的过孔,所述第二数目的过孔通过Mx层互连件的所述第一集合中的至少一个Mx层互连件将所述CTM耦合到所述第一电压,过孔的所述第一数目不同于过孔的所述第二数目。
17.根据权利要求14所述的IC,其中对于每个单元,Mx层互连件的所述第二集合通过多个过孔耦合到所述CBM。
18.根据权利要求17所述的IC,其中所述邻接的多个单元包括第一单元集合和第二单元集合,所述第一单元集合具有第一数目的过孔,所述第一数目的过孔通过Mx层互连件的所述第二集合中的至少一个Mx层互连件将所述CBM耦合到所述第二电压,所述第二单元集合具有第二数目的过孔,所述第二数目的过孔通过Mx层互连件的所述第二集合中的至少一个Mx层互连件将所述CBM耦合到所述第二电压,过孔的所述第一数目不同于过孔的所述第二数目。
19.根据权利要求14所述的IC,其中对于每个单元,所述单元具有顶边缘、右边缘、底边缘和左边缘,其中多个Mx层轨道在第一方向上在所述左边缘与所述右边缘之间延伸,所述多个Mx层轨道包括邻近所述顶边缘的第一Mx层轨道、邻近所述第一Mx层轨道的第二Mx层轨道、邻近所述第二Mx层轨道的第三Mx层轨道以及邻近所述第三Mx层轨道和所述底边缘的第四Mx层轨道。
20.根据权利要求19所述的IC,其中至少对于所述多个单元中的所述单元的子集,Mx层互连件的所述第一集合包括在所述第二Mx层轨道上的第一Mx层互连件,并且所述第三Mx层轨道为空。
21.根据权利要求19所述的IC,其中至少对于所述多个单元中的所述单元的子集,Mx层互连件的所述第一集合包括在所述第三Mx层轨道上的第一Mx层互连件,并且所述第二Mx层轨道为空。
22.根据权利要求19所述的IC,其中至少对于所述多个单元中的所述单元的子集,Mx层互连件的所述第一集合包括在所述第二Mx层轨道上的第一Mx层互连件,并且包括在所述第三Mx层轨道上的第二Mx层互连件。
23.根据权利要求19所述的IC,其中至少对于所述多个单元中的所述单元的子集,Mx层互连件的所述第二集合包括在所述第一Mx层轨道上的第一Mx层互连件,并且所述第四Mx层轨道为空。
24.根据权利要求19所述的IC,其中至少对于所述多个单元中的所述单元的子集,Mx层互连件的所述第二集合包括在所述第四Mx层轨道上的第一Mx层互连件,并且所述第一Mx层轨道为空。
25.根据权利要求19所述的IC,其中至少对于所述多个单元中的所述单元的子集,Mx层互连件的所述第二集合包括在所述第一Mx层轨道上的第一Mx层互连件,并且包括在所述第四Mx层轨道上的第二Mx层互连件。
26.根据权利要求14所述的IC,其中所述第一电压为电源电压,并且所述第二电压为地电压。
27.根据权利要求14所述的IC,其中所述第二电压为电源电压,并且所述第一电压为地电压。
28.根据权利要求14所述的IC,其中对于每个单元,所述MIM电容器结构在所述单元内是连续的,并且延伸到所述单元的至少两个边缘。
29.根据权利要求28所述的IC,其中对于每个单元,所述MIM电容器结构在所述单元内是连续的,并且延伸到所述单元的每个边缘。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IN202041024347 | 2020-06-10 | ||
IN202041024347 | 2020-06-10 | ||
US17/081,720 | 2020-10-27 | ||
US17/081,720 US11476186B2 (en) | 2020-06-10 | 2020-10-27 | MIMCAP architecture |
PCT/US2021/031640 WO2021252118A1 (en) | 2020-06-10 | 2021-05-10 | Mimcap architecture |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115699311A true CN115699311A (zh) | 2023-02-03 |
Family
ID=78824047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202180037592.2A Pending CN115699311A (zh) | 2020-06-10 | 2021-05-10 | Mimcap架构 |
Country Status (7)
Country | Link |
---|---|
US (1) | US11476186B2 (zh) |
EP (1) | EP4165685A1 (zh) |
KR (1) | KR20230021660A (zh) |
CN (1) | CN115699311A (zh) |
BR (1) | BR112022024487A2 (zh) |
TW (1) | TW202213684A (zh) |
WO (1) | WO2021252118A1 (zh) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6191479B1 (en) | 1999-02-13 | 2001-02-20 | Advanced Micro Devices, Inc. | Decoupling capacitor configuration for integrated circuit chip |
JP4882455B2 (ja) | 2006-03-31 | 2012-02-22 | 富士通セミコンダクター株式会社 | 半導体集積回路のユニットセルおよびユニットセルを使用した配線方法および配線プログラム |
US8617949B2 (en) | 2009-11-13 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor and method for making same |
US9324780B2 (en) | 2013-11-01 | 2016-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal (MIM) capacitor structure including redistribution layer |
US9876007B1 (en) | 2016-05-09 | 2018-01-23 | Macom Connictivity Solutions, Llc | MIMcap creation and utilization methodology |
EP3574525B1 (en) * | 2017-01-26 | 2023-08-09 | HRL Laboratories, LLC | A scalable, stackable, and beol-process compatible integrated neuron circuit |
US10811357B2 (en) | 2017-04-11 | 2020-10-20 | Samsung Electronics Co., Ltd. | Standard cell and an integrated circuit including the same |
US11038012B2 (en) | 2017-04-28 | 2021-06-15 | AP Memory Technology Corp. | Capacitor device and manufacturing method therefor |
-
2020
- 2020-10-27 US US17/081,720 patent/US11476186B2/en active Active
-
2021
- 2021-05-10 KR KR1020227042696A patent/KR20230021660A/ko active Search and Examination
- 2021-05-10 EP EP21729386.9A patent/EP4165685A1/en active Pending
- 2021-05-10 TW TW110116732A patent/TW202213684A/zh unknown
- 2021-05-10 WO PCT/US2021/031640 patent/WO2021252118A1/en unknown
- 2021-05-10 BR BR112022024487A patent/BR112022024487A2/pt unknown
- 2021-05-10 CN CN202180037592.2A patent/CN115699311A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
BR112022024487A2 (pt) | 2022-12-27 |
KR20230021660A (ko) | 2023-02-14 |
EP4165685A1 (en) | 2023-04-19 |
WO2021252118A1 (en) | 2021-12-16 |
US20210391249A1 (en) | 2021-12-16 |
TW202213684A (zh) | 2022-04-01 |
US11476186B2 (en) | 2022-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8021954B2 (en) | Integrated circuit system with hierarchical capacitor and method of manufacture thereof | |
US7994606B2 (en) | De-coupling capacitors produced by utilizing dummy conductive structures integrated circuits | |
US9064079B2 (en) | Power layout for integrated circuits | |
US9041148B2 (en) | Metal-insulator-metal capacitor structures | |
US8536016B2 (en) | Integrated circuit system with hierarchical capacitor and method of manufacture thereof | |
US20140159200A1 (en) | High-density stacked planar metal-insulator-metal capacitor structure and method for manufacturing same | |
US8134824B2 (en) | Decoupling capacitors | |
US20080099880A1 (en) | Method, system and design structure for symmetrical capacitor | |
US7994610B1 (en) | Integrated capacitor with tartan cross section | |
JP2009231831A (ja) | 蓄積キャパシタ及びそれを備える半導体メモリ装置 | |
JP2004342924A (ja) | 容量セルと半導体装置及びその製造方法 | |
US7301217B2 (en) | Decoupling capacitor design | |
US6934171B2 (en) | Semiconductor integrated circuit having voltage-down circuit regulator and charge sharing | |
CN115699311A (zh) | Mimcap架构 | |
US20210375747A1 (en) | Intertwined well connection and decoupling capacitor layout structure for integrated circuits | |
EP2410658A2 (en) | Defectivity-immune technique of implementing MIM-based decoupling capacitors | |
US7829973B2 (en) | N cell height decoupling circuit | |
US8283713B2 (en) | Logic-based eDRAM using local interconnects to reduce impact of extension contact parasitics | |
US9147654B2 (en) | Integrated circuit system employing alternating conductive layers | |
JP2006059939A (ja) | Misキャパシタおよびmisキャパシタ作成方法 | |
US12009295B2 (en) | Comb / fishbone metal stack | |
US20230141245A1 (en) | Comb / fishbone metal stack | |
US20220416011A1 (en) | Capacitor structure | |
EP3545553A1 (en) | Decoupling capacitor with metal programmable knee frequency | |
US20240030162A1 (en) | Semiconductor device with improved esd performance, esd reliability and substrate embedded powergrid approach |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |