CN115658414A - 基于risc-v架构处理器核的功能验证方法及平台 - Google Patents
基于risc-v架构处理器核的功能验证方法及平台 Download PDFInfo
- Publication number
- CN115658414A CN115658414A CN202211705716.2A CN202211705716A CN115658414A CN 115658414 A CN115658414 A CN 115658414A CN 202211705716 A CN202211705716 A CN 202211705716A CN 115658414 A CN115658414 A CN 115658414A
- Authority
- CN
- China
- Prior art keywords
- instruction
- simulation
- verification
- log file
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012795 verification Methods 0.000 title claims abstract description 100
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004088 simulation Methods 0.000 claims abstract description 56
- 239000000700 radioactive tracer Substances 0.000 claims abstract description 29
- 238000012360 testing method Methods 0.000 claims description 60
- 230000002093 peripheral effect Effects 0.000 claims description 55
- 230000006870 function Effects 0.000 claims description 14
- 238000010276 construction Methods 0.000 claims description 5
- 238000010200 validation analysis Methods 0.000 claims 3
- 238000013461 design Methods 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
本发明提供了一种基于RISC‑V架构处理器核的功能验证方法及平台，通过在处理器核上加载了Tracer部件，使得在处理器核上输入机器码进行仿真时，可以有效的跟踪指令地址、指令、通用寄存器、控制状态寄存器等用于比对的信息，进而与处理器模拟器生成的模拟仿真文件进行比对。通过追溯比较时发生错误指令的功能模块实现位置，即可逐步排查设计中出现的问题，相较于传统方法通过观察波形查找错误原因，本发明可以精准地定位错误，便于设计者修改错误，极大地提高了验证效率。
Description
技术领域
本发明属于处理器领域，尤其是涉及一种基于RISC-V架构处理器核的功能验证方法及平台。
背景技术
RISC-V最早源自2010年美国加州大学伯克利分校Krste Asanović教授主持的一个关于开源计算机系统的研究项目。在设计RISC-V指令集的时候，吸取了过去四代精简指令集计算机(Reduced Instruction Set Computer，RISC)以及复杂指令集计算机（ComplexInstruction Set Computer，CISC）的经验教训，具有指令集规模小、模块化、可扩展、支持代码压缩等优点，而且相较于其他开源架构（SPARC、OpenRISC）开源程度更高，维护更完善。
处理器作为信息产业的基础硬件核心，随着信息系统的大规模扩展，集成电路制造工艺越来越先进，处理器设计复杂度也越来越高，对处理器验证工作的考验也越来越严峻，验证是芯片设计的关键环节，通常占处理器芯片研发流程60%以上的时间。功能验证的目标是确保其验证的处理器的功能正确性及基本规范，其实现方法有模拟验证、基于FPGA和硬件加速器的仿真验证、形式验证等。其中，目前主要的验证方法是模拟验证，然而由于处理器验证空间巨大，需要产生大量的测试激励用于模拟验证测试。测试激励根据生成方式不同可以分为定向测试和随机测试，定向测试主要用于测试待验证设计的内部已知的设计功能，而随机测试则可以覆盖未知的功能点边界情况，通过产生大量的指令验证数量，逐步接近处理器IP核的真实运行情况，更早的发现更多的bug，从而提高验证效率。
与典型的逻辑电路相比，处理器包含的状态更为复杂，且有效的响应更多，因此必须要查找和测试极端情况，寄存器传输级（RTL）的模拟测试就不再能够满足验证需求，同时也不能在合理的时间内完整覆盖测试范围；仿真验证的测试速度更高，但由于需要满足周期精度的需求，导致了测试更加复杂。最早Google开发团队发布了基于UVM的riscv-dv随机指令生成器，但是该随机指令生成器有着生成速度慢、定位错误难和成本高的缺点。因此当前高性能处理器验证面临的挑战主要为以下三个方面：（1）验证周期长，效率低；（2）验证覆盖率难以保证；（3）追溯并调试错误难度大。如何在保证验证覆盖率的前提下，缩短验证周期并能精确定位到错误是目前处理器验证亟需解决的问题。
发明内容
本发明所要解决的技术问题是怎样解决RISC-V指令集架构的处理器进行功能验证时验证周期长，定位错误难，验证覆盖范围小的问题，提出了一种基于RISC-V架构处理器核的功能验证方法及平台。
为解决上述技术问题，本发明所采用的技术方案是：
一种基于RISC-V架构处理器核的功能验证方法，包括以下步骤：
步骤1：生成随机指令验证集，所述验证集为用于随机测试的验证集；
步骤2：对所生成的验证集进行编译、汇编、链接生成机器码；
步骤3：将所述机器码输入处理器模拟器中进行模拟仿真，生成模拟日志文件；同时将所述机器码输入到加载了Tracer部件的处理器核中进行仿真运行，生成Tracer日志文件；
步骤4：对模拟日志文件和Tracer日志文件中的内容进行比对，如果内容一致，则测试通过，如果内容不一致，则给出不一致的具体内容。
进一步地，所述验证集还包括用于随机外设SoC测试的验证集。
进一步地，用于随机外设SoC测试的验证集是指：对RISC-V指令信息中寄存器以及立即数信息进行了约束的验证集。
进一步地，对RISC-V指令信息中寄存器以及立即数信息进行约束的具体方法是：对生成的访存地址中的寄存器地址以及地址偏移量进行约束，使生成的访存地址能被约束在外设模块的地址区间内。
进一步地，当对外设SoC测试时，提高访存指令占比。
进一步地，所述模拟日志文件和Tracer日志文件分别包括指令地址、指令内容、源寄存器地址、目的寄存器地址、源寄存器和目的寄存器的读写内容、存储器访问地址、存储器读写数据、存储器掩码。
本发明还提供了一种基于RISC-V架构处理器核的功能验证平台，包括以下模块：
指令生成模块：用于生成随机指令验证集，所述验证集为用于随机测试的验证集；
编译模块：用于对指令生成模块所生成的验证集进行编译、汇编、链接生成机器码；
仿真模块：用于将所述机器码输入处理器模拟器中进行模拟仿真，生成模拟日志文件；同时将所述机器码输入到加载了Tracer部件的处理器核中进行仿真运行，生成Tracer日志文件；
比较模块：用于对仿真模块所生成的模拟日志文件和Tracer日志文件中的内容进行比对，如果内容一致，则测试通过，如果内容不一致，则给出不一致的具体内容。
进一步地，所述指令生成模块生成的指令验证集中，还包括用于随机外设SoC测试的验证集。
进一步地，所述指令生成模块在现有的指令配置、生成、构建单元的基础上加入一个指令约束单元，所述指令约束单元用于对外围SoC指令测试时对生成指令中的访存地址中的寄存器地址以及地址偏移量进行约束，使生成的访存地址能被约束在外设模块的地址区间内，用于随机外设SoC测试的验证集由所述指令约束单元对生成指令的寄存器地址以及地址偏移量进行约束。
进一步地，所述指令约束单元为可选单元，当进行外围SoC指令测试时则进行调用，在进行随机指令测试时则停止调用。
采用上述技术方案，本发明具有如下有益效果：
本发明提供的一种基于RISC-V架构处理器核的功能验证方法及平台，通过在处理器核上加载了Tracer部件，使得在处理器核上输入机器码进行仿真时，可以有效的跟踪指令地址、指令、通用寄存器、控制状态寄存器等用于比对的信息，进而与处理器模拟器生成的模拟仿真文件进行比对。通过追溯比较时发生错误指令的功能模块实现位置，即可逐步排查设计中出现的问题，相较于传统方法通过观察波形查找错误原因，本发明可以精准地定位错误，便于设计者修改错误，极大地提高了验证效率。
此外，本发明还通过在验证集中包括用于随机外设SoC测试的验证集，使得可以对外设SoC进行测试，从而在硬件层面先对外设SoC进行测试，测试通过后，再通过手写C语言对外设SoC进行上板测试，降低了上板测试的错误率，提高了整体验证效率。同时本发明采用的添加了约束模块的随机指令生成器相比于Google开发团队发布的riscv-dv随机指令生成器，具有验证覆盖率高、生成速度快、成本低的优点。
附图说明
图1为本发明系统流程图；
图2为处理器核与外设互联示意图；
图3为RISC-V指令集访存指令结构组成示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示出了本发明一种基于RISC-V架构处理器核的功能验证方法的具体实施例，包括以下步骤：
步骤1：生成随机指令验证集，所述验证集为用于随机测试的验证集。
步骤2：对所生成的验证集进行编译、汇编、链接生成机器码。
本实施例中，使用RISC-V开源工具链对验证集进行编译、汇编、链接，生成硬件可以识别的机器码。
步骤3：将所述机器码输入处理器模拟器中进行模拟仿真，生成模拟日志文件；同时将所述机器码输入到加载了Tracer部件的处理器核中进行仿真运行，生成Tracer日志文件。
步骤4：对模拟日志文件和Tracer日志文件中的内容进行比对，如果内容一致，则测试通过，如果内容不一致，则给出不一致的具体内容。
本实施例中，通过在处理器核中加载了Tracer部件，使得在处理器核上输入机器码进行仿真时，可以有效的跟踪指令地址、指令、通用寄存器、控制状态寄存器等用于比对的信息。进而与处理器模拟器生成的模拟仿真文件进行比对。通过对比可以追溯发生错误的指令的位置，即可逐步排查设计中出现的问题，相较于传统方法通过观察波形查找错误原因，本发明可以精准地定位错误，便于设计者修改错误，极大地提高了验证效率。Tracer部件负责记录处理器核在指令运行完成时寄存器和存储器的读写情况。
本实施例中，为了全面地进行验证，所述验证集还包括用于随机外设SoC测试的验证集。所述验证集包含寄存器堆初始化信息、指令数量、汇编指令、数据存储器内容信息，对验证集进行编译、汇编、链接生成机器码。为了使验证集包括用于随机外设SoC测试的指令信息，需要对RISC-V指令信息中寄存器以及立即数信息进行约束，约束的方法是对生成指令中的访存地址中的寄存器地址以及地址偏移量进行约束，使生成的访存地址能被约束在外设模块的地址区间内。因为有了此约束，才使得可以对外设SoC进行测试，在硬件层面先对外设SoC进行测试，测试通过后，再通过传统测试方法，手写C语言对外设SoC进行上板测试，降低了上板测试的错误率，提高了整体验证效率。同时因为添加了这一指令生成模块的指令约束单元，弥补了硬件层面外设SoC验证的空缺，为上板测试外设多加了一层保障。
本实施例中，生成的所述模拟日志文件和Tracer日志文件分别包括指令地址、指令内容、源寄存器地址、目的寄存器地址、源寄存器和目的寄存器的读写内容、存储器访问地址、存储器读写数据、存储器掩码这些信息，由于都包括这些信息，所以可以进行比对其是否一致，不一致则表明指令测试没有通过。为了使日志文件便于比较，对模拟日志文件和Tracer日志文件进行了格式转换，生成简单且通用的逗号分隔值文件(Comma SeperatedValues，CSV)。然后对这两个CSV文件进行对比。
本发明还提供了一种基于RISC-V架构处理器核的功能验证平台，包括以下模块：
指令生成模块：用于生成随机指令验证集，所述验证集为用于随机测试的验证集。
编译模块：用于对指令生成模块所生成的验证集进行编译、汇编、链接生成机器码。本实施例中，使用RISC-V开源工具链对验证集进行编译、汇编、链接，生成硬件可以识别的机器码。
仿真模块：用于将所述机器码输入处理器模拟器中进行模拟仿真，生成模拟日志文件；同时将所述机器码输入加载了Tracer部件的处理器核中进行仿真运行，生成Tracer日志文件。
比较模块：用于对仿真模块所生成的模拟日志文件和Tracer日志文件中的内容进行比对，如果内容一致，则测试通过，如果内容不一致，则给出不一致的具体内容。
本实施例中，通过在处理器核中加载了Tracer部件，使得在处理器核上输入机器码进行仿真时，可以有效的记录指令地址、指令、通用寄存器、控制状态寄存器等用于比对的信息。进而与处理器模拟器生成的模拟仿真文件进行比对。即可逐步排查设计中出现的问题，相较于传统方法通过观察波形查找错误原因，本发明可以精准地定位错误，便于设计者修改错误，极大地提高了验证效率。且为了全面地进行验证，所述指令生成模块生成的指令验证集中，还包括用于随机外设SoC测试的验证集。
但是为了生成用于随机外设SoC测试的验证集，所述指令生成模块在现有的指令配置、生成、构建单元的基础上加入一个指令约束单元，所述指令约束单元用于对外围SoC指令测试时对生成指令中的访存地址中的寄存器地址以及地址偏移量进行约束，使生成的访存地址能被约束在外设模块的地址区间内，用于随机外设SoC测试的验证集由所述指令约束单元对生成指令的寄存器地址以及地址偏移量进行约束。本实施例中，指令生成模块，包括指令约束单元、指令配置单元、指令构建单元，用于添加指令约束、配置存储单元以及指令占比、构建并生成汇编指令。指令生成模块生成的指令可用于随机指令测试以及外设SoC指令测试两种测试情景。指令生成模块用于生成符合RISC-V架构、指令配置以及指令约束的二进制数；指令配置单元用于对存储器容量、指令数量、类型、权重进行配置；指令构建单元用于将二进制数进行序列混合构建为汇编文件。
对外设SoC进行测试时，模拟器对外设进行访问体现为对数据存储器的访存的特性，而对数据存储器的访问又取决于RISC-V访存指令中的寄存器和立即数信息，因此对开源随机指令生成器riscv-torture进行改进优化，在原有的指令配置和构建单元的基础上加入一个可选的指令约束单元，组成新的随机指令生成器torture，进行外设SoC测试时调用该约束单元。指令约束单元则用于进行外围SoC指令测试时对生成指令中的寄存器地址以及地址偏移量进行约束，使生成的指令地址能被约束在外设模块的地址区间内；在进行外围SoC指令测试时调用指令约束单元并且在指令配置单元提高访存指令占比，进行随机指令测试时停止调用指令约束单元，最后生成大量的符合测试需求的随机指令，相比于Google开发团队发布的riscv-dv随机指令生成器，具有生成速度高、成本低的优点。
本实施例提供的处理器核支持RV32I、RV32M指令集，在本实施例中的处理器核进行随机指令测试以及随机外设SoC测试时，对torture的配置单元中的访存指令、分支跳转指令、算术逻辑指令、乘法扩展指令等数量及权重进行设置；具体地，进行外设SoC测试时，实际处理器应用中需要结合外围设备模块来实现控制和计算功能，而访问外设在处理器模拟器中体现为对数据存储器的读写。
具体地，将处理器核的指令和数据通道封装为AXI4接口，作为主机与AXI互联(AXIInterconnect)一端相连；AXI互联的另一端与同样为AXI4封装接口的作为从机的外设模块相连。本实施例中外设模块采用Blockram、GPIO和UART实现，其中ROM和RAM均由Blockram实现，分别作为指令存储器和数据存储器使用；GPIO作为通用输入输出接口，控制引脚的输入输出方向从而控制处理器核；UART为通用异步收发传输器，负责处理器与上位机之间的信息交互。外设模块中的每个从机都有相应的地址区间，以图2所示为例，ROM的地址区间为0x0000000到0x0fffffff，RAM的地址区间为0x10000000到0x1fffffff，GPIO的地址区间为0x20000000到0x2fffffff，UART的地址区间为0x30000000到0x3fffffff,每个外设占用256Mb的存储空间。AXI互联通过访存指令的访存地址所处的外设地址区间，将主机的控制信号经过仲裁器发送给需要访问的从机。
具体地，访存指令Load和Store的结构组成如图3所示，进行外设SoC测试时，Load指令会将外设中有效地址的值复制一份到rd寄存器，而Store指令会将rs2寄存器中的值复制到外设中的有效地址。因此，在指令约束单元对基址寄存器以及偏移量进行约束，保证rs1寄存器中的内容与偏移量部分相加后的地址处于外设地址区间0x00000000~0x3fffffff内。
本实施例中，仿真模块是指将机器码分别送入模拟器单元的数据存储器和RTL的指令存储器中进行仿真。模拟器是软件层面的处理器指令仿真器，不同的指令具有不同的黄金(Golden)模型，仿真完成后生成包含寄存器和存储器内容的模拟日志文件；而RTL是处理器核的硬件电路部分，通过仿真器将RTL Verilog代码编译成C++模型进行仿真，通过Tracer部件记录处理器核在运行时寄存器和存储器的内容，生成Tracer日志文件。
本实施例中，为了使仿真模块生成的模拟日志文件和Tracer日志文件能够进行比对，对模拟日志文件和Tracer日志文件进行了格式转换，生成简单且通用的CSV文件,然后对这两个CSV文件进行对比。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种基于RISC-V架构处理器核的功能验证方法，其特征在于，包括以下步骤：
步骤1：生成随机指令验证集，所述验证集为用于随机测试的验证集；
步骤2：对所生成的验证集进行编译、汇编、链接生成机器码；
步骤3：将所述机器码输入处理器模拟器中进行模拟仿真，生成模拟日志文件；同时将所述机器码输入到加载了Tracer部件的处理器核中进行仿真运行，生成Tracer日志文件；
步骤4：对模拟日志文件和Tracer日志文件中的内容进行比对，如果内容一致，则测试通过，如果内容不一致，则给出不一致的具体内容。
2.根据权利要求1所述的方法，其特征在于，所述验证集还包括用于随机外设SoC测试的验证集。
3.根据权利要求2所述的方法，其特征在于，用于随机外设SoC测试的验证集是指：对RISC-V指令信息中寄存器以及立即数信息进行了约束的验证集。
4.根据权利要求3所述的方法，其特征在于，对RISC-V指令信息中寄存器以及立即数信息进行约束的具体方法是：对生成的访存地址中的寄存器地址以及地址偏移量进行约束，使生成的访存地址能被约束在外设模块的地址区间内。
5.根据权利要求4所述的方法，其特征在于，当对外设SoC测试时，提高访存指令占比。
6.根据权利要求1至5任一项所述的方法，其特征在于，所述模拟日志文件和Tracer日志文件分别包括指令地址、指令内容、源寄存器地址、目的寄存器地址、源寄存器和目的寄存器的读写内容、存储器访问地址、存储器读写数据、存储器掩码。
7.一种基于RISC-V架构处理器核的功能验证平台，其特征在于，包括以下模块：
指令生成模块：用于生成随机指令验证集，所述验证集为用于随机测试的验证集；
编译模块：用于对指令生成模块所生成的验证集进行编译、汇编、链接生成机器码；
仿真模块：用于将所述机器码输入处理器模拟器中进行模拟仿真，生成模拟日志文件；同时将所述机器码输入到加载了Tracer部件的处理器核中进行仿真运行，生成Tracer日志文件；
比较模块：用于对仿真模块所生成的模拟日志文件和Tracer日志文件中的内容进行比对，如果内容一致，则测试通过，如果内容不一致，则给出不一致的具体内容。
8.根据权利要求7所述的验证平台，其特征在于，所述指令生成模块生成的指令验证集中，还包括用于随机外设SoC测试的验证集。
9.根据权利要求7所述的验证平台，其特征在于，所述指令生成模块在现有的指令配置、生成、构建单元的基础上加入一个指令约束单元，所述指令约束单元用于对外围SoC指令测试时对生成指令中的访存地址中的寄存器地址以及地址偏移量进行约束，使生成的访存地址能被约束在外设模块的地址区间内，用于随机外设SoC测试的验证集由所述指令约束单元对生成指令的寄存器地址以及地址偏移量进行约束。
10.根据权利要求9所述的验证平台，其特征在于，所述指令约束单元为可选单元，当进行外围SoC指令测试时则进行调用，在进行随机指令测试时则停止调用。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211705716.2A CN115658414A (zh) | 2022-12-29 | 2022-12-29 | 基于risc-v架构处理器核的功能验证方法及平台 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211705716.2A CN115658414A (zh) | 2022-12-29 | 2022-12-29 | 基于risc-v架构处理器核的功能验证方法及平台 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115658414A true CN115658414A (zh) | 2023-01-31 |
Family
ID=85022787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211705716.2A Pending CN115658414A (zh) | 2022-12-29 | 2022-12-29 | 基于risc-v架构处理器核的功能验证方法及平台 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115658414A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117422026A (zh) * | 2023-12-18 | 2024-01-19 | 青岛本原微电子有限公司 | 一种基于risc-v架构的处理器验证系统 |
| CN117851268A (zh) * | 2024-03-07 | 2024-04-09 | 广东省新一代通信与网络创新研究院 | 基于fpga的原型验证平台的高频差分系统 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100269103A1 (en) * | 2009-04-21 | 2010-10-21 | National Tsing Hua University | Method and device for multi-core instruction-set simulation |
| TW201102917A (en) * | 2009-07-10 | 2011-01-16 | Via Tech Inc | Microprocessor integrated circuits and methods for debugging a microprocessor integrated circuit |
| CN102623069A (zh) * | 2012-02-13 | 2012-08-01 | 山东华芯半导体有限公司 | 随机激励闪存模型验证方法 |
| CN105930242A (zh) * | 2016-05-06 | 2016-09-07 | 中国科学院计算技术研究所 | 一种支持精确访存检测的多核处理器随机验证方法及装置 |
| CN109032879A (zh) * | 2017-06-09 | 2018-12-18 | 展讯通信（上海）有限公司 | 多核处理器访存数据检测验证系统及方法 |
| CN109189479A (zh) * | 2018-10-12 | 2019-01-11 | 西安微电子技术研究所 | 一种用于处理器指令集的并行自动化验证方法 |
-
2022
- 2022-12-29 CN CN202211705716.2A patent/CN115658414A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100269103A1 (en) * | 2009-04-21 | 2010-10-21 | National Tsing Hua University | Method and device for multi-core instruction-set simulation |
| TW201102917A (en) * | 2009-07-10 | 2011-01-16 | Via Tech Inc | Microprocessor integrated circuits and methods for debugging a microprocessor integrated circuit |
| CN102623069A (zh) * | 2012-02-13 | 2012-08-01 | 山东华芯半导体有限公司 | 随机激励闪存模型验证方法 |
| CN105930242A (zh) * | 2016-05-06 | 2016-09-07 | 中国科学院计算技术研究所 | 一种支持精确访存检测的多核处理器随机验证方法及装置 |
| CN109032879A (zh) * | 2017-06-09 | 2018-12-18 | 展讯通信（上海）有限公司 | 多核处理器访存数据检测验证系统及方法 |
| CN109189479A (zh) * | 2018-10-12 | 2019-01-11 | 西安微电子技术研究所 | 一种用于处理器指令集的并行自动化验证方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117422026A (zh) * | 2023-12-18 | 2024-01-19 | 青岛本原微电子有限公司 | 一种基于risc-v架构的处理器验证系统 |
| CN117422026B (zh) * | 2023-12-18 | 2024-03-26 | 青岛本原微电子有限公司 | 一种基于risc-v架构的处理器验证系统 |
| CN117851268A (zh) * | 2024-03-07 | 2024-04-09 | 广东省新一代通信与网络创新研究院 | 基于fpga的原型验证平台的高频差分系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102508753B (zh) | Ip核验证系统 | |
| CN105302950B (zh) | 一种软、硬件协同的可编程逻辑器件交联仿真测试方法 | |
| CN115658414A (zh) | 基于risc-v架构处理器核的功能验证方法及平台 | |
| CN115841089B (zh) | 一种基于uvm的系统级芯片验证平台及验证方法 | |
| US20220292248A1 (en) | Method, system and verifying platform for system on chip verification | |
| CN104750603A (zh) | 一种多核dsp软件仿真器及其物理层软件测试方法 | |
| CN111931445A (zh) | 用于调试逻辑系统设计的方法、仿真器及存储介质 | |
| GB2422030A (en) | Automated hardware test script generation | |
| US20070067150A1 (en) | Method and apparatus to provide alternative stimulus to signals internal to a model actively running on a logic simulation hardware emulator | |
| CN115562982A (zh) | 参考模型调试方法、装置、电子设备和存储介质 | |
| CN113807037A (zh) | 一种支持soc设计全流程开发的软件和硬件协同仿真系统 | |
| US20130024178A1 (en) | Playback methodology for verification components | |
| CN102184290B (zh) | 嵌入式微处理器的周期精确和位精确系统级模型构建方法 | |
| Gao et al. | Software and hardware co-verification technology based on virtual prototyping of RF SOC | |
| Zheng et al. | The methods of FPGA software verification | |
| Feng et al. | Design and application of reusable SoC verification platform | |
| Bombieri et al. | Hybrid, incremental assertion-based verification for TLM design flows | |
| CN115185638A (zh) | 一种仿真运行应用程序时获取调用栈的方法及计算设备 | |
| CN113204939A (zh) | 一种全芯片仿真验证方法 | |
| JP2013020425A (ja) | オープンソースソフトウェアを利用したハードウェア・ソフトウェア協調検証方法 | |
| Zhou et al. | The Design Of UVM Verification Platform Based on Data Comparison | |
| CN113673106B (zh) | 一种fpga内核可编程仿真器 | |
| CN115629928B (zh) | 一种面向类脑处理器的软硬协同验证方法及系统 | |
| CN115828590A (zh) | 一种处理器辐照效应建模及仿真系统构建方法 | |
| Kakani et al. | Transactional Test Environment for Faster and Early Verification of Digital Designs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20230131 |