CN115600541A - 目标版图图形的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000003860 storage Methods 0.000 claims abstract description 19
- 238000005520 cutting process Methods 0.000 claims abstract description 17
- 238000007477 logistic regression Methods 0.000 claims abstract description 8
- 230000003287 optical effect Effects 0.000 claims description 18
- 238000012545 processing Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 14
- 238000005311 autocorrelation function Methods 0.000 claims description 9
- 230000011218 segmentation Effects 0.000 claims description 9
- 238000005314 correlation function Methods 0.000 claims description 3
- 238000004458 analytical method Methods 0.000 claims description 2
- 238000012417 linear regression Methods 0.000 claims description 2
- 238000004364 calculation method Methods 0.000 description 5
- 238000005286 illumination Methods 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000009499 grossing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
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Abstract
本发明提供了一种目标版图图形的形成方法，包括：获取集成电路的版图布局数据，依据最小器件和最小特征图形匹配规则进行数据重构获得第一数据；在第一数据的版图布局数据中，根据存储区数据、逻辑区数据和固定IP进行动态切割成多个初始版图布局图形块；根据补偿规则分别对存储区数据、逻辑区数据和固定IP进行调整，以得到每个版图布局图形块的目标图形；对每个版图布局图形块的目标图形分别进行OPC处理，并将所有经过OPC处理后的版图布局图形块进行拼接；使用逻辑回归模型从拼接后的版图布局图形中提取掩模板数据。本发明提高了版图布局图形块位置划分的准确度。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种目标版图图形的形成方法。
背景技术
大规模集成电路普遍采用光刻系统进行制造。光刻系统主要分为：照明系统、掩膜、投影系统及硅片四个系统。照明系统发出的光线经过聚光镜聚焦后入射至掩膜版，掩膜的开口部分透光；经过掩膜后，光线经投影系统入射至涂有光刻胶的硅片上，这样掩膜图形就复制在晶片上。当集成电路的最小特征尺寸和间距减小到光刻机所用光源的波长以下时，由于光的干涉和衍射，以及显影等问题导致曝在晶片上的图形严重失真，我们称之为光学邻近效应(OPE,Optical proximity effect)失真。这些失真引起的偏差可以达到20％，甚至更高，那么对最终的良率会有很大的杀伤。那么为了是光刻结果更符合版图的设计，解决问题的办法就是引入分辨率增强技术(RET,Resolution enhancement technology)。这种技术主要采用光学邻近效应校正(OPC,Optical proximity correction),移相掩膜技术(PSM,Phase Shift Mask)和离轴照明(OAI,Off axis illumination)等方法，以减少光学邻近效应对集成电路成品率的影响。
现有技术的应用于OPC层次化结构的处理方法，主要是将同一个版图单元的所有实例周围的图形环境进行比较归类，将环境相同的实例归类为同一版图单元，环境不同的实例则分化成新的版图单元。为了更加有效的进行比较归类,之前往往还要对版图的层次结构进行合并、切分和集群，二层化等修改.上述传统的层次化结构处理方法主要存在以下缺点：1)层次结构不清晰,利用效率低；2)运算复杂度较高，运行时间较久；3)对版图的层次结构修改较多，造成层次信息丢失或者错乱,不利于后续的排错处理。
然而，随着集成电路制造的关键尺寸不断减小，在进入28纳米工艺节点后，客户设计越来越复杂，其中对于后段金属层标准静态存储器(SRAM)来说，标准SRAM种类已超过5种，并行不同产品间SRAM边缘并不固定。为了满足工艺要求，往往要对不同种类标准SRAM进行特殊尺寸调整，常用的方法是通过图形线宽(width)、间距(space)、长度(length)等特征分别挑选出不同类型的SRAM，再进行不同的调整。但传统方法在遇到SRAM边缘发生变化时，传统挑选方式会出现匹配度低的情况，从而导致特殊调整失效。而且进行OPC处理之前的初始版图一般是由较多的层次结构，同一版图单元可以被调用很多次,由于不同的版图单元的周围环境图形不同，其OPC的结果也不相同。
在对包含特定重复图形的版图做常规OPC的时候，OPC修正后在特定重复图形区域可能会存在不同地方修正结果不一样的问题。另外一个常见的问题是计算OPC时，电子设计自动化(EDA)软件在产生目标图形过程中将版图分成若干区块，若区块位置分布不好，就可能看到不正确的几何图形本身的宽度和长度以及它和邻近几何图形的距离，导致生成的目标版图图形与OPC补偿规则不符。
发明内容
本发明的目的在于提供一种目标版图图形的形成方法，可以提高版图布局图形块位置划分的准确度，从而使得目标版图图形与OPC补偿规则相符。
为了达到上述目的，本发明提供了一种目标版图图形的形成方法，包括：
获取集成电路的版图布局图形，依据最小器件和最小特征图形匹配规则进行数据重构，以获得第一数据，所述第一数据为层次化的数据结构，第一层数据为最小器件或者最小特征图形，对第一层数据进行初始切块划分；
根据存储区数据、逻辑区数据和固定IP对所述第一数据进行动态切割，以形成存储区数据版图布局图形块、逻辑区数据版图布局图形块和固定IP版图布局图形块，每个版图布局图形块均为层次化的数据结构；
根据OPC算法的补偿规则分别对存储区数据版图布局图形块、逻辑区数据版图布局图形块和固定IP版图布局图形块进行OPC调整，以得到存储区数据版图布局图形块和固定IP版图布局图形块的目标图形；
在调整后的所述逻辑区数据版图布局图形块中，平滑处理冗余图形和工艺辅助图形，以得到逻辑区数据版图布局图形块的目标图形，其中，非固定图形根据所述初始切块的划分形成目标图形；
分别对每个版图布局图形块的目标图形分别进行OPC处理，并将所有经过OPC处理后的版图布局图形块进行拼接；以及
使用逻辑回归模型从拼接后的版图布局图形中提取掩模板数据。
可选的，在所述的目标版图图形的形成方法中，第二层数据为所述第一层数据的离散二维相关函数构建的局部特征图形向量集合；第三层数据为所述第二层数据的线性局部自相关函数构建的最小器件集合或最小特征图形集合；第四层数据为所述第三层数据的高阶局部自相关函数特征图形集合；第五层数据为预留层级；第六层数据为非前四层数据的构建的低阶图形集合；第七层数据为第六层数据的高阶局部自相关函数图形集合；第八层数据为第一层数据至第七层数据的特征图形集合。
可选的，在所述的目标版图图形的形成方法中，通过数据库和初始数据标识层来区分存储区数据、逻辑区数据和固定IP。
可选的，在所述的目标版图图形的形成方法中，根据存储区数据、逻辑区数据和固定IP对所述第一数据进行动态切割的方法包括：根据各个层的数据结构对每层的版图布局图形块进行调整。
可选的，在所述的目标版图图形的形成方法中，根据各个层的数据结构对每层的版图布局图形块进行调整的方法包括：
该层数据中，和数据库中图形一致的局部图形，直接进行目标图形和局部区域的数据结构替换；
该层数据中，和数据库中图形不一致的几何图形，部分所述几何图形进行第一次一级线性分割，剩余的所述几何图形进行第二次一级线性切割。
可选的，在所述的目标版图图形的形成方法中，所述第二次一级线性切割的分割区域的长度和宽度分别是第一次一级线性分割的4倍。
可选的，在所述的目标版图图形的形成方法中，所述OPC算法的补偿规则包括：如果第一层数据是数据库内的数据，则直接调用数据库内的数据，如果不是数据库内的数据，则分别计算所述第六层数据中的几何图形的宽度、长度以及与其最近的几何图形之间的距离和所述第七层数据的几何图形的宽度和长度以及与其最近的几何图形之间的距离作为第一层数据。
可选的，在所述的目标版图图形的形成方法中，将所有经过OPC处理后的版图布局图形块进行拼接的方法包括：版图布局图形块中的图形与数据库中的图形一致，直接使用数据库中的图形的OPC结果和拼接结果替换OPC处理后的版图布局图形块；如果不一致，则将该图形的邻近图形进行拼接。
可选的，在所述的目标版图图形的形成方法中，所述逻辑回归模型以光学模型建立时所用的图形密度参数作为中心值训练而得的系统模型。
可选的，在所述的目标版图图形的形成方法中，所述逻辑回归模型为一种广义的线性回归分析模型，模型参数服从零均值拉普拉斯。
在本发明提供的目标版图图形的形成方法中，提高了版图布局图形块位置划分的准确度，从而使得目标版图图形与OPC补偿规则相符。
附图说明
图1是本发明实施例的目标版图图形的形成方法的流程图。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
请参照图1，本发明提供了一种目标版图图形的形成方法，包括：
S11：获取集成电路的版图布局图形，依据最小器件和最小特征图形匹配规则进行数据重构，以获得第一数据，第一数据为层次化的数据结构，第一层数据为最小器件或者最小特征图形，对第一层数据进行初始切块划分；
S12：根据存储区数据、逻辑区数据和固定IP对第一数据进行动态切割，以形成存储区数据版图布局图形块、逻辑区数据版图布局图形块和固定IP版图布局图形块，每个版图布局图形块均为层次化的数据结构；
S13：根据OPC算法的补偿规则分别对存储区数据版图布局图形块、逻辑区数据版图布局图形块和固定IP版图布局图形块进行OPC调整，以得到存储区数据版图布局图形块和固定IP版图布局图形块的目标图形；
S14：在调整后的逻辑区数据版图布局图形块中，平滑处理冗余图形和工艺辅助图形，以得到逻辑区数据版图布局图形块的目标图形，其中，非固定图形根据初始切块的划分形成目标图形；
S15：分别对每个版图布局图形块的目标图形分别进行OPC处理，并将所有经过OPC处理后的版图布局图形块进行拼接；以及
S16：使用逻辑回归模型从拼接后的版图布局图形中提取掩模板数据。
本发明实施例中，第一数据的数据结构包括：第一层数据为最小器件或者最小特征图形；第二层数据为第一层数据的离散二维相关函数构建的局部特征图形向量集合；第三层数据为第二层数据的线性局部自相关函数构建的最小器件集合或最小特征图形集合；第四层数据为第三层数据的高阶局部自相关函数特征图形集合；第五层数据为预留层级；第六层数据为非前四层数据的构建的低阶图形集合；第七层数据为第六层数据的高阶局部自相关函数图形集合；第八层数据为第一层数据至第七层数据的特征图形集合。
本发明实施例中，初始版图的数据结构是层级或者是平整的，或者是层级或者是平整的数据结构的混合体，但是层次结构非常清晰，以一个完整的cell为第一层数据单元，层次信息是根据统一的命名规则来标示和区分；各个器件标示是指将SRAM，Flash，Memory，CMOS image sensor，I/O器件等分别标示以利于后续的图形处理。
本发明实施例中，通过数据库和初始数据标识层来区分存储区数据、逻辑区数据和固定IP。数据库中的数据可以提前根据公司的IP库(包含SRAM/FLASH/IO/USB等)添加，后续根据通过图形比对的方式对集成电路的版图布局图形中出现频率2次及以上的特征图形就自动进行更新到系统的数据库中，特征图形所用的范围＝20*(照明光源波长/照明光源孔径)。
本发明实施例中，动态切割的方法包括：根据存储区数据、逻辑区数据和固定IP对第一数据进行动态切割的方法包括：根据各个层的数据结构对每层的版图布局图形块进行调整。具体的：该层数据中，和数据库中图形一致的局部图形，直接进行目标图形和局部区域的数据结构替换；该层数据中，和数据库中图形不一致的几何图形，部分几何图形进行第一次一级线性分割，剩余的几何图形进行第二次一级线性切割。第二次一级线性切割的分割区域的长度和宽度分别是第一次一级线性分割的4倍。例如，第一次分割的分割区域的长和宽分别为约为最小工艺设计周期线宽值的1000倍～2500倍。第一次没有分隔完的图形进行第二次分割，第二次分割的分割区域的长度和宽度分别是第一次一级线性分割的4倍。
本发明实施例中，OPC算法的补偿规则包括：如果第一层数据是数据库内的数据，则直接调用数据库内的数据，如果不是数据库内的数据，则分别计算第六层数据中的几何图形的宽度、长度以及与其最近的几何图形之间的距离和第七层数据的几何图形的宽度和长度以及与其最近的几何图形之间的距离作为第一层数据。补偿规则的计算需要计算选中的几何图形的宽度和长度，在360度范围内计算离选中的几何图形最近的几何图形的距离，选中的几何图形所在的切割块范围内的几何图形的宽度和长度以及离选中的几何图形的距离，如果第一层级的数据是系统数据库的数据直接调用数据库数据，不在系统数据库中的数据，分别计算第六层数据中的几何图形的宽度、长度以及与其最近的几何图形之间的距离和第七层数据的几何图形的宽度和长度以及与其最近的几何图形之间的距离作为第一层数据。其中，第七层次切割块范围是第六层次的2N倍，N是大于零的整数。
发明实施例中，将所有经过OPC处理后的版图布局图形块进行拼接的方法包括：版图布局图形块中的图形与数据库中的图形一致，直接使用数据库中的图形的OPC结果和拼接结果替换OPC处理后的版图布局图形块；如果不一致，则将该图形的邻近图形进行拼接。OPC处理后的数据结构和第一数据结构保持一致，根据初始切块的计算结果和合并切块结果计算合并得到最终的目标图形；最终的目标图形包含冗余图形和光学辅助图形，工艺辅助图形等，这部分数据存储在最终目标图形的第五层级。如果获得的初始切块计算中存在重复计算的部分，则分别计算第六层数据中的几何图形的宽度、长度以及与其最近的几何图形之间的距离和第七层数据的几何图形的宽度和长度以及与其最近的几何图形之间的距离，用最大熵模型获得最终的目标图形。
步骤S15中，OPC处理可能进行多次迭代，第一次迭代的初始模型为分别获得的最终目标图形，是呈等概率的均匀分布的。第N次迭代的模型用来估算每个最终目标图形信息特征的分布，如果大于实际需要就把相应OPC参数变小，否则OPC参数变大，重复以上步骤直到迭代算法收敛，该步骤(N)大于等于3；计算几何图形的最终目标图形需要穿透几何图形周围的图形，穿透的范围分别对应2N um范围，N是大于零的整数。
在步骤S15的OPC处理中，通过邻近点比较法添加冗余图形和光学辅助图形，使得冗余图形和光学辅助图形的添加都能够平滑处理，特别在SRAM、Flash等从中心过渡到边缘区域能够得到平滑处理，以保持芯片内图形密度和场效应获得平滑处理。具体的，OPC处理系统读入版图布局的图形密度P1和光学透过率T1，与光学模型时的图形密度P0和光学透过率T0通过比较，通过添加正或负型工艺冗余图形和光学辅助图形，使得最终的目标图形能够满足与光学模型最接近的图形密度和光学透光率；平滑处理是指通过邻近比较法添加冗余图形和光学辅助图形，使得局部区域内和局部区域间的图形密度和光学透光率相对一致。
在步骤S15的OPC处理中，对于匹配上数据库中的图形直接用原有的OPC结果和拼接结果进行替代，对于不能匹配上的图形需要将邻近图形进行拼接，拼接前的图形面积大于拼接后的面积，即拼接存在重叠区域，重叠区域的大小10nm～1000nm之间的任意值。
在步骤S15的OPC处理中，还包含对版图进行一致性检查和校正，软件可以并行处理版图数据，软件的OPC处理方式考虑工艺窗口大小，在OPC处理中需要考虑掩膜版制作的工艺极限值。在步骤S15的OPC处理中，最终形成的掩模版数据结构与第一数据结构保持一致，如果发生修补，修补后的数据结构也和第一数据结构保持一致。
综上，在本发明实施例提供的目标版图图形的形成方法中，提高了版图布局图形块位置划分的准确度，从而使得目标版图图形与OPC补偿规则相符。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种目标版图图形的形成方法，其特征在于，包括：
获取集成电路的版图布局图形，依据最小器件和最小特征图形匹配规则进行数据重构，以获得第一数据，所述第一数据为层次化的数据结构，第一层数据为最小器件或者最小特征图形，对第一层数据进行初始切块划分；
根据存储区数据、逻辑区数据和固定IP对所述第一数据进行动态切割，以形成存储区数据版图布局图形块、逻辑区数据版图布局图形块和固定IP版图布局图形块，每个版图布局图形块均为层次化的数据结构；
根据OPC算法的补偿规则分别对存储区数据版图布局图形块、逻辑区数据版图布局图形块和固定IP版图布局图形块进行OPC调整，以得到存储区数据版图布局图形块和固定IP版图布局图形块的目标图形；
在调整后的所述逻辑区数据版图布局图形块中，平滑处理冗余图形和工艺辅助图形，以得到逻辑区数据版图布局图形块的目标图形，其中，非固定图形根据所述初始切块的划分形成目标图形；
分别对每个版图布局图形块的目标图形分别进行OPC处理，并将所有经过OPC处理后的版图布局图形块进行拼接；以及
使用逻辑回归模型从拼接后的版图布局图形中提取掩模板数据。
2.如权利要求1所述的目标版图图形的形成方法，其特征在于，第二层数据为所述第一层数据的离散二维相关函数构建的局部特征图形向量集合；第三层数据为所述第二层数据的线性局部自相关函数构建的最小器件集合或最小特征图形集合；第四层数据为所述第三层数据的高阶局部自相关函数特征图形集合；第五层数据为预留层级；第六层数据为非前四层数据的构建的低阶图形集合；第七层数据为第六层数据的高阶局部自相关函数图形集合；第八层数据为第一层数据至第七层数据的特征图形集合。
3.如权利要求1所述的目标版图图形的形成方法，其特征在于，通过数据库和初始数据标识层来区分存储区数据、逻辑区数据和固定IP。
4.如权利要求2所述的目标版图图形的形成方法，其特征在于，根据存储区数据、逻辑区数据和固定IP对所述第一数据进行动态切割的方法包括：根据各个层的数据结构对每层的版图布局图形块进行调整。
5.如权利要求4所述的目标版图图形的形成方法，其特征在于，根据各个层的数据结构对每层的版图布局图形块进行调整的方法包括：
该层数据中，和数据库中图形一致的局部图形，直接进行目标图形和局部区域的数据结构替换；
该层数据中，和数据库中图形不一致的几何图形，部分所述几何图形进行第一次一级线性分割，剩余的所述几何图形进行第二次一级线性切割。
6.如权利要求5所述的目标版图图形的形成方法，其特征在于，所述第二次一级线性切割的分割区域的长度和宽度分别是第一次一级线性分割的4倍。
7.如权利要求2所述的目标版图图形的形成方法，其特征在于，所述OPC算法的补偿规则包括：如果第一层数据是数据库内的数据，则直接调用数据库内的数据，如果不是数据库内的数据，则分别计算所述第六层数据中的几何图形的宽度、长度以及与其最近的几何图形之间的距离和所述第七层数据的几何图形的宽度和长度以及与其最近的几何图形之间的距离作为第一层数据。
8.如权利要求1所述的目标版图图形的形成方法，其特征在于，将所有经过OPC处理后的版图布局图形块进行拼接的方法包括：版图布局图形块中的图形与数据库中的图形一致，直接使用数据库中的图形的OPC结果和拼接结果替换OPC处理后的版图布局图形块；如果不一致，则将该图形的邻近图形进行拼接。
9.如权利要求1所述的目标版图图形的形成方法，其特征在于，所述逻辑回归模型以光学模型建立时所用的图形密度参数作为中心值训练而得的系统模型。
10.如权利要求9所述的目标版图图形的形成方法，其特征在于，所述逻辑回归模型为一种广义的线性回归分析模型，模型参数服从零均值拉普拉斯。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211343858.9A CN115600541A (zh) | 2022-10-31 | 2022-10-31 | 目标版图图形的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211343858.9A CN115600541A (zh) | 2022-10-31 | 2022-10-31 | 目标版图图形的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115600541A true CN115600541A (zh) | 2023-01-13 |
Family
ID=84851500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211343858.9A Pending CN115600541A (zh) | 2022-10-31 | 2022-10-31 | 目标版图图形的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117077611A (zh) * | 2023-10-13 | 2023-11-17 | 青岛展诚科技有限公司 | 一种集成电路版图图形切割方法 |
-
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- 2022-10-31 CN CN202211343858.9A patent/CN115600541A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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