CN115562860A - 一种多通道数据处理方法、装置、设备及可读存储介质 - Google Patents

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CN115562860A CN202211201646.7A CN202211201646A CN115562860A CN 115562860 A CN115562860 A CN 115562860A CN 202211201646 A CN202211201646 A CN 202211201646A CN 115562860 A CN115562860 A CN 115562860A
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Abstract

本发明公开了一种多通道数据处理方法、装置、设备及可读存储介质，属于数据处理领域，用于对多通道数据进行处理。为了保证时效性要求较高的待处理数据能够优先处理，本申请预先设置了当前的多通道中的待处理数据的预设优先级顺序，然后可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验。

Description

一种多通道数据处理方法、装置、设备及可读存储介质
技术领域
本发明涉及数据处理领域，特别是涉及一种多通道数据处理方法，本发明还涉及一种多通道数据处理装置、设备及计算机可读存储介质。
背景技术
随着科学技术的不断发展，电子设备可以同时采集的信息越来越多，如电压、电流、温度以及压力等数据，面对多路并行的待处理数据，现有技术中通常会按照固定顺序依次将各路待处理数据发送给CPU，以便CPU对接收到的数据进行处理，然而不同待处理数据的时效性不同，现有技术中的多通道数据处理方案，很可能无法满足某些待处理数据的时效性要求，影响了数据处理效果以及用户体验。
因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。
发明内容
本发明的目的是提供一种多通道数据处理方法，可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验；本发明的另一目的是提供一种多通道数据处理装置、设备及计算机可读存储介质，可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验。
为解决上述技术问题，本发明提供了一种多通道数据处理方法，包括：
确定当前的多通道中的待处理数据的预设优先级顺序；
将所述预设优先级顺序中的最高优先级作为目标优先级；
将所述目标优先级对应的待处理数据发送至CPU，以便CPU对接收到的所述待处理数据进行处理；
判断所述目标优先级是否为所述预设优先级顺序中的最低优先级；
若是，则多通道中当前周期的待处理数据发送完毕；
若否，将所述目标优先级的下一级优先级作为新的目标优先级，并返回将所述目标优先级对应的待处理数据发送至CPU的步骤。
优选地，所述将所述目标优先级对应的待处理数据发送至CPU具体为：
根据预设的优先级与数据发送指标的对应关系，确定出所述目标优先级对应的数据发送指标；
按照所述数据发送指标，将所述目标优先级对应的待处理数据发送至CPU；
其中，所述优先级与所述数据发送指标正相关。
优选地，所述根据预设的优先级与数据发送指标的对应关系，确定出所述目标优先级对应的数据发送指标具体为：
根据预设的优先级与数据发送量的对应关系，确定出所述目标优先级对应的目标数据发送量；
所述按照所述数据发送指标，将所述目标优先级对应的待处理数据发送至CPU具体为：
判断所述目标优先级对应的待处理数据的数据缓存量是否达到预设单位量；
若达到，则将所述预设单位量的所述待处理数据发送至CPU，并将所述目标优先级对应的待处理数据的实际数据发送量加一；
判断所述实际数据发送量是否等于所述目标数据发送量；
若等于，执行所述判断所述目标优先级是否为所述预设优先级顺序中的最低优先级的步骤；
若不等于，则执行所述判断所述目标优先级对应的待处理数据的数据缓存量是否达到预设单位量的步骤。
优选地，所述根据预设的优先级与数据发送指标的对应关系，确定出所述目标优先级对应的数据发送指标具体为：
根据预设的优先级与数据发送时长的对应关系，确定出所述目标优先级对应的目标数据发送时长；
所述按照所述数据发送指标，将所述目标优先级对应的待处理数据发送至CPU具体为：
触发对于所述目标优先级对应的待处理数据的数据发送时长的计量，并判断所述数据发送时长是否达到目标数据发送时长；
若达到，执行所述判断所述目标优先级是否为所述预设优先级顺序中的最低优先级的步骤；
若未达到，则在所述目标优先级对应的待处理数据的数据缓存量达到预设单位量时，将所述预设单位量的所述待处理数据发送至CPU。
优选地，所述预设的优先级与数据发送时长的对应关系具体为：
Figure BDA0003872599340000031
其中，i为优先级的级别序号，Ti为级别序号为i的优先级的数据发送时长，t为预设单位时长，M为所述预设优先级顺序中的优先级总数。
优选地，所述确定当前的多通道中的待处理数据的预设优先级顺序之后，所述将所述预设优先级顺序中的最高优先级作为目标优先级之前，该多通道数据处理方法还包括：
获取预设优先级阈值；
将优先级顺序低于所述优先级阈值的优先级从所述预设优先级顺序中剔除；
在被剔除后的所述预设优先级顺序中的各个优先级对应的待处理数据均不存在缓存数据时，将优先级低于所述优先级阈值的各个优先级对应的待处理数据发送至CPU。
优选地，所述将优先级低于所述优先级阈值的各个优先级对应的待处理数据发送至CPU具体为：
触发低优先级待处理数据的数据发送时长的计量；
判断所述低优先级待处理数据的数据发送时长是否达到预设阈值；
若未达到，按照优先级从高到低的顺序，将优先级低于所述优先级阈值的各个优先级对应的待处理数据发送至CPU；
若达到，则执行所述将所述预设优先级顺序中的最高优先级作为目标优先级的步骤。
为解决上述技术问题，本发明还提供了一种多通道数据处理装置，包括：
确定模块，用于确定当前的多通道中的待处理数据的预设优先级顺序；
赋值模块，用于将所述预设优先级顺序中的最高优先级作为目标优先级；
动作模块，用于将所述目标优先级对应的待处理数据发送至CPU，以便CPU对接收到的所述待处理数据进行处理；
判断模块，用于判断所述目标优先级是否为所述预设优先级顺序中的最低优先级，若是，则触发结束模块，若否，触发更新模块；
所述结束模块，用于指示多通道中当前周期的待处理数据发送完毕；
所述更新模块，用于将所述目标优先级的下一级优先级作为新的目标优先级，并触发所述动作模块。
为解决上述技术问题，本发明还提供了一种FPGA，包括：
存储器，用于存储计算机程序；
控制模块，用于执行所述计算机程序时实现如上所述多通道数据处理方法的步骤。
为解决上述技术问题，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述多通道数据处理方法的步骤。
本发明提供了一种多通道数据处理方法，为了保证时效性要求较高的待处理数据能够优先处理，本申请预先设置了当前的多通道中的待处理数据的预设优先级顺序，然后可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验。
本发明还提供了一种多通道数据处理装置、设备及计算机可读存储介质，具有如上多通道数据处理方法相同的有益效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种多通道数据处理方法的流程示意图；
图2为本发明提供的一种多通道数据处理装置的结构示意图；
图3为本发明提供的一种FPGA的结构示意图；
图4为本发明提供的另一种FPGA的结构示意图。
具体实施方式
本发明的核心是提供一种多通道数据处理方法，可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验；本发明的另一核心是提供一种多通道数据处理装置、设备及计算机可读存储介质，可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明提供的一种多通道数据处理方法的流程示意图，该多通道数据处理方法包括：
S101：确定当前的多通道中的待处理数据的预设优先级顺序；
具体的，考虑到如上背景技术中的技术问题，又结合考虑到通过区分发送优先级可以调整各通道待处理数据的发送次序，从而应对不同的时效性要求，因此为了保证时效性要求较高的待处理数据能够优先处理，本申请可以预先设置当前的多通道中的待处理数据的预设优先级顺序，以便将其作为后续步骤的数据基础。
其中，多通道中的待处理数据的预设优先级顺序可以涉及所有通道的待处理数据，也可以仅涉及部分通道，本发明实施例在此不做限定。
S102：将预设优先级顺序中的最高优先级作为目标优先级；
具体的，在确定出的预设优先级顺序中，优先级从高到低依次对应于待处理数据的从高到低的时序性要求，也即优先级高的待处理数据对于时效性的要求也高，为了保证时效性要求高的待处理数据及时处理，本发明实施例中可以选择当前需要发送给CPU的待处理数据的目标优先级，最先需要发送的可以是最高优先级(也即时效性要求最高)的待处理数据，因此本步骤中可以将预设优先级顺序中的最高优先级作为目标优先级。
S103：将目标优先级对应的待处理数据发送至CPU，以便CPU对接收到的待处理数据进行处理；
其中，值得一提的是，本发明实施例中可以从多个通道中分别接收一路待处理数据，而多通道数据处理方法所要做的是将多通道的待处理数据有序地发送给CPU以便CPU进行处理，因此在确定出目标优先级后，本步骤便可以将目标优先级对应的待处理数据发送至CPU，也即：将目标优先级对应的待处理数据所在通道中的数据发送至CPU。
S104：判断目标优先级是否为预设优先级顺序中的最低优先级，若是，则进入S105，若否，进入S106；
具体的，由于本发明实施例中按照优先级降序的顺序依次发送待处理数据，因此在一个轮询周期里面，当目标优先级为预设优先级顺序中的最低优先级时便代表该轮询周期结束，因此本步骤中可以判断目标优先级是否为预设优先级顺序中的最低优先级，以便根据判断结果触发后续步骤动作。
S105：多通道中当前周期的待处理数据发送完毕；
具体的，在目标优先级为预设优先级顺序中的最低优先级时，说明该轮询周期结束，因此执行本步骤，也即：多通道中当前周期的待处理数据发送完毕，后续可以根据需求进行下一周期的待处理数据发送，本发明实施例在此不做限定。
S106：将目标优先级的下一级优先级作为新的目标优先级，并返回S103。
具体的，在目标优先级不为预设优先级顺序中的最低优先级时，表示预设优先级顺序中还存在待处理数据未进行发送的优先级，因此本步骤中可以将目标优先级的下一级优先级作为新的目标优先级，并返回S103，以便在本轮询周期中将各个优先级的待处理数据均进行发送。
本发明提供了一种多通道数据处理方法，为了保证时效性要求较高的待处理数据能够优先处理，本申请预先设置了当前的多通道中的待处理数据的预设优先级顺序，然后可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验。
在上述实施例的基础上：
作为一种优选的实施例，将目标优先级对应的待处理数据发送至CPU具体为：
根据预设的优先级与数据发送指标的对应关系，确定出目标优先级对应的数据发送指标；
按照数据发送指标，将目标优先级对应的待处理数据发送至CPU；
其中，优先级与数据发送指标正相关。
具体的，在发送目标优先级对应的待处理数据时，考虑到随着优先级的降低，待处理数据对于时效性的要求也会降低，为了进一步保证高优先级的待处理数据能够得到及时处理，本发明实施例还设置了优先级与数据发送指标的对应关系，并且优先级与数据发送指标正相关，如此一来，便可以使得高优先级的待处理数据发送的更多，而低优先级的待处理数据发送的较少，从而更好地满足高优先级待处理数据对于时效性的高要求。
其中，数据发送指标可以为多种类型，本发明实施例在此不做限定。
作为一种优选的实施例，根据预设的优先级与数据发送指标的对应关系，确定出目标优先级对应的数据发送指标具体为：
根据预设的优先级与数据发送量的对应关系，确定出目标优先级对应的目标数据发送量；
按照数据发送指标，将目标优先级对应的待处理数据发送至CPU具体为：
判断目标优先级对应的待处理数据的数据缓存量是否达到预设单位量；
若达到，则将预设单位量的待处理数据发送至CPU，并将目标优先级对应的待处理数据的实际数据发送量加一；
判断实际数据发送量是否等于目标数据发送量；
若等于，执行判断目标优先级是否为预设优先级顺序中的最低优先级的步骤；
若不等于，则执行判断目标优先级对应的待处理数据的数据缓存量是否达到预设单位量的步骤。
具体的，本发明实施例中的数据发送指标为数据发送量，也即预先设置了优先级与数据发送量的对应关系，高优先级的待处理数据的目标数据发送量较高，而低优先级的待处理数据的目标数据发送量较低，如此一来，高优先级的待处理数据便可以发送较多的数据，而低优先级的待处理数据便可以发送较少的数据以便为高优先级数据让位，从而更好的满足高优先级待处理数据对于时效性的要求。
其中，优先级与数据发送量的对应关系的具体形式可以进行自主限定，例如相邻优先级所对应的数据发送量的差值可以为固定值等，本发明实施例在此不做限定。
作为一种优选的实施例，根据预设的优先级与数据发送指标的对应关系，确定出目标优先级对应的数据发送指标具体为：
根据预设的优先级与数据发送时长的对应关系，确定出目标优先级对应的目标数据发送时长；
按照数据发送指标，将目标优先级对应的待处理数据发送至CPU具体为：
触发对于目标优先级对应的待处理数据的数据发送时长的计量，并判断数据发送时长是否达到目标数据发送时长；
若达到，执行判断目标优先级是否为预设优先级顺序中的最低优先级的步骤；
若未达到，则在目标优先级对应的待处理数据的数据缓存量达到预设单位量时，将预设单位量的待处理数据发送至CPU。
具体的，多通道的待处理数据首先会存储在各自对应的缓存中，只有在缓存的待处理数据达到预设单位量后，才会通知CPU将预设单位量的待处理数据取走，而不同通道在每个时刻的数据发送速度是未知的，为了防止某个通道的待处理数据长时间没有待处理数据进入，本发明实施例将数据发送指标设置为数据发送时长，如此一来，对于每个优先级的待处理数据只会等待对应的目标数据发送时长，只要过了这个时间便会发送下一优先级的待处理数据，即使某个通道长时间未接收到待处理数据，也不会使得数据发送流程停滞。
具体的，本发明实施例中的数据发送指标为数据发送时长，也即预先设置了优先级与数据发送时长的对应关系，高优先级的待处理数据的目标数据发送时长较长，而低优先级的待处理数据的目标数据发送时长较短，如此一来，高优先级的待处理数据在较长的时间内便可以有机会发送较多的数据，而低优先级的待处理数据便可以等待较短的时间以便为高优先级数据让位，从而更好的满足高优先级待处理数据对于时效性的要求。
其中，优先级与数据发送时长的对应关系的具体形式可以进行自主限定，例如相邻优先级所对应的数据发送时长的差值可以为固定值等，本发明实施例在此不做限定。
当然，除了数据发送量以及数据发送时长外，数据发送指标还可以为其他类型，本发明实施例在此不做限定。
作为一种优选的实施例，预设的优先级与数据发送时长的对应关系具体为：
Figure BDA0003872599340000091
其中，i为优先级的级别序号，Ti为级别序号为i的优先级的数据发送时长，t为预设单位时长，M为预设优先级顺序中的优先级总数。
具体的，本发明实施例中的对应关系可以使得优先级对应的数据发送时长与优先级总数相关，优先级总数越大，则高优先级所对应的数据发送时长也越长，进一步保证了高优先级的待处理数据的时效性。
当然，除了该具体形式外，预设的优先级与数据发送时长的对应关系还可以为其他类型，本发明实施例在此不做限定。
作为一种优选的实施例，确定当前的多通道中的待处理数据的预设优先级顺序之后，将预设优先级顺序中的最高优先级作为目标优先级之前，该多通道数据处理方法还包括：
获取预设优先级阈值；
将优先级顺序低于优先级阈值的优先级从预设优先级顺序中剔除；
在被剔除后的预设优先级顺序中的各个优先级对应的待处理数据均不存在缓存数据时，将优先级低于优先级阈值的各个优先级对应的待处理数据发送至CPU。
具体的，考虑到某些待处理数据对于时效性的要求基本可以忽略，也即对这些数据的处理时序滞后很长时间也不会产生问题，因此为了进一步满足待处理数据对于时效性的高要求，本发明实施例中可以将将优先级顺序低于优先级阈值的优先级从预设优先级顺序中剔除，也即集中先处理优先级顺序高于优先级阈值的优先级对应的待处理数据，在被剔除后的预设优先级顺序中的各个优先级对应的待处理数据均不存在缓存数据时，才将优先级低于优先级阈值的各个优先级对应的待处理数据发送至CPU，从而进一步保证了时效性要求较高的待处理数据能被及时处理，提升了数据处理效果以及用户体验。
其中，预设优先级阈值可以进行自主设定，本发明实施例在此不做限定。
作为一种优选的实施例，将优先级低于优先级阈值的各个优先级对应的待处理数据发送至CPU具体为：
触发低优先级待处理数据的数据发送时长的计量；
判断低优先级待处理数据的数据发送时长是否达到预设阈值；
若未达到，按照优先级从高到低的顺序，将优先级低于优先级阈值的各个优先级对应的待处理数据发送至CPU；
若达到，则执行将预设优先级顺序中的最高优先级作为目标优先级的步骤。
具体的，为了防止“优先级低于优先级阈值的各个优先级对应的待处理数据”的发送时长过长影响到高优先级的待处理数据的及时发送，本发明实施例中在发送“优先级低于优先级阈值的各个优先级对应的待处理数据”时，可以触发触发低优先级待处理数据的数据发送时长的计量，在低优先级待处理数据的数据发送时长达到预设阈值时，便可以执行高优先级待处理数据的发送流程，也即返回将预设优先级顺序中的最高优先级作为目标优先级的步骤，而在低优先级待处理数据的数据发送时长未达到预设阈值时，可以按照优先级从高到低的顺序，将优先级低于优先级阈值的各个优先级对应的待处理数据发送至CPU，以便CPU对于低优先级的待处理数据进行处理。
其中，预设阈值可以进行自主设定，本发明实施例在此不做限定。
另外值得一提的是，在返回将预设优先级顺序中的最高优先级作为目标优先级的步骤时，还可以将低优先级待处理数据的数据发送时长清零，以便再次计量时从零开始。
请参考图2，图2为本发明提供的一种多通道数据处理装置的结构示意图，该多通道数据处理装置包括：
确定模块21，用于确定当前的多通道中的待处理数据的预设优先级顺序；
赋值模块22，用于将预设优先级顺序中的最高优先级作为目标优先级；
动作模块23，用于将目标优先级对应的待处理数据发送至CPU，以便CPU对接收到的待处理数据进行处理；
判断模块24，用于判断目标优先级是否为预设优先级顺序中的最低优先级，若是，则触发结束模块25，若否，触发更新模块26；
结束模块25，用于指示多通道中当前周期的待处理数据发送完毕；
更新模块26，用于将目标优先级的下一级优先级作为新的目标优先级，并触发动作模块23。
本发明提供了一种多通道数据处理装置，为了保证时效性要求较高的待处理数据能够优先处理，本申请预先设置了当前的多通道中的待处理数据的预设优先级顺序，然后可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验。
作为一种优选的实施例，动作模块33包括：
第一确定子模块，用于根据预设的优先级与数据发送指标的对应关系，确定出目标优先级对应的数据发送指标；
第一动作子模块，用于按照数据发送指标，将目标优先级对应的待处理数据发送至CPU；
其中，优先级与数据发送指标正相关。
作为一种优选的实施例，第一确定子模块具体用于：
根据预设的优先级与数据发送量的对应关系，确定出目标优先级对应的目标数据发送量；
第一动作子模块包括：
第一判断子模块，用于判断目标优先级对应的待处理数据的数据缓存量是否达到预设单位量，若达到，则触发第二动作子模块；
第二动作子模块，用于将预设单位量的待处理数据发送至CPU，并将目标优先级对应的待处理数据的实际数据发送量加一；
第二判断子模块，用于判断实际数据发送量是否等于目标数据发送量，若等于，触发判断模块34，若不等于，则触发第一判断子模块。
作为一种优选的实施例，第一确定子模块具体用于：
根据预设的优先级与数据发送时长的对应关系，确定出目标优先级对应的目标数据发送时长；
第一动作子模块包括：
第三动作子模块，用于触发对于目标优先级对应的待处理数据的数据发送时长的计量，并判断数据发送时长是否达到目标数据发送时长，若达到，触发判断模块34，若未达到，则触发第四动作模块；
第四动作模块，用于在目标优先级对应的待处理数据的数据缓存量达到预设单位量时，将预设单位量的待处理数据发送至CPU。
作为一种优选的实施例，预设的优先级与数据发送时长的对应关系具体为：
Figure BDA0003872599340000131
其中，i为优先级的级别序号，Ti为级别序号为i的优先级的数据发送时长，t为预设单位时长，M为预设优先级顺序中的优先级总数。
作为一种优选的实施例，该多通道数据处理装置还包括：
第五动作模块，用于获取预设优先级阈值；
剔除模块，用于将优先级顺序低于优先级阈值的优先级从预设优先级顺序中剔除；
第六动作模块，用于在被剔除后的预设优先级顺序中的各个优先级对应的待处理数据均不存在缓存数据时，将优先级低于优先级阈值的各个优先级对应的待处理数据发送至CPU。
作为一种优选的实施例，第六动作模块包括：
第七动作模块，用于触发低优先级待处理数据的数据发送时长的计量；
第三判断子模块，用于判断低优先级待处理数据的数据发送时长是否达到预设阈值，若未达到，触发第八动作模块，若达到，则触发赋值模块32；
第八动作模块，用于按照优先级从高到低的顺序，将优先级低于优先级阈值的各个优先级对应的待处理数据发送至CPU。
对于本发明实施例提供的多通道数据处理装置的介绍请参照前述的多通道数据处理方法的实施例，本发明实施例在此不再赘述。
请参考图3，图3为本发明提供的一种FPGA的结构示意图，该多通道数据处理设备包括：
存储器31，用于存储计算机程序；
控制模块32，用于执行计算机程序时实现如前述实施例中多通道数据处理方法的步骤。
为了更好地对本发明实施例进行说明，请参考图4，图4为本发明提供的一种FPGA的结构示意图。
具体的，寄存器可以在CPU的配置下存储多通道中的待处理数据的预设优先级顺序，而FPGA中的控制模块主要负责执行多通道数据处理方法的各个步骤。
其中，首先需要说明的是，图4中的外设控制器各自对应于一个通道的待处理数据，其可以接收自身对应通道的待处理数据并在自身内部进行缓存，且每个外设控制器所连接通道的总线类型可以是多种类型，例如I2C(Inter-Integrated Circuit，双向二线制同步串行总线)或者SPI(Serial Peripheral Interface，串行外设接口)总线等，本发明实施例在此不做限定。
具体的，控制模块可以包括图4中的寄存器、多通道数据处理模块以及软硬件数据交互模块，控制模块在发送目标优先级对应的待处理数据时，可以监测目标优先级对应通道的外设控制器中的数据缓存量是否达到预设单位量，达到后便可以一方面通过中断信号通知CPU获取数据，另一方面可以将该预设单位量的待处理数据通过软硬件数据交互模块发送至CPU，软硬件数据交互模块在其中的作用为在多通道数据处理模块以及CPU之间进行数据格式的互相转换，也即将多通道数据处理模块发送的待处理数据的格式转换为CPU支持的数据格式，另外还可以将CPU下发数据的格式转换为其目标外设控制器所支持的数据格式。
具体的，存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机可读指令，该内存储器为非易失性存储介质中的操作系统和计算机可读指令的运行提供环境。处理器执行存储器中保存的计算机程序时，可以实现以下步骤：确定当前的多通道中的待处理数据的预设优先级顺序；将预设优先级顺序中的最高优先级作为目标优先级；将目标优先级对应的待处理数据发送至CPU，以便CPU对接收到的待处理数据进行处理；判断目标优先级是否为预设优先级顺序中的最低优先级；若是，则多通道中当前周期的待处理数据发送完毕；若否，将目标优先级的下一级优先级作为新的目标优先级，并返回将目标优先级对应的待处理数据发送至CPU的步骤。
本发明提供了一种多通道数据处理设备，为了保证时效性要求较高的待处理数据能够优先处理，本申请预先设置了当前的多通道中的待处理数据的预设优先级顺序，然后可以按照该优先级顺序从高到低的顺序依次将各个优先级对应的待处理数据发送至CPU，以便CPU按优先级从高到低的顺序依次处理相应的待处理数据，从而有利于满足各通道中待处理数据的时效性要求，提升了数据处理效果以及用户体验。
对于本发明实施例提供的多通道数据处理设备的介绍请参照前述的多通道数据处理方法的实施例，本发明实施例在此不再赘述。
本发明还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如前述实施例中多通道数据处理方法的步骤。
对于本发明实施例提供的计算机可读存储介质的介绍请参照前述的多通道数据处理方法的实施例，本发明实施例在此不再赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。还需要说明的是，在本说明书中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种多通道数据处理方法，其特征在于，包括：
确定当前的多通道中的待处理数据的预设优先级顺序；
将所述预设优先级顺序中的最高优先级作为目标优先级；
将所述目标优先级对应的待处理数据发送至CPU，以便CPU对接收到的所述待处理数据进行处理；
判断所述目标优先级是否为所述预设优先级顺序中的最低优先级；
若是，则多通道中当前周期的待处理数据发送完毕；
若否，将所述目标优先级的下一级优先级作为新的目标优先级，并返回将所述目标优先级对应的待处理数据发送至CPU的步骤。
2.根据权利要求1所述的多通道数据处理方法，其特征在于，所述将所述目标优先级对应的待处理数据发送至CPU具体为：
根据预设的优先级与数据发送指标的对应关系，确定出所述目标优先级对应的数据发送指标；
按照所述数据发送指标，将所述目标优先级对应的待处理数据发送至CPU；
其中，所述优先级与所述数据发送指标正相关。
3.根据权利要求2所述的多通道数据处理方法，其特征在于，所述根据预设的优先级与数据发送指标的对应关系，确定出所述目标优先级对应的数据发送指标具体为：
根据预设的优先级与数据发送量的对应关系，确定出所述目标优先级对应的目标数据发送量；
所述按照所述数据发送指标，将所述目标优先级对应的待处理数据发送至CPU具体为：
判断所述目标优先级对应的待处理数据的数据缓存量是否达到预设单位量；
若达到，则将所述预设单位量的所述待处理数据发送至CPU，并将所述目标优先级对应的待处理数据的实际数据发送量加一；
判断所述实际数据发送量是否等于所述目标数据发送量；
若等于，执行所述判断所述目标优先级是否为所述预设优先级顺序中的最低优先级的步骤；
若不等于，则执行所述判断所述目标优先级对应的待处理数据的数据缓存量是否达到预设单位量的步骤。
4.根据权利要求2所述的多通道数据处理方法，其特征在于，所述根据预设的优先级与数据发送指标的对应关系，确定出所述目标优先级对应的数据发送指标具体为：
根据预设的优先级与数据发送时长的对应关系，确定出所述目标优先级对应的目标数据发送时长；
所述按照所述数据发送指标，将所述目标优先级对应的待处理数据发送至CPU具体为：
触发对于所述目标优先级对应的待处理数据的数据发送时长的计量，并判断所述数据发送时长是否达到目标数据发送时长；
若达到，执行所述判断所述目标优先级是否为所述预设优先级顺序中的最低优先级的步骤；
若未达到，则在所述目标优先级对应的待处理数据的数据缓存量达到预设单位量时，将所述预设单位量的所述待处理数据发送至CPU。
5.根据权利要求4所述的多通道数据处理方法，其特征在于，所述预设的优先级与数据发送时长的对应关系具体为：
Figure FDA0003872599330000021
其中，i为优先级的级别序号，Ti为级别序号为i的优先级的数据发送时长，t为预设单位时长，M为所述预设优先级顺序中的优先级总数。
6.根据权利要求1至5任一项所述的多通道数据处理方法，其特征在于，所述确定当前的多通道中的待处理数据的预设优先级顺序之后，所述将所述预设优先级顺序中的最高优先级作为目标优先级之前，该多通道数据处理方法还包括：
获取预设优先级阈值；
将优先级顺序低于所述优先级阈值的优先级从所述预设优先级顺序中剔除；
在被剔除后的所述预设优先级顺序中的各个优先级对应的待处理数据均不存在缓存数据时，将优先级低于所述优先级阈值的各个优先级对应的待处理数据发送至CPU。
7.根据权利要求6所述的多通道数据处理方法，其特征在于，所述将优先级低于所述优先级阈值的各个优先级对应的待处理数据发送至CPU具体为：
触发低优先级待处理数据的数据发送时长的计量；
判断所述低优先级待处理数据的数据发送时长是否达到预设阈值；
若未达到，按照优先级从高到低的顺序，将优先级低于所述优先级阈值的各个优先级对应的待处理数据发送至CPU；
若达到，则执行所述将所述预设优先级顺序中的最高优先级作为目标优先级的步骤。
8.一种多通道数据处理装置，其特征在于，包括：
确定模块，用于确定当前的多通道中的待处理数据的预设优先级顺序；
赋值模块，用于将所述预设优先级顺序中的最高优先级作为目标优先级；
动作模块，用于将所述目标优先级对应的待处理数据发送至CPU，以便CPU对接收到的所述待处理数据进行处理；
判断模块，用于判断所述目标优先级是否为所述预设优先级顺序中的最低优先级，若是，则触发结束模块，若否，触发更新模块；
所述结束模块，用于指示多通道中当前周期的待处理数据发送完毕；
所述更新模块，用于将所述目标优先级的下一级优先级作为新的目标优先级，并触发所述动作模块。
9.一种FPGA，其特征在于，包括：
存储器，用于存储计算机程序；
控制模块，用于执行所述计算机程序时实现如权利要求1至7任一项所述多通道数据处理方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述多通道数据处理方法的步骤。
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