CN115529027A - 脉冲信号延时展宽处理的方法和装置 - Google Patents

Abstract

本申请提供一种脉冲信号延时展宽处理的方法和装置，方法包括，将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号；基于串行解串技术对差分脉冲信号进行采样，得到信号采样序列；信号采样序列由多个二进制编码构成；每个二进制编码对应一次采样；采样时差分脉冲信号为高电平则对应的二进制编码为1；采样时差分脉冲信号为低电平则对应的二进制编码为0；依次对信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列；根据处理后的信号采样序列生成处理后的脉冲信号。本方案基于串行解串技术对脉冲信号进行采样，相对于现有技术具有更强的识别能力，针对脉宽较窄的脉冲信号也能有效进行延时和展宽处理。

Description

脉冲信号延时展宽处理的方法和装置

技术领域

本发明涉及信号处理技术领域，特别涉及一种脉冲信号延时展宽处理的方法和装置。

背景技术

脉冲信号的检测在许多领域中都有重要应用。受限于检测器件的精度，在进行脉冲信号检测之前，往往需要对脉冲信号进行一定的处理，主要是对脉冲信号进行延时和展宽。

现有的脉冲信号处理(指延时和展宽)技术一般是利用高频时钟或边沿触发来实现延时和展宽，现有的技术方案识别脉宽能力较差，当脉冲信号的脉宽(可以理解为脉冲信号的持续时长)较窄，例如脉宽仅为皮秒(ps)级时，基于高频时钟或边沿触发的现有技术方案就难以对脉冲信号进行延时和展宽处理。

发明内容

针对上述现有技术存在的问题，本发明提供一种脉冲信号延时展宽处理的方法和装置，以便对脉宽较窄的脉冲信号进行延时和展宽处理。

本申请提供一种脉冲信号延时展宽处理的方法，包括：

将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号；

基于串行解串技术，按预设的采样速率对所述差分脉冲信号进行采样，得到信号采样序列；其中，所述信号采样序列由多个二进制编码构成；每一个所述二进制编码对应一次采样；采样时所述差分脉冲信号为高电平则对应的二进制编码的值为1；采样时所述差分脉冲信号为低电平则对应的二进制编码的值为0；

依次对所述信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列；

根据所述处理后的信号采样序列生成处理后的脉冲信号。

可选的，对所述信号采样序列进行延时处理，包括：

在所述信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在所述子序列之前插入多个延时编码；其中，所述延时编码指代值为0的二进制编码。

可选的，所述在所述子序列之前插入多个延时编码，包括：

根据预设的延时时间和所述采样速率，计算得到延时编码个数N；

在所述子序列之前插入N个延时编码。

可选的，对所述信号采样序列进行展宽处理，包括：

在所述信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在所述子序列之中插入多个展宽编码；其中，所述展宽编码指代值为1的二进制编码。

可选的，所述在所述子序列之中插入多个展宽编码，包括：

根据预设的展宽时长和所述采样速率，计算得到展宽编码个数M；

在所述子序列之中插入M个展宽编码。

可选的，将所述信号采样序列转换为处理后的脉冲信号之后，还包括：

将所述处理后的脉冲信号从差分形式转换为单端形式。

本申请还提供一种脉冲信号延时展宽处理的装置，包括：

第一转换单元，用于将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号；

采样单元，用于基于串行解串技术，按预设的采样速率对所述差分脉冲信号进行采样，得到信号采样序列；其中，所述信号采样序列由多个二进制编码构成；每一个所述二进制编码对应一次采样；采样时所述差分脉冲信号为高电平则对应的二进制编码的值为1；采样时所述差分脉冲信号为低电平则对应的二进制编码的值为0；

处理单元，用于依次对所述信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列；

生成单元，用于根据所述处理后的信号采样序列生成处理后的脉冲信号。

可选的，所述处理单元对所述信号采样序列进行延时处理时，具体用于：

在所述信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在所述子序列之前插入多个延时编码；其中，所述延时编码指代值为0的二进制编码。

可选的，所述处理单元在所述子序列之前插入多个延时编码时，具体用于：

根据预设的延时时间和所述采样速率，计算得到延时编码个数N；

在所述子序列之前插入N个延时编码。

可选的，所述处理单元对所述信号采样序列进行展宽处理时，具体用于：

在所述信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在所述子序列之中插入多个展宽编码；其中，所述展宽编码指代值为1的二进制编码。

可选的，所述处理单元在所述子序列之中插入多个展宽编码时，具体用于：

根据预设的展宽时长和所述采样速率，计算得到展宽编码个数M；

在所述子序列之中插入M个展宽编码。

可选的，所述装置还包括：

第二转换单元，用于将所述处理后的脉冲信号从差分形式转换为单端形式。

本申请提供一种脉冲信号延时展宽处理的方法和装置，方法包括，将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号；基于串行解串技术对差分脉冲信号进行采样，得到信号采样序列；信号采样序列由多个二进制编码构成；每一个二进制编码对应一次采样；采样时差分脉冲信号为高电平则对应的二进制编码为1；采样时差分脉冲信号为低电平则对应的二进制编码为0；依次对信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列；根据处理后的信号采样序列生成处理后的脉冲信号。本方案基于串行解串技术对脉冲信号进行采样，相对于现有技术具有更强的识别能力，针对脉宽较窄的脉冲信号也能有效进行延时和展宽处理。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为基于高频时钟对脉冲信号进行延时展宽处理的时序示意图；

图2为本申请实施例提供的一种脉冲信号延时展宽处理的方法的流程图；

图3为本申请实施例提供的对信号采样序列进行延时处理和展宽处理的原理示意图；

图4为本申请实施例提供的一种脉冲信号延时展宽处理的装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。

需要注意，本公开中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。

需要注意，本公开中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。

脉冲信号识别检测在很多领域都有重要的应用。例如，在量子密钥分发领域，接收方需要用单光子探测器探测发送方发射过来的信号光，未探测到信号光时，单光子探测器输出低电平，每探测到一个信号光，单光子探测器就会输出一个持续一定时间(该持续时间即脉冲信号的脉宽)的高电平的脉冲信号，通过检测每一个脉冲信号的出现时间，就可以确定每一个信号光的位置信息(可以理解为探测到信号光的时间)，然后利用信号光的位置信息执行后续流程。

在部分领域，例如在前述量子密钥分发领域，原始的脉冲信号的脉宽较窄，受检测器件的精度限制而不能直接对脉冲信号进行检测，需要先对脉冲信号进行延时处理和展宽处理。

现有的对脉冲信号进行延时处理和展宽处理的方案，主要有以下两种：

第一种方案是，使用高频时钟来采集脉冲信号，通常高频时钟周期为识别脉冲宽度(即脉宽)的两倍以上，检测后通过FPGA内部计数器进行脉冲展宽和脉冲延时输出，该方案实现时序如图1所示。

第二种方案是，使用边沿触发进行脉冲信号的展宽和延时。具体的，可以设计一个现场可编程逻辑门阵列(FieldProgrammable Gate Array，FPGA)检测脉冲信号的边沿，检测到脉冲信号边沿后，FPGA内部再使用时钟以边沿为起始位置，对信号进行脉冲展宽和脉冲延时。

现有的技术方案主要问题在于，识别脉宽能力较差，无论是上述第一种方案还是第二种方案，均只能识别较大的脉宽，即上述两种方案只能用于处理脉冲宽度足够大(一般需要脉冲宽度在纳秒级或以上)的脉冲信号的延时和展宽处理。对于脉宽较小的脉冲信号，例如，脉宽达到皮秒(ps)级的脉冲信号，上述两种现有技术方案就无法对脉冲信号进行延时和展宽处理。

综上所述，现有技术方案无法对部分领域(如前述量子密钥分发领域)的脉宽过窄的脉冲信号进行延时处理和展宽处理。

针对上述现有技术存在的问题，本申请实施例提供一种脉冲信号延时展宽处理的方法，请参考图2，该方法可以包括如下步骤：

S201、将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号。

步骤S201可以通过一个CML(Current Mode Logic，电流模式逻辑)接口电路实现。CML接口电路是一种现有的电路结构，该电路结构可以将单端信号(即单端形式的电信号)转换为差分信号(即差分形式的电信号)，也可以将差分信号转换为单端信号。在步骤S201中，可以将脉冲信号接入CML接口电路上用于输入单端信号的一端，相应的，CML接口电路的另一端就会输出差分形式的脉冲信号，即差分脉冲信号。

S202、基于串行解串技术，按预设的采样速率对差分脉冲信号进行采样，得到信号采样序列。

其中，信号采样序列由多个二进制编码构成；每一个二进制编码对应一次采样；采样时差分脉冲信号为高电平则对应的二进制编码的值为1；采样时差分脉冲信号为低电平则对应的二进制编码的值为0。

串行解串(Serializer/Deserializer，Serdes)技术是当前数字通信领域广泛应用的一种技术，基于串行解串技术设计的通信器件，一般包括物理编码子层(PhysicalCoding Sublayer，PCS)和物理媒介附加层(Physical Medium Attachment LayerPMALayer)。其中PMA层主要用于串行化和解串，PCS层主要用于线路编码和CRC(CyclicRedundancy Check，循环冗余校验)校验编码。

将上述通信器件中的物理编码子层去除，仅保留PMA层，即可得到一个具备串行化和解串功能的串行解串器。该串行解串器可以直接对差分脉冲信号进行采样，得到相应的信号采样序列。

在本发明中，步骤S202至步骤S204可以通过一个预先设计的FPGA器件实现。该器件上可以配置一个用于实现前述串行解串技术的芯片(简称串行解串芯片)，步骤S201中转换得到的差分脉冲信号可以按交流耦合的方式接入串行解串芯片的采样模块(即SerdesRX采样模块)，然后该串行解串芯片就可以按一定的采样速率和串并转换位宽对差分脉冲信号进行采样，得到信号采样序列。

其中，串并转换位宽可以设置为80bit，采样速率可以根据脉冲信号的脉宽设置，一般的脉宽越窄，则需要设置越高的采样速率，当本发明应用于前述量子密钥分发领域时，采样速率一般可以配置为10Gbps。

进一步的，串行解串芯片采样时的同步时钟的频率可以设置为125MHz。

脉冲信号是持续一定时长(该时长即脉冲信号的脉宽)的高电平信号，因此，若在一个脉冲信号的持续时间内连续进行多次采样，则可以获得连续的多个值为1的二进制编码，相应的，对于不在脉冲信号的持续时间内进行的采样，此时电平为低电平，因此获得的二进制编码的值为0。所以，在获得信号采样序列后，可以通过识别信号采样序列中连续出现的值为1的二进制编码，确定出脉冲信号所在的位置。

S203、依次对信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列。

步骤S203可以由预先设计的FPGA器件实现。

延时处理和展宽处理的先后顺序可以根据情况变更。一般的，在步骤S203中，可以先对信号采样序列进行延时处理，再进行展宽处理，即对信号采样序列进行延时处理，获得延时处理后的序列，对延时处理后的序列进行展宽处理，获得处理后的信号采样序列。

延时处理需要根据一定的延时时长进行，同理，展宽处理需要根据一定的展宽时长(也可以称为展宽宽度)进行，这两项参数可以由用户根据实际需要而设定。

S204、根据处理后的信号采样序列生成处理后的脉冲信号。

步骤S204可以由前述串行解串芯片的Serdes TX发送模块执行，即Serdes TX发送模块可以将处理后的信号采样序列转换为处理后的脉冲信号输出。

步骤S203中，对信号采样序列进行延时处理的过程，可以包括：

在信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在子序列之前插入多个延时编码；其中，延时编码指代值为0的二进制编码。

进一步的，在子序列之前插入多个延时编码，可以包括：

根据预设的延时时间和采样速率，计算得到延时编码个数N；

在子序列之前插入N个延时编码。

步骤S203中，对信号采样序列进行展宽处理的过程，可以包括：

在信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在子序列之中插入多个展宽编码；其中，展宽编码指代值为1的二进制编码。

结合图3对延时处理和展宽处理的具体过程进行说明：

在延时处理时，首先在信号采样序列中识别出前述子序列，例如图3中，高电平的脉冲信号下方对应的多个二进制编码的值均为1，这些二进制编码就构成前述子序列。可以理解的，每一个子序列就表示一个脉冲信号。

随后需要确定插入的延时编码个数，设延时时长为T1，采样速率为v1，可以计算得到延时编码个数N：N＝T1*v1。

最后，只需要在识别出的这一子序列之前插入N个值为0的二进制编码，即插入N个0，即可完成延时处理。

从图3所示的延时处理后的采样序列和处理后的脉冲信号可以看出，经过延时处理，信号采样序列中该子序列会向后移动，这样转换后的信号中，子序列对应的脉冲信号出现的时间也会相应的延迟，从而实现脉冲信号的延时。

在展宽处理时，同样需要识别出脉冲信号对应的子序列，即有连续的1构成的子序列。

识别出子序列后需要确定插入的展宽编码的个数M，具体的，可以根据预设的展宽时长和采样速率，计算得到展宽编码个数M；然后在子序列之中插入M个展宽编码。

例如，设展宽时长为T2,表示需要将脉冲信号的脉宽增加T2，采样速率为v1，可以计算得到展宽编码的个数M：M＝T2*v1。

最后，只需要在识别出的这一子序列之中插入M个值为1的二进制编码，即插入M个1，即可完成展宽处理。

从图3所示的展宽处理后的采样序列和处理后的脉冲信号可以看出，对一个子序列进行展宽处理后，信号采样序列中该子序列的长度会增加，如原本该子序列包含的二进制编码数量为S(即包含S个连续的1)，经过展宽处理，该子序列就包含S+M个二进制编码(即包含S+M个连续的1)，这样转换后的信号中，子序列对应的脉冲信号的持续时长也会相应的延长，从而实现脉冲信号的展宽。

需要说明的是，当有多个脉冲信号时，上述延时处理和展宽处理一般需要对每个脉冲信号对应的子序列进行，即在每一个子序列之前插入特定个数的延时编码，则每一个子序列之中插入特定个数的展宽编码，从而实现对每一个脉冲信号的延时和展宽。

步骤S204中输出的处理后的脉冲信号，一般是差分形式的信号，如果后续使用处理后的脉冲信号的器件适合处理单端形式的信号，则可以在步骤S204之后增加如下步骤：

将处理后的脉冲信号从差分形式转换为单端形式。

增加的步骤同样可以由前述CML接口电路实现，只需要将处理后的脉冲信号输入CML接口电路中对应差分形式的信号的一端，就可以在另一端获得CML接口电路输出的单端形式的处理后的脉冲信号。

本申请提供一种脉冲信号延时展宽处理的方法，方法包括，将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号；基于串行解串技术对差分脉冲信号进行采样，得到信号采样序列；信号采样序列由多个二进制编码构成；每一个二进制编码对应一次采样；采样时差分脉冲信号为高电平则对应的二进制编码为1；采样时差分脉冲信号为低电平则对应的二进制编码为0；依次对信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列；根据处理后的信号采样序列生成处理后的脉冲信号。本方案基于串行解串技术对脉冲信号进行采样，相对于现有技术具有更强的识别能力，针对脉宽较窄的脉冲信号也能有效进行延时和展宽处理。

一方面，本发明所提供的方案具有更强的脉宽识别能力，通过调整采样时的采样速率，即使对脉宽较窄的脉冲信号也可以采样得到由连续的值为1的二进制编码构成的子序列，然后通过在子序列之前以及在子序列之内插入编码的方式实现对脉冲信号的延时和展宽。换言之，本发明提供的方案可以用于对脉宽较窄的脉冲信号进行延时展宽处理。

另一方面，本发明在进行延时和展宽时，可以更精确的控制延时时长和展宽时长。通过前文所述的计算方法，本方案能够准确计算出延时时长对应的延时编码个数，以及展宽时长对应的展宽编码个数，然后在脉冲信号对应的子序列之前插入对应个数的延时编码，在子序列之内插入对应个数的展宽编码，从而保证处理后的脉冲信号延时的时间等于延时时长，延长的脉冲宽度等于展宽时长。

附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，该模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

结合本申请实施例提供的脉冲信号延时展宽处理的方法，本申请实施例还提供一种脉冲信号延时展宽处理的装置，请参考图4，该装置可以包括如下单元：

第一转换单元401，用于将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号。

采样单元402，用于基于串行解串技术，按预设的采样速率对差分脉冲信号进行采样，得到信号采样序列。

其中，信号采样序列由多个二进制编码构成；每一个二进制编码对应一次采样；采样时差分脉冲信号为高电平则对应的二进制编码的值为1；采样时差分脉冲信号为低电平则对应的二进制编码的值为0。

处理单元403，用于依次对信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列。

生成单元404，用于根据处理后的信号采样序列生成处理后的脉冲信号。

可选的，处理单元403对信号采样序列进行延时处理时，具体用于：

在信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在子序列之前插入多个延时编码；其中，延时编码指代值为0的二进制编码。

可选的，处理单元403在子序列之前插入多个延时编码时，具体用于：

根据预设的延时时间和采样速率，计算得到延时编码个数N；

在子序列之前插入N个延时编码。

可选的，处理单元403对信号采样序列进行展宽处理时，具体用于：

在信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在子序列之中插入多个展宽编码；其中，展宽编码指代值为1的二进制编码。

可选的，处理单元403在子序列之中插入多个展宽编码时，具体用于：

根据预设的展宽时长和采样速率，计算得到展宽编码个数M；

在子序列之中插入M个展宽编码。

可选的，本实施例提供的装置还包括第二转换单元405，用于：

将处理后的脉冲信号从差分形式转换为单端形式。

本实施例提供的装置中，第一转换单元和第二转换单元均可以由CML接口电路实现，采样单元可以由串行解串芯片中的Serdes RX采样模块实现，处理单元可以是一个预先设计的用于进行延时处理和展宽处理的FPGA器件，生成单元可以由串行解串芯片中的Serdes TX发送模块实现。

本申请实施例提供的脉冲信号延时展宽处理的装置，其具体工作原理可以参考本申请实施例提供的脉冲信号延时展宽处理的方法中的相关步骤，此处不再赘述。

本申请提供一种脉冲信号延时展宽处理的装置，其中，第一转换单元401将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号；采样单元402基于串行解串技术对差分脉冲信号进行采样，得到信号采样序列；信号采样序列由多个二进制编码构成；每一个二进制编码对应一次采样；采样时差分脉冲信号为高电平则对应的二进制编码为1；采样时差分脉冲信号为低电平则对应的二进制编码为0；处理单元403依次对信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列；生成单元404根据处理后的信号采样序列生成处理后的脉冲信号。本方案基于串行解串技术对脉冲信号进行采样，相对于现有技术具有更强的识别能力，针对脉宽较窄的脉冲信号也能有效进行延时和展宽处理。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

需要注意，本发明中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。

专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种脉冲信号延时展宽处理的方法，其特征在于，包括：

将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号；

基于串行解串技术，按预设的采样速率对所述差分脉冲信号进行采样，得到信号采样序列；其中，所述信号采样序列由多个二进制编码构成；每一个所述二进制编码对应一次采样；采样时所述差分脉冲信号为高电平则对应的二进制编码的值为1；采样时所述差分脉冲信号为低电平则对应的二进制编码的值为0；

依次对所述信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列；

根据所述处理后的信号采样序列生成处理后的脉冲信号。

2.根据权利要求1所述的方法，其特征在于，对所述信号采样序列进行延时处理，包括：

在所述信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在所述子序列之前插入多个延时编码；其中，所述延时编码指代值为0的二进制编码。

3.根据权利要求2所述的方法，其特征在于，所述在所述子序列之前插入多个延时编码，包括：

根据预设的延时时间和所述采样速率，计算得到延时编码个数N；

在所述子序列之前插入N个延时编码。

4.根据权利要求1所述的方法，其特征在于，对所述信号采样序列进行展宽处理，包括：

在所述信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在所述子序列之中插入多个展宽编码；其中，所述展宽编码指代值为1的二进制编码。

5.根据权利要求4所述的方法，其特征在于，所述在所述子序列之中插入多个展宽编码，包括：

根据预设的展宽时长和所述采样速率，计算得到展宽编码个数M；

在所述子序列之中插入M个展宽编码。

6.根据权利要求1所述的方法，其特征在于，将所述信号采样序列转换为处理后的脉冲信号之后，还包括：

将所述处理后的脉冲信号从差分形式转换为单端形式。

7.一种脉冲信号延时展宽处理的装置，其特征在于，包括：

第一转换单元，用于将脉冲信号从单端形式转换为差分形式，得到差分脉冲信号；

采样单元，用于基于串行解串技术，按预设的采样速率对所述差分脉冲信号进行采样，得到信号采样序列；其中，所述信号采样序列由多个二进制编码构成；每一个所述二进制编码对应一次采样；采样时所述差分脉冲信号为高电平则对应的二进制编码的值为1；采样时所述差分脉冲信号为低电平则对应的二进制编码的值为0；

处理单元，用于依次对所述信号采样序列进行延时处理和展宽处理，获得处理后的信号采样序列；

生成单元，用于根据所述处理后的信号采样序列生成处理后的脉冲信号。

8.根据权利要求7所述的装置，其特征在于，所述处理单元对所述信号采样序列进行延时处理时，具体用于：

在所述信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在所述子序列之前插入多个延时编码；其中，所述延时编码指代值为0的二进制编码。

9.根据权利要求7所述的装置，其特征在于，所述处理单元对所述信号采样序列进行展宽处理时，具体用于：

在所述信号采样序列中识别由连续多个值为1的二进制编码构成的子序列；

在所述子序列之中插入多个展宽编码；其中，所述展宽编码指代值为1的二进制编码。

10.根据权利要求7所述的装置，其特征在于，所述装置还包括：

第二转换单元，用于将所述处理后的脉冲信号从差分形式转换为单端形式。

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