CN115528109A - 半导体器件及其制备方法 - Google Patents

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Abstract

本披露公开了一种半导体器件及其制备方法。该半导体器件包括：依次叠置的衬底、缓冲层、沟道层和势垒层；若干层过渡层，其设置在势垒层上，其中，每一过渡层包括设置在势垒层上的第一P型掺杂GaN层和设置在第一P型掺杂GaN层上的第一P型掺杂层；盖帽层，其设置在过渡层上；栅极，其设置在盖帽层上；源极，其设置在势垒层上；漏极，其设置在势垒层上，与源极分别设置在栅极的两侧；其中，第一P型掺杂GaN层的掺杂浓度被配置为随靠近第一P型掺杂层所在一侧向靠近衬底所在一侧降低。本披露公开的技术方案能够改善了非栅区域迁移率下降的问题。

Description

半导体器件及其制备方法
技术领域
本披露一般涉及半导体技术领域。更具体地，本披露涉及一种半导体器件及其制备方法。
背景技术
基于高电子迁移率晶体管(HEMT，high electron mobility)的异质结构因具有自发极化和压电极化效应，无需掺杂等其他技术即可产生高密度的二维电子气2DEG，且其迁移率高，适用于大功率及高频电子器件。现有的HEMT功率器件包括耗尽型和增强型两种，其中，在III族氮化物中外延生长的AlGaN/GaN界面极化诱导的二维电子气2DEG，使得制备的HEMT常为耗尽型(D-mode)，但增强型(E-mode)具有更低的损耗、更简化的电路且安全性更高。
而目前制备增强型HEMT的方法中广泛应用了一种P-GaN盖帽层技术，通过采用外延生长P-GaN，而将2DEG沟道所处的能带抬高，将栅电极沟道内的2DEG耗尽，而形成增强型。该技术可避免离子刻蚀对沟道电子的影响，令半导体器件具有较高的饱和电流。但为了保证P-GaN盖帽层可完全耗尽沟道中的2DEG，异质结构中通常需要较薄的势垒层，例如势垒层的厚度约25nm，而P-GaN盖帽层内未有效掺杂的Mg原子易形成缺陷，降低了P-GaN盖帽层的晶体质量，同时又以缺陷的形式极易渗入下层较薄的势垒层中，使其内部电子散射增加，导致半导体器件迁移率下降。
有鉴于此，亟需提供一种半导体器件及其制备方法，能够保障非栅区域的迁移率。
发明内容
为了至少解决如上所提到的一个或多个技术问题，本披露在多个方面中提出了半导体器件及其制备方法，以有效防止非栅区域的迁移率下降。
在第一方面中，本披露提供一种半导体器件，包括：衬底；缓冲层，其设置在所述衬底上；沟道层，其设置在所述缓冲层上；势垒层，其设置在所述沟道层上；若干层过渡层，其设置在势垒层上，其中，每一所述过渡层包括设置在势垒层上的第一P型掺杂GaN层和设置在所述第一P型掺杂GaN层上的第一P型掺杂层；盖帽层，其设置在所述过渡层上；栅极，其设置在所述盖帽层上；源极，其设置在势垒层上；漏极，其设置在势垒层上，与所述源极分别设置在所述栅极的两侧；其中，所述第一P型掺杂GaN层的掺杂浓度被配置为随靠近所述第一P型掺杂层所在一侧向靠近所述衬底所在一侧降低。
在第二方面中，本披露提供一种半导体器件的制备方法，包括：提供一半导体外延结构，其中，所述半导体外延结构包括：依次叠置的衬底、缓冲层、沟道层和势垒层；在所述半导体外延结构上设置若干层预制过渡层，其中，每一所述预制过渡层包括设置在所述势垒层上的本征u-GaN层和设置在本征u-GaN层上的重掺杂P型层；在所述预制过渡层上形成原始盖帽层；刻蚀所述原始盖帽层和所述预制过渡层，并在刻蚀所述原始盖帽层和所述预制过渡层后对所述半导体器件进行高温回火，以让所述预制过渡层形成为过渡层；其中，所述过渡层中的第一P型掺杂层由所述重掺杂P型层形成的，所述过渡层中的第一P型掺杂GaN由所述本征u-GaN层形成；所述第一P型掺杂GaN层的掺杂浓度被配置为随靠近所述第一P型掺杂层所在一侧向靠近所述衬底所在一侧降低。
本披露所提供的半导体器件，其具有若干层过渡层，其中，每一过渡层包括设置在势垒层上的第一P型掺杂GaN层和设置在第一P型掺杂GaN层上的第一P型掺杂层，其中，第一P型掺杂GaN层的掺杂浓度被配置为随靠近第一P型掺杂层所在一侧向靠近衬底所在一侧降低，该过渡层中的第一P型掺杂GaN层在半导体器件的制备过程中又可以有效地阻挡和降低P型栅中的掺杂杂质扩散至势垒层，从而改善了非栅区域迁移率下降的问题，最终使器件的导通电阻减小，提高器件的导通性能。
附图说明
通过参考附图阅读下文的详细描述，本披露示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本披露的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：
图1示出了本披露的一些实施例的半导体器件的结构示意图；
图2示出了本披露的一些实施例的半导体器件的制备方法的流程示意图；
图3示出了本披露的一些实施例的半导体器件的制备方法的另一流程示意图；
图4示出了本披露的一些实施例的半导体外延结构的制备方法的流程示意图；
图5示出了本披露的一些实施例的半导体器件的外延结构的结构示意图。
具体实施方式
下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。
应当理解，本披露的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
目前制备增强型HEMT的方法中广泛应用了一种P-GaN盖帽层技术，该技术可避免离子刻蚀对沟道电子的影响，令半导体器件具有较高的饱和电流。但为了保证P-GaN盖帽层可完全耗尽沟道中的2DEG，异质结构中通常需要较薄的势垒层，例如势垒层的厚度约25nm，而P-GaN盖帽层内未有效掺杂的Mg易形成缺陷，降低了P-GaN盖帽层的晶体质量，同时又以缺陷的形式极易渗入下层较薄的势垒层中，使其内部电子散射增加，导致半导体器件迁移率下降。
针对上述问题，本披露提供了一种半导体器件。
下面结合附图来详细描述本披露的具体实施方式。
图1示出了本披露的一些实施例的半导体器件的示意图。
请参见图1，本披露实施例提供的半导体器件可以包括：
衬底1；
缓冲层2，其设置在衬底1上；
沟道层3，其设置在缓冲层2上；
势垒层4，其设置在沟道层3上；
若干层过渡层5，其设置在势垒层4上，
盖帽层6，其设置在过渡层5上；
栅极10，其设置在盖帽层6上；
源极7，其设置在势垒层4上；
漏极8，其设置在势垒层4上，与源极7分别设置在栅极10的两侧。
在本披露实施例的半导体器件中，每一过渡层5包括设置在势垒层4上的第一P型掺杂GaN层51和设置在所述第一P型掺杂GaN层51上的第一P型掺杂层52。
即，定义衬底指向盖帽层6的方向为上方，则衬底1、缓冲层2、沟道层3、势垒层4、第一P型掺杂GaN层51、第一P型掺杂层52(第一P型掺杂GaN层51和第一P型掺杂层52构成过渡层5)和盖帽层6由下至上依次设置。
在本披露实施例中，过渡层5中的第一P型掺杂GaN层51的掺杂浓度被配置为随靠近所述第一P型掺杂层52所在一侧向靠近所述衬底1所在一侧降低，即，所述第一P型掺杂GaN层51的掺杂浓度由上至下渐变降低。
本披露所提供的半导体器件，其具有若干层过渡层，其中，每一过渡层包括设置在势垒层上的第一P型掺杂GaN层和设置在第一P型掺杂GaN层上的第一P型掺杂层，其中，第一P型掺杂GaN层的掺杂浓度被配置为随靠近第一P型掺杂层所在一侧向靠近衬底所在一侧降低，该过渡层中的第一P型掺杂GaN层在半导体器件的制备过程中可以有效地阻挡和降低P型栅中的掺杂杂质扩散至势垒层，从而最终使器件的导通电阻减小，提高器件的导通性能，从而改善了非栅区域迁移率下降的问题。
在一些实施例中，所述第一P型掺杂GaN层51可以基于无掺杂的本征u-GaN层形成，通过高温回火工艺处理，令设置在本征u-GaN层上的重掺杂P型层中的掺杂杂质扩散至本征u-GaN层中，以形成所述第一P型掺杂GaN层51。进一步地，所述高温回火工艺的工艺参数可以如下：在氮气氛围中，采用650℃至800℃的回火温度。
与前一实施例提供的第一种半导体器件相对应地，本披露还提供了第二种半导体器件，其可以包括：
衬底；
缓冲层，其设置在衬底上；
沟道层，其设置在缓冲层上；
势垒层，其设置在沟道层上；
若干层预制过渡层，其设置在势垒层上，
盖帽层，其设置在预制过渡层上；
栅极，其设置在盖帽层上；
源极，其设置在势垒层上；
漏极，其设置在势垒层上，与源极分别设置在栅极的两侧。
与前文提供的第一种半导体器件相比，区别在于，第二种半导体器件中，设置在势垒层上方的为预制过渡层，该预制过渡层包括：本征u-GaN层，和设置在本征u-GaN层上的重掺杂P型层。通过高温回火工艺处理第二种半导体器件，能够令重掺杂P型层中的掺杂杂质扩散至本征u-GaN层，继而形成为前文提供的第一种半导体器件。需要说明的是，与前文所提及的两种半导体器件相对应地，在进行半导体器件制备时，在势垒层4上依次制备得到本征u-GaN层和重掺杂P型层，经过上述高温回火工艺处理后，重掺杂P型层中的掺杂杂质扩散至本征u-GaN层，使得无掺杂的本征u-GaN层形成为所述第一P型掺杂GaN层51，重掺杂P型层形成为第一P型掺杂层52。
在一些实施例中，第一种半导体器件的第一P型掺杂层52为重Mg掺杂的AlGaN层或GaN层，其Mg原子的掺杂浓度大于盖帽层6中Mg原子的掺杂浓度。具体地，重掺杂P型层52可以为采用Detal掺杂技术形成的、Mg原子掺杂浓度单一的P-AlGaN层或P-GaN层，经过高温回火工艺处理后，重掺杂P型层中掺杂的Mg原子向本征u-GaN层扩散，使得本征u-GaN层形成为第一P型掺杂GaN层51，以及重掺杂P型层形成为所述第一P型掺杂层52，从而有效提高了半导体器件中栅极区域的空穴浓度，以此提高了具有上述过渡层的半导体器件的阈值电压。
需要说明的是，上述以掺杂杂质为Mg原子的情况作为示例进行说明，在实际应用中，掺杂杂质可以为除Mg原子以外的其他原子，并不唯一，即Mg原子不构成对本披露中掺杂杂质的唯一限定。
进一步地，第一种半导体器件的第一P型掺杂GaN层51的掺杂浓度最大值小于所述第一P型掺杂层52的掺杂浓度，该掺杂浓度最大值与热处理工艺的退火时长相关。
在一些实施例中，第一种半导体器件的第一P型掺杂层52的掺杂浓度介于5E+19cm-3至6E+19cm-3之间。
在本披露实施例中，第一种半导体器件的第一P型掺杂层52的掺杂浓度大于所述第一P型掺杂GaN层51的掺杂浓度。
进一步地，第一种半导体器件的第一P型掺杂层52的掺杂浓度大于所述盖帽层6的掺杂浓度。在一些实施例中，盖帽层6的掺杂浓度可以介于3E+18cm-3至4.5E+19cm-3之间。
在实际应用中，为了保证盖帽层可完全耗尽沟道中的2DEG，势垒层的厚度往往较薄，示例性地，为了保证盖帽层6可完全耗尽沟道中的2DEG，可以设置所述势垒层4的厚度介于15nm至30nm之间。但这会导致P-GaN盖帽层内未有效掺杂的Mg原子易形成缺陷，进而渗入较薄的势垒层中，使其内部电子散射增加，导致器件迁移率下降。
而本披露的一些实施例中所提供的半导体器件，其具有若干层过渡层，其中，每一过渡层包括设置在势垒层上的第一P型掺杂GaN层和设置在第一P型掺杂GaN层上的第一P型掺杂层，其中，第一P型掺杂GaN层的掺杂浓度被配置为随靠近第一P型掺杂层所在一侧向靠近衬底所在一侧降低，该过渡层与盖帽层形成具有有效高空穴浓度的P型栅，以此提高了器件的阈值电压。同时，该过渡层中的第一P型掺杂GaN层在半导体器件的制备过程中又可以有效地阻挡和降低P型栅中的掺杂杂质扩散至势垒层，从而最终使器件的导通电阻减小，提高器件的导通性能。此外，该第一P型掺杂层采用重Delta掺杂技术，可避免重掺杂外延过程中形成高密度的堆垛层错，导致P-GaN的晶体质量变差，使器件栅压不良。因此，本披露所提供的半导体器件既兼顾了提高栅极区域的阈值电压的要求，又改善了非栅区域迁移率下降的问题。
在一些实施例中，示例性地，盖帽层6的厚度小于或等于70nm；第一P型掺杂层52的厚度可以介于5nm至10nm之间；第一P型掺杂GaN层51的厚度可以介于3nm至6nm之间。
在本披露实施例中，势垒层4和盖帽层6之间的过渡层5可以为一个，也可以为多个。当势垒层4和盖帽层6之间具有多个过渡层5时，第一P型掺杂GaN层51和第一P型掺杂层52可以交替设置在势垒层和盖帽层之间，呈现周期排布。
在一些实施例中，该多个过渡层中，每一个第一P型掺杂GaN层51和第一P型掺杂层52的厚度可以等比例设置。在另一些实施例中，该多个过渡层中，最靠近所述衬底的过渡层中的第一P型掺杂GaN层的厚度最厚。如此，通过将最靠近所述衬底的过渡层中的第一P型掺杂GaN层的厚度设置为相对最厚，可以减少未有效掺杂的Mg原子渗入较薄的势垒层中，避免内部电子散射增加而导致的器件迁移率下降。
在本披露实施例中，过渡层5和盖帽层6构成P型栅，源极7和漏极8两两相互隔离地设置在势垒层4的上方，并分别设置在P型栅的两侧，栅极10设置在所述P型栅上。
基于上述栅极结构，经过前文所述的高温退火工艺处理后，P型栅中过渡层5发生掺杂杂质的扩散。在目前的P-GaN盖帽层技术中，采用外延生长的P-GaN难以实现较高的空穴浓度，这会导致半导体器件的阈值电压偏小。而具备上述栅极结构的半导体器件，在高温退火工艺处理后，其栅极区域的空穴浓度得以有效提高，改善了半导体器件的阈值电压，同时第一P型掺杂GaN层51能够有效阻止未有效掺杂的掺杂杂质渗入势垒层4中，进一步兼顾了非栅区域的迁移率，从而实现了实现具有低导通电阻和高阈值电压的半导体器件。
下面对前文任一种半导体器件的外延结构进行进一步说明。
在一些实施例中，势垒层4可以为采用金属有机化合物化学气相沉淀(MOCVD，Metal-organic Chemical Vapor Deposition)工艺生长的AlGaN势垒层，其中，AlGaN中的Al组分以质量计为20％至30％。
在一些实施例中，沟道层3是采用MOCVD工艺在缓冲层上进一步生长形成的GaN沟道层，其厚度介于280nm至320nm之间，实际应用中可以选取300nm。
在一些实施例中，缓冲层2是采用MOCVD工艺非故意掺杂生长形成的半绝缘的GaN高阻缓冲层，其厚度可以介于4μm至5μm之间，其电阻率可以为108ohm以上。
在一些实施例中，衬底1的材质可以为Si、SiC和GaN中的任一种，衬底1的尺寸大小可以介于2inch至8inch之间。
进一步地，上述任一实施例提出的半导体器件中还可以包括：设置在势垒层4上的钝化层9；
钝化层9位于源极7与栅极10之间，以及漏极8与栅极10之间。可以理解为，钝化层9填充于源极7、漏极8和P型栅两两之间的间隙中，用于保护半导体器件的外延结构的表面。
在一些实施例中，钝化层9可以采用AlN或SiO2制备而成。
本实施例中的半导体器件通过设置在源极和栅极之间，以及漏极和栅极之间的钝化层，覆盖住原先裸露的势垒层表面，从而对半导体器件的外延结构的表面进行保护，提高半导体器件性能的稳定性和可靠性。
下面结合图2对上述实施例中所示出的半导体器件的制备方法进行说明。
请结合图1和图5，并参见图2，本披露的实施例提出的半导体器件的制备方法，可以包括：
在步骤201中，提供一半导体外延结构。其中，所述半导体外延结构包括：衬底1，设置衬底1上的缓冲层2，设置在缓冲层2上的沟道层3以及设置在沟道层3上的势垒层4。
在步骤202中，在半导体外延结构上设置若干层预制过渡层11。其中，每一所述预制过渡层11包括设置在所述势垒层4上的本征u-GaN层111和设置在本征u-GaN层111上的重掺杂P型层112。
示例性地，上述步骤202可以包括：在势垒层4上制备形成本征u-GaN层111，接着，在本征u-GaN层111上采用重Detal掺杂技术形成重掺杂P型层112，以形成所述预制过渡层。
进一步地，上述步骤202还可以包括：在势垒层4上重复制备本征u-GaN层111和重掺杂P型层112，以形成多层预制过渡层11。
其中，本征u-GaN111层采用非掺杂GaN材料制备而成，其厚度可以介于3nm至6nm之间，其掺杂浓度为0。重掺杂P型层112的可以采用AlGaN或GaN材料制备而成，其厚度可以介于5nm至10nm之间，其掺杂浓度可以介于5.5E+19cm-3至8E+19cm-3之间。需要补充的是，以Mg掺杂为例，重掺杂P型层112可以为通过采用Delta掺杂技术制作而成的Mg掺杂浓度单一的AlGaN层，或者Mg掺杂浓度单一的P-GaN层。
在步骤203中，在预制过渡层11上形成原始盖帽层61。其中，该原始盖帽层61的掺杂浓度小于所述重掺杂P型层112的掺杂浓度，示例性地，原始盖帽层61的掺杂浓度可以介于3E+18cm-3至5.5E+19cm-3之间。
示例性地，上述步骤203制备的原始盖帽层61的厚度小于或等于70nm。
在步骤204中，刻蚀原始盖帽层61和预制过渡层11。
示例性地，上述步骤204可以包括：通过电感耦合等离子体(ICP，InductivelyCoupled Plasma)刻蚀掉除栅极区域以外的所述原始盖帽层61和所述预制过渡层11，并在所述势垒层表面停止刻蚀。
可以通过步骤204刻蚀除去势垒层上方部分区域的预制过渡层11和原始盖帽层61，使得势垒层的中间区域余留有预制过渡层11和原始盖帽层61，余留的预制过渡层11和原始盖帽层61形成P型栅的一部分。后续步骤205进行高温回火时，可以对P型栅进行高温回火处理，以令重掺杂P型层112中的掺杂杂质扩散至本征u-GaN层111，使得重掺杂P型层112被配置形成为如上述实施例所述的第一P型掺杂层52，本征u-GaN层111被配置形成为如上述实施例所述的第一P型掺杂GaN层51。需要补充的是，由于高温回火，还使得原始盖帽层61中的掺杂浓度也从介于3E+18cm-3至5.5E+19cm-3之间，变为掺杂浓度介于3E+18cm-3至5.5E+19cm-3的如上述所述的盖帽层6。如此，通过预制过渡层11中本征u-GaN层111可以减少本征u-GaN层111以上的半导体层中的掺杂浓度，特别是本征u-GaN层111以上的半导体层中未有效掺杂的掺杂杂质扩散到势垒层4中，改善了非栅区域迁移率下降的问题，从而使得器件的导通电阻减小，提高了器件的导通性能。。
刻蚀操作的具体步骤如下：
在原始盖帽层61的部分区域光刻制备掩膜，其中，掩膜采用SiNX或SiO2沉积形成；利用刻蚀工艺除去未被掩膜覆盖的区域的预制过渡层11和原始盖帽层61，根据余留的预制过渡层11和原始盖帽层61能够定义出栅极区域，该刻蚀过程可以通过电感耦合等离子体ICP刻蚀除去除栅极区域以外的过渡层和盖帽层，且刻蚀停止在势垒层4表面。
在步骤205中，在刻蚀原始盖帽层61和预制过渡层11后对半导体器件进行高温回火。通过步骤205以令重掺杂P型层111中的掺杂杂质扩散至本征u-GaN层112，以让预制过渡层11形成为上述实施例所述的过渡层5。
示例性地，上述步骤205可以包括：在刻蚀原始盖帽层61和所述预制过渡层11后进行高温回火，以令所述重掺杂P型层112中的掺杂杂质扩散至本征u-GaN层111，以让所述重掺杂P型层112形成为所述第一P型掺杂层51；以及在刻蚀原始盖帽层61和所述预制过渡层11后进行高温回火，以令所述重掺杂P型层112中的掺杂杂质扩散至本征u-GaN层111，以让所述本征u-GaN层111形成为所述第一P型掺杂GaN层51。
其中，第一P型掺杂层的形成过程具体如下：
在刻蚀原始盖帽层61和所述预制过渡层11后进行高温回火，以令所述重掺杂P型层112的掺杂浓度从5.5E+19cm-3至8E+19cm-3降低到5E+19cm-3至6E+19cm-3，以形成所述第一P型掺杂层51。
其中，第一P型掺杂GaN层51的形成过程具体如下：
在刻蚀原始盖帽层61和所述预制过渡层11后进行高温回火，以令所述本征u-GaN层111的掺杂浓度上升，以形成所述第一P型掺杂GaN层51。
在一些实施例中，步骤203中的高温回火指的是在氮气氛围中，采用650℃至800℃的回火温度进行回火操作。
高温回火后，本征u-GaN层111的掺杂浓度上升，形成了第一P型掺杂GaN层51。该第一P型掺杂GaN层51的掺杂浓度呈现由上至下渐变降低，其掺杂浓度最大值的浓度大小与回火时长相关。
通过本实施例提供的半导体器件的制备方法能够制备得到具有过渡层的半导体器件，结合高温回火工艺，促使预制过渡层中的重掺杂P型层的掺杂杂质进一步扩散至本征u-GaN层中，形成过渡层，利用本征u-GaN层(高温回火后形成为第一P型掺杂GaN层)在外延制备过程中有效地阻挡盖帽层中的掺杂杂质扩散至势垒层，保障器件的迁移率。此外，该方法通过外延制备和刻蚀工艺即可简单实现，且该方法重复性和可控性较高，适用于半导体器件的大规模生产。
进一步地，通过本实施例提供的半导体器件的制备方法制备得到的半导体器件，其中的过渡层能够有效提高半导体器件中栅极区域的空穴浓度，进而提高器件的阈值电压；同时利用本征u-GaN层(高温回火后形成为第一P型掺杂GaN层)在外延制备过程中有效地阻挡盖帽层中的掺杂杂质扩散至势垒层，保障器件的迁移率。也即是说，通过本实施例提供的半导体器件的制备方法能够得到兼顾了阈值电压与迁移率的半导体器件。
进一步地，对所述半导体器件进行高温回火之前，所述半导体器件的制备方法还可以包括以下步骤(图中未示出)：
在露出的所述势垒层的表面镀钝化层；
刻蚀所述钝化层以露出栅极区域、源极区域以及漏极区域，以分别制备栅极、源极与漏极。
在本实施例披露的半导体器件的制备方法中，在形成P型栅之后，在形成栅极之前，在露出的势垒层和P型栅的表面蒸镀钝化层，该钝化层的材质可以采用AlN或SiO2。在形成钝化层之后，需除去势垒层上方部分区域的钝化层和P型栅上表面的钝化层，除去钝化层的位置用以制备栅极、源极和漏极，其中，P型栅上表面用以制备栅极，势垒层上除去钝化层的区域用以制备源极和漏极。
进一步地，图3示出了本披露的一些实施例的半导体器件的制备方法的另一流程示意图。参见图3，本披露的一个实施例提供的一种半导体器件的制备方法，其制备了钝化层以保护半导体器件的外延结构的表面，可以包括如下步骤：
在步骤301中，提供一半导体外延结构；
在步骤302中，在半导体外延结构上设置若干层预制过渡层；
在步骤303中，在预制过渡层上形成原始盖帽层；
在步骤304中，刻蚀原始盖帽层和预制过渡层；
在步骤305中，在露出的势垒层和P型栅的表面蒸镀钝化层；
在步骤306中，刻蚀除去势垒层上方部分区域的钝化层和P型栅上表面的钝化层；
在步骤307中，在P型栅的上表面形成栅极；
在步骤308中，在势垒层的上表面形成相互隔离的源极和漏极；
在步骤309中，对半导体器件进行高温回火，以令重掺杂P型层中的掺杂杂质扩散至本征u-GaN层，以让预制过渡层形成为过渡层。
需要说明的是，本披露对于栅极、源极和漏极三者的制备顺序并没有严格的要求，在实际应用过程中，栅极、源极和漏极可以基于任意的制备顺序形成，此处不作唯一限定。
其中，各步骤的具体操作方式可参见前文所述的半导体器件的制备方法，此处不再展开赘述。
本实施例提供的半导体器件的制备方法通过在露出的势垒层和P型栅的表面蒸镀钝化层，在半导体器件表面形成一层保护介质膜，改善了表面效应对器件工作稳定性的影响，提高了半导体器件的可靠性。
图4示出了本披露的一些实施例的半导体外延结构的制备方法的流程示意图。
参见图4，在本披露的一些实施例中，上述步骤201或步骤301中的半导体外延结构的制备方法可以包括：
在步骤401中，提供衬底。
上述步骤401中，衬底的材质可以选用Si、SiC和GaN中的任一种，衬底的尺寸大小可以介于2inch至8inch之间。
在步骤402中，在衬底上形成缓冲层。
示例性地，上述步骤402可以包括：在衬底上采用MOCVD工艺外延生长非故意掺杂的半绝缘的GaN高阻缓冲层。进一步地，GaN高阻缓冲层的电阻率为108ohm以上。
上述步骤402制备的缓冲层的厚度可以介于4μm至5μm之间。
在步骤403中，在缓冲层上形成沟道层。
示例性地，上述步骤403可以包括：在GaN高阻缓冲层上采用MOCVD工艺进一步生长GaN沟道层。
上述步骤403制备的沟道层的厚度可以介于280nm至320nm之间。
在步骤404中，在沟道层上形成势垒层。
示例性地，上述步骤404可以包括：在上述GaN沟道层上采用MOCVD工艺生长形成AlGaN势垒层，其中，制备AlGaN势垒层所采用的AlGaN中Al组分的质量百分比可以介于20％至30％之间。
上述步骤404制备的势垒层的厚度可以介于15nm至30nm之间。
通过上述半导体外延结构的制备方法，可以得到如图5所示出的半导体器件的外延结构。
如图5所示，半导体器件的外延结构可以包括：
衬底1；
设置在衬底1上的缓冲层2；
设置在缓冲层2上的沟道层3；
设置在沟道层3上的势垒层4。
进一步地，在一些实施例中，半导体器件的外延结构还可以包括：设置在势垒层4上的预制过渡层11，其中，预制过渡层11包括：本征u-GaN层111，和设置在本征u-GaN层111上的重掺杂P型层112。与该半导体器件的外延结构相对应地，半导体外延结构的制备方法还可以包括：在势垒层上制备形成本征u-GaN层，以及在本征u-GaN层上采用重Detal掺杂技术形成重掺杂P型层。
又进一步地，在一些实施例中，半导体器件的外延结构还可以包括：设置在重掺杂P型层112上的原始盖帽层61。与该半导体器件的外延结构相对应地，半导体外延结构的制备方法还可以包括：在重掺杂P型层112上形成原始盖帽层61。
需要说明的是，本披露中各实施例对于半导体器件外延结构的划分仅是一种示例，并不构成对本披露的唯一限定。也即是说，本披露中半导体器件的外延结构可以包括但不限于：衬底1、缓冲层2、沟道层3和势垒层4。进一步地，本披露中半导体器件的外延结构还可以包括：预制过渡层11和原始盖帽层61。
在本披露的一些实施例中，还可以在制备得到半导体器件的外延结构后，对半导体器件的外延结构进行高温回火工艺处理，使得其中的预制过渡层11形成为过渡层5。即，在一些实施例中，如图5所示，本披露中半导体器件的外延结构可以包括：衬底1、缓冲层2、沟道层3、势垒层4、预制过渡层11和原始盖帽层6。
附图中的流程图和框图显示了根据本披露的多个实施例的系统和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标记的功能也可以以不同于附图中所标记的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
虽然本文已经示出和描述了本披露的多个实施例，但对于本领域技术人员显而易见的是，这样的实施例只是以示例的方式来提供。本领域技术人员可以在不偏离本披露思想和精神的情况下想到许多更改、改变和替代的方式。应当理解的是在实践本披露的过程中，可以采用对本文所描述的本披露实施例的各种替代方案。所附权利要求书旨在限定本披露的保护范围，并因此覆盖这些权利要求范围内的等同或替代方案。

Claims (14)

1.一种半导体器件，其特征在于，包括：
衬底(1)；
缓冲层(2)，其设置在所述衬底(1)上；
沟道层(3)，其设置在所述缓冲层(2)上；
势垒层(4)，其设置在所述沟道层(3)上；
若干层过渡层(5)，其设置在势垒层(4)上，其中，每一所述过渡层(5)包括设置在势垒层(4)上的第一P型掺杂GaN层(51)和设置在所述第一P型掺杂GaN层(51)上的第一P型掺杂层(52)；
盖帽层(6)，其设置在所述过渡层(5)上；
栅极(10)，其设置在所述盖帽层(6)上；
源极(7)，其设置在势垒层(4)上；
漏极(8)，其设置在势垒层(4)上，与所述源极(7)分别设置在所述栅极(10)的两侧；
其中，所述第一P型掺杂GaN层(51)的掺杂浓度被配置为随靠近所述第一P型掺杂层(52)所在一侧向靠近所述衬底(1)所在一侧降低。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第一P型掺杂层(52)的掺杂浓度介于5E+19cm-3至6E+19cm-3之间。
3.根据权利要求1所述的半导体器件，其特征在于，
所述第一P型掺杂层(52)的掺杂浓度大于所述第一P型掺杂GaN层(51)的掺杂浓度。
4.根据权利要求1所述的半导体器件，其特征在于，
所述第一P型掺杂层(52)的掺杂浓度大于所述盖帽层(6)。
5.根据权利要求4所述的半导体器件，其特征在于，
所述盖帽层(6)的掺杂浓度介于3E+18cm-3至4.5E+19cm-3之间。
6.根据权利要求1所述的半导体器件，其特征在于，
所述第一P型掺杂GaN层(51)的厚度介于3nm至6nm之间。
7.根据权利要求1所述的半导体器件，其特征在于，
所述第一P型掺杂层(52)的厚度介于5nm至10nm之间。
8.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
钝化层(9)，其设置在所述势垒层(4)上，所述钝化层(9)位于所述源极(7)与所述栅极(10)之间，以及所述漏极(8)与所述栅极(10)之间。
9.根据权利要求1所述的半导体器件，其特征在于，
所述若干层过渡层中，最靠近所述衬底的过渡层中的第一P型掺杂GaN层的厚度最厚。
10.一种半导体器件的制备方法，其特征在于，包括：
提供一半导体外延结构，其中，所述半导体外延结构包括：衬底，设置所述衬底上的缓冲层，设置在所述缓冲层上的沟道层以及设置在所述沟道层上的势垒层；
在所述半导体外延结构上设置若干层预制过渡层，其中，每一所述预制过渡层包括设置在所述势垒层上的本征u-GaN层和设置在本征u-GaN层上的重掺杂P型层；
在所述预制过渡层上形成原始盖帽层；
刻蚀所述原始盖帽层和所述预制过渡层，并在刻蚀所述原始盖帽层和所述预制过渡层后对所述半导体器件进行高温回火，以让所述预制过渡层形成为过渡层；其中，所述过渡层中的第一P型掺杂层由所述重掺杂P型层形成的，所述过渡层中的第一P型掺杂GaN由所述本征u-GaN层形成；所述第一P型掺杂GaN层的掺杂浓度被配置为随靠近所述第一P型掺杂层所在一侧向靠近所述衬底所在一侧降低。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，在刻蚀所述原始盖帽层和所述预制过渡层后对所述半导体器件进行高温回火，以让所述预制过渡层形成为过渡层中，
在刻蚀所述原始盖帽层和所述预制过渡层后进行高温回火，以让所述重掺杂P型层形成为所述第一P型掺杂层，包括：在刻蚀所述原始盖帽层和所述预制过渡层后进行高温回火，以令所述重掺杂P型层的掺杂浓度从5.5E+19cm-3至8E+19cm-3降低到5E+19cm-3至6E+19cm-3，以形成所述第一P型掺杂层；
在刻蚀所述原始盖帽层和所述预制过渡层后进行高温回火，以让所述本征u-GaN层形成为所述第一P型掺杂GaN层，包括：在刻蚀所述原始盖帽层和所述预制过渡层后进行高温回火，以令所述本征u-GaN层的掺杂浓度上升形成所述第一P型掺杂GaN层。
12.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述在所述半导体外延结构上设置若干层预制过渡层中，在本征u-GaN层上设置重掺杂P型层，包括：
在所述本征u-GaN层上采用重Detal掺杂技术形成所述重掺杂P型层。
13.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述刻蚀所述原始盖帽层和所述预制过渡层，包括：
通过电感耦合等离子体刻蚀掉除栅极区域以外的所述原始盖帽层和所述预制过渡层，并在所述势垒层表面停止刻蚀。
14.根据权利要求11所述的半导体器件的制备方法，其特征在于，所述对所述半导体器件进行高温回火，之前，所述方法还包括：
在露出的所述势垒层的表面镀钝化层；
刻蚀所述钝化层以露出栅极区域、源极区域以及漏极区域，以分别制备栅极、源极与漏极。
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