CN115497919A - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明提出了一种半导体器件及其制作方法,属于半导体制造技术领域,所述半导体器件至少包括:衬底;栅极,设置在所述衬底上;源掺杂区,设置在所述栅极一侧的所述衬底内;漏掺杂区,设置在所述栅极另一侧的所述衬底内;绝缘介质层,覆盖在所述栅极和所述衬底上;多个通孔,位于所述绝缘介质层内,且所述通孔延伸至所述栅极、所述源掺杂区和所述漏掺杂区;以及导电插塞,填充所述通孔,且所述导电插塞包括扩散阻挡层和金属线层,所述扩散阻挡层为叠层结构。本发明提供的一种半导体器件及其制作方法,能有效改善半导体器件的性能。

Description

一种半导体器件及其制作方法
技术领域
本发明涉及半导体制造技术领域,具体为一种半导体器件及其制作方法。
背景技术
随着集成电路工艺的发展,除了对器件本身提出的高速、低功耗、高可靠性的性能要求之外,互连技术的发展也在越来越大的程度上影响了器件的总体性能。而硅通孔技术(Through Silicon Via,TSV)则可有效的降低电阻电容延迟(RC-Delay),成为先进的三维系统级封装集成技术乃至三维集成电路集成技术的核心。通孔(Contact,CT)是将器件与金属线相连的部分,其连接的稳定对集成电路十分重要。
随着集成电路特征尺寸不断的缩小,小尺寸集成电路中的接触孔和通孔的深宽比不断的增大,通孔内的扩散阻挡层的厚度不断的减薄,而过薄的扩散阻挡层将不足以阻止导电插塞内的金属扩散,导电插塞产生缺陷,影响器件的性能。
发明内容
本发明提出了一种半导体器件及其制作方法,能有效减少硅通孔内缺陷的产生,提高了器件的总体性能。
为解决上述技术问题,本发明是通过如下的技术方案实现的:
本发明提出一种半导体器件,至少包括:
衬底;
栅极,设置在所述衬底上;
源掺杂区,设置在所述栅极一侧的所述衬底内;
漏掺杂区,设置在所述栅极另一侧的所述衬底内;
绝缘介质层,覆盖在所述栅极和所述衬底上;
多个通孔,位于所述绝缘介质层内,且所述通孔延伸至所述栅极、所述源掺杂区和所述漏掺杂区;以及
导电插塞,填充所述通孔,且所述导电插塞包括扩散阻挡层和金属线层,所述扩散阻挡层为叠层结构。
在本发明一实施例中,所述扩散阻挡层包括粘合层,所述粘合层覆盖所述通孔的侧壁和底部。
在本发明一实施例中,所述扩散阻挡层包括第一阻挡层,所述第一阻挡层位于所述粘合层上。
在本发明一实施例中,所述扩散阻挡层包括第二阻挡层,所述第二阻挡层位于所述第一阻挡层上。
在本发明一实施例中,所述第一阻挡层为富钛层,且所述第一阻挡层的厚度与所述第二阻挡层厚度之比为1:1-1:2。
在本发明一实施例中,所述第二阻挡层为氮化钛层,且所述第二阻挡层的厚度为2nm-4nm。
本发明还提出一种半导体器件的制作方法,至少包括以下步骤:
提供一衬底;
在所述衬底上形成栅极;
在所述栅极一侧的所述衬底内形成源掺杂区;
在所述栅极另一侧的所述衬底内形成漏掺杂区;
在所述栅极和所述衬底上形成所述绝缘介质层;
在所述绝缘介质层内形成多个通孔,且所述通孔延伸至所述栅极、所述源掺杂区和所述漏掺杂区;以及
在所述通孔内形成导电插塞,所述导电插塞包括扩散阻挡层和金属线层,所述扩散阻挡层为叠层结构。
在本发明一实施例中,所述扩散阻挡层的制备步骤包括:
在所述通孔内形成粘合层,所述粘合层覆盖所述通孔的侧壁和底部;
将包含所述粘合层的所述衬底放置在腔室内,向所述腔室内循环通入钛源,在所述粘合层上形成第一阻挡层;以及
向所述腔室内循环通入氮源,将所述第一阻挡层的表层氮化,形成第二阻挡层,所述第一阻挡层位于所述粘合层与所述第二阻挡层之间。
在本发明一实施例中,循环通入所述钛源的次数与循环通入所述氮源的次数之比为2:1-3:2。
在本发明一实施例中,所述金属线层为铜、钨、金或银等金属材料中的一种。
本发明提出了一种半导体器件及其制作方法,能提高扩散阻挡膜层之间的相容性,从而有效提升扩散阻挡膜层之间的结合强度,提高了扩散阻挡膜层的覆盖均匀性,有效改善扩散阻挡层覆盖不均匀导致薄弱处被穿透的问题,从而减少硅通孔内缺陷的产生,提高了器件的总体性能。
附图说明
图1为一实施例中第一图案化光阻层的结构示意图。
图2为一实施例中隔离沟槽的结构示意图。
图3为一实施例中阱区的结构示意图。
图4为一实施例中第二图案化光阻层的结构示意图。
图5为一实施例中栅极氧化层的结构示意图。
图6为一实施例中第三图案化光阻层的结构示意图。
图7为一实施例中栅极的结构示意图。
图8为一实施例中栅极侧墙的结构示意图。
图9为一实施例中源掺杂区和漏掺杂区的结构示意图。
图10为一实施例中通孔的结构示意图。
图11为一实施例中自对准硅化物阻挡层的结构示意图。
图12为一实施例中导电插塞的结构示意图。
附图说明:
110、衬底;120、垫氧化层;130、垫氮化层;140、第一图案化光阻层;141、凹部;150、隔离沟槽;160、阱区;170、氧化层;171、栅极氧化层;180、第二图案化光阻层;190、栅极材料层;191、栅极;200、第三图案化光阻层;210、栅极侧墙;211、侧墙材料层;212、侧墙缓冲层;220、源掺杂区;230、漏掺杂区;240、自对准硅化物阻挡层;250、绝缘介质层;251、通孔;260、导电插塞;261、扩散阻挡层;2611、粘合层;2612、第一阻挡层;2613、第二阻挡层;262、金属线层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
下面结合若干实施例及附图对本发明的技术方案做进一步详细说明,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
金氧半场效应晶体管器件(Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)具有电压驱动激励功率小、少数载流子的存储速率高、没有次击穿现象、并联工作比较容易以及热稳定性好等特性,满足存储器、微处理机等小规模集成电路的需求,广泛应用于开关电源、电机控制领域、汽车领域及航空航天领域等。本申请提出一种半导体器件及其制作方法,能够有效改善扩散阻挡层覆盖不均匀导致薄弱处被穿透的问题,提高MOS晶体管的性能,可延长MOS晶体管在应用过程中的使用寿命。
请参阅图11和图12所示,本发明提出一种半导体器件,半导体器件包括衬底110、栅极191、源掺杂区220、漏掺杂区230和绝缘介质层250,在绝缘介质层250内形成多个导电插塞260,导电插塞260与栅极191、源掺杂区220和漏掺杂区230连接。其中,导电插塞260包括扩散阻挡层261和金属线层262,扩散阻挡层261为叠层结构,扩散阻挡层261例如为钛层/富钛层/氮化钛层的三层复合结构,能有效地改善阻挡介质覆盖不均匀的问题,防止在形成金属线层262的过程中金属源气体从覆盖薄弱处穿透。且阻挡介质的结合强度得到提升,减少了缺陷的产生。
请参阅图1所示,在本发明一实施例中,对半导体器件的制备过程进行阐述。首先提供一衬底110,本发明对衬底的种类不以限制,可根据制作不同类型的半导体器件,选择不同种类的衬底。在本发明一实施例中,衬底110例如可以选用硅(Si)衬底,以制作MOS晶体管。在另一实施例中,衬底110还可以选择氮化镓(GaN)衬底,以制作发光二极管(Light-emitting Diode,LED)和半导体激光器。在其他实施例中,衬底110也可以选择碳化硅(SiC)衬底,以制作肖特基二极管、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)等功率器件。在本发明的一实施例中,对衬底110进行掺杂,可以减小衬底110的电阻,防止闩锁效应。具体地,可以在衬底110中掺杂硼(B)或镓(Ga),形成P型掺杂衬底,也可以在衬底110中掺杂磷(P)或砷(As),形成N型掺杂衬底。在本实施例中,在衬底110中掺杂硼(B)或镓(Ga),形成P型掺杂衬底。
请参阅图1和图2所示,在本发明一实施例中,在衬底110上的不同区域制备多个半导体器件,提高生产效率,降低生产成本,且多个半导体器件之间通过隔离沟槽进行隔离。在本实施例中,以一个半导体器件为例进行阐述。首先,在衬底110上形成多个隔离沟槽150,且例如可以采用浅沟槽隔离(Shallow Trench Isolation,STI)工艺来形成隔离沟槽150。具体地,先在衬底110上形成垫氧化层120,例如可以通过原位水汽生长(In-SituSteam Generation,ISSG)、热氧化或化学气相沉积(Chemical Vapor Deposition,CVD)等方法来形成垫氧化层120,且垫氧化层120例如为致密的氧化硅等材料。在垫氧化层120上形成垫氮化层130,且垫氮化层130例如为氮化硅或氮化硅和氧化硅的混合物,垫氮化层130可通过化学气相沉积等方法形成。在形成隔离沟槽150过程中,垫氧化层120可以改善衬底110与垫氮化层130之间的应力,同时可在进行离子注入形成阱区时,保护衬底110,防止衬底110被高能量离子损伤。在垫氮化层130上形成第一图案化光阻层140,第一图案化光阻层140上设置多个凹部141,凹部141用来定义隔离沟槽150的位置,且凹部141暴露出垫氮化层130。
请参阅图1和图2所示,在本发明一实施例中,在形成第一图案化光阻层140后,以第一图案化光阻层140为掩膜,例如使用干法刻蚀向衬底110的方向进行刻蚀,形成浅沟槽,且刻蚀气体例如包括氯气(Cl2)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、三氟化氮(NF3)、六氟化硫(SF6)、溴化氢(HBr)或氮气(N2)等中的一种或几种混合。在刻蚀完成后,去除第一图案化光阻层140。可以通过热氧化法在浅沟槽内形成一内衬氧化层(图中未显示),以修复在形成浅沟槽的过程中的刻蚀损伤,减少半导体器件漏电情况。在浅沟槽内例如通过高密度等离子体化学气相淀积(High Density Plasma CVD,HDP-CVD)或高深宽比化学气相淀积(HighAspect Ratio Process CVD,HARP-CVD)等方式沉积隔离介质,且隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后,例如通过化学机械抛光(Chemical MechanicalPolishing,CMP)工艺平坦化隔离介质和垫氮化层130,以形成隔离沟槽150,且隔离沟槽150高于垫氧化层120。
请参阅图1至图3所示,在本发明一实施例中,在隔离沟槽150制备完成后,对衬底110进行离子注入,以形成阱区。首先,以高注入能量注入比衬底110浓度高的掺杂区,即在衬底110内形成阱区160。在本发明一实施例中,阱区160例如设置为P型阱区,且掺杂离子为硼(B)或镓(Ga)等。在其他实施例中,阱区160例如设置为N型阱区,掺杂离子为磷(P)、砷(As)或铝(Al)等,具体可根据制备的半导体器件类型进行选择。在阱区160形成后,对阱区160进行快速热退火制程(Rapid Thermal Anneal,RTA)。在本实施例中,退火温度例如为1000~1400℃,退火时间例如为10s-60s,且退火制程是在保护气体氛围下进行,例如在氮气氛围下进行。通过退火制程,使得阱区160的离子注入至合适深度,同时提高半导体器件的抗雪崩击穿能力。
请参阅图1至图3所示,在本发明一实施例中,在阱区160形成之后,去除垫氧化层120。在本实施例中,例如采用湿法刻蚀去除垫氧化层120,且湿法刻蚀液例如选用氢氟酸,并在常温下进行刻蚀。在其他实施例中,也可以采用其他刻蚀方式去除垫氧化层120,根据具体的制作要求进行选择。
请参阅图2至图7所示,在本发明的一实施例中,去除垫氧化层120后,在衬底110表面形成栅极。在本发明的一实施例中,先在衬底110表面形成氧化层170,氧化层170例如为氧化硅层。本发明对氧化层170的形成方法不加以限制,例如可以采用原子层沉积(AtomicLayer Deposition,ALD)、等离子体增强化学气相沉积法(Plasma Enhanced ChemicalVapor Deposition,PECVD)、化学气相沉积、物理气相沉积(Physical Vapor Deposition,PVD)或原位水汽生长等方法形成氧化层170。在本发明的一实施例中,氧化层170位于相邻隔离沟槽150之间,且氧化层170的厚度例如为1nm-10nm。在其他实施例中,氧化层170还例如为氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)或一氧化铝(AlO)等高介电常数介质材料。
请参阅图4和图5所示,在本发明的一实施例中,形成氧化层170后,在氧化层170表面形成第二图案化光阻层180,以第二图案化光阻层180为掩膜,刻蚀去除部分氧化层170,以形成栅极氧化层171。在本发明的一实施例中,例如使用干法刻蚀向衬底110的方向进行刻蚀,形成栅极氧化层171,且刻蚀气体例如包括氯气(Cl2)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、三氟化氮(NF3)、六氟化硫(SF6)、溴化氢(HBr)或氮气(N2)等中的一种或几种混合。
请参阅图5和图6所示,在本发明的一实施例中,形成栅极氧化层171后,在栅极氧化层171、衬底110和隔离沟槽150表面形成栅极材料层190,栅极材料层190的介质材料例如为多晶硅或热膨胀系数小的金属材料,例如镍、钼或钨等金属材料。在本实施例中,栅极材料层190的介质材料例如为多晶硅,例如采用原子层沉积法或射频溅射物理气相沉积法(Radio Frequency Physical Vapor Deposition,RFPVD)等方法,在栅极氧化层171、衬底110和隔离沟槽150表面形成栅极材料层190。
请参阅图6和图7所示,在本发明的一实施例中,形成栅极材料层190后,在栅极材料层190的表面形成第三图案化光阻层200,第三图案化光阻层200的覆盖栅极氧化层171,且第三图案化光阻层200的宽度等于栅极氧化层171的宽度。以第三图案化光阻层200为掩膜,刻蚀去除部分栅极材料层190,以形成栅极191,栅极191位于栅极氧化层171上。在本发明的一实施例中,例如使用干法刻蚀向衬底110的方向进行刻蚀,形成栅极191,且刻蚀气体例如可以包括CF4、SF6和O2等中的一种或几种混合。
请参阅图7和图8所示,在本发明的一实施例中,形成栅极191之后,在栅极191的两侧形成栅极侧墙210。具体地,先在隔离沟槽150、衬底110和栅极191的表面沉积侧墙介质层(图中未显示),再利用干法刻蚀工艺、湿法刻蚀或干法刻蚀工艺和湿法刻蚀相结合的工艺,刻蚀去除栅极191、隔离沟槽150以及衬底110表面上的侧墙介质层,保留栅极191两侧的侧墙介质层,以在栅极191两侧形成栅极侧墙210。在本发明的一实施例中,栅极侧墙210例如可以为叠层结构,栅极侧墙210包括侧墙材料层211和侧墙缓冲层212。在本发明的一实施例中,侧墙材料层211例如为二氧化硅(SiO2)层,侧墙缓冲层212例如为氮化硅(Si3N4)层。即在沉积侧墙材料层211之后,在侧墙材料层211表面沉积侧墙缓冲层212,加大隔离效果。侧墙材料层211可作为干法刻蚀停止层,防止干法刻蚀损伤衬底110,同时缓解Si3N4的应力过大和介电常数大造成的影响,使得栅极侧墙210具有较好的隔离效果。
请参阅图8和图9所示,在本发明一实施例中,在栅极侧墙210形成后,在阱区160中进行离子注入(Ion Implantation,IMP)形成重掺杂区,以作为源掺杂区220和漏掺杂区230。具体地,在阱区160靠近栅极191的一侧以较低注入能量注入掺杂离子,以形成源掺杂区220,且源掺杂区220位于栅极侧墙210与隔离沟槽150之间,并与栅极侧墙210和隔离沟槽150相邻。在阱区160靠近栅极191的另一侧以较低注入能量注入掺杂离子,以形成漏掺杂区230,且漏掺杂区230位于栅极侧墙210与隔离沟槽150之间,并与栅极侧墙210和隔离沟槽150相邻,以改善形成的半导体器件的短沟道效应。在本实施例中,在衬底110中注入的掺杂离子例如为磷、砷或铝等N型离子,形成源掺杂区220和漏掺杂区230,即源掺杂区220和漏掺杂区230的掺杂类型和阱区160的掺杂类型相反。
请参阅图9和图10所示,在本发明一实施例中,源掺杂区220和漏掺杂区230形成后,在栅极191、源掺杂区220和漏掺杂区230表面形成自对准硅化物阻挡层(Self-AlignedBlock,SAB)240。具体地,在栅极191、源掺杂区220和漏掺杂区230上形成金属层(图中未显示),且金属层例如为钛层(Ti)、钴层(Co)或镍层(Ni)等,然后对衬底110进行第一次退火,第一次退火的温度例如为300~350℃,使得金属原子与栅极191、源掺杂区220和漏掺杂区230中的硅原子反应,形成中间硅化物层,然后通过化学溶液选择去除未反应的金属层,并对中间硅化物层进行第二次退火,第二次退火的温度比第一次退火的温度高,第二次退火的温度例如为400~500℃。中间硅化物层经过退火之后转化为硅化物层,即自对准硅化物阻挡层240。自对准硅化物阻挡层240具有良好的热稳定性,可以降低器件的电阻,其保证与后期制备的金属电极接触良好。
请参阅图10和图11所示,在本发明一实施例中,在形成自对准硅化物阻挡层240之后,在衬底110上形成绝缘介质层250,绝缘介质层250覆盖全部衬底110的表面,且绝缘介质层250例如为氧化硅等绝缘物质层。在形成绝缘介质层250后,进行平坦化工艺。通过刻蚀,在绝缘介质层250上形成多个通孔251,且通孔251暴露出栅极191、源掺杂区220和漏掺杂区230上的自对准硅化物阻挡层240,在通孔251内设置金属连线,以形成导电插塞260。
请参阅图11和图12所示,在本发明一实施例中,导电插塞260包括扩散阻挡层261和金属线层262,其中,扩散阻挡层261为叠层结构,扩散阻挡层261包括粘合层2611、第一阻挡层2612和第二阻挡层2613,能有效地改善通孔251内阻挡介质覆盖不均匀的问题,防止在形成金属线层262的过程中金属源气体从阻挡介质覆盖薄弱处穿透。且阻挡介质的结合强度得到提升,减少了缺陷的产生。
请参阅图12所示,在本发明一实施例中,粘合层2611例如为钛(Ti)层,且粘合层2611的厚度例如为3nm-4nm。本发明对粘合层2611的沉积方法不加以限制,例如可以采用原子层沉积、化学气相沉积或物理气相沉积等方法沉积。在本实施例中,采用物理气相沉积法在通孔251内形成粘合层2611,且粘合层2611覆盖整个通孔251的侧壁和底部。在本发明一实施例中,在粘合层2611上形成第一阻挡层2612,第一阻挡层2612例如为富钛层。第一阻挡层2612的材质与粘合层2611的材质相近,粘合层2611可作为连接层,能有效提高第一阻挡层2612的附着力。且第一阻挡层2612为第二阻挡层2613的形成提供生长点,减小了第二阻挡层的2613的生长应力,有效提高第二阻挡层2613的附着力,从而能有效地改善通孔251内阻挡介质覆盖不均匀导致粘合层2611被穿透的问题。本发明对第一阻挡层2612的沉积方法不加以限制,在本实施例中,采用化学气相沉积法在粘合层2611上形成第一阻挡层2612。在本发明一实施例中,在第一阻挡层2612上形成第二阻挡层2613,且第二阻挡层2613的厚度例如为2nm-4nm。在本实施例中,第二阻挡层2613例如为氮化钛(TiN)层,且第二阻挡层2613例如是通过将第一阻挡层2612表层的钛层氮化而形成。
请参阅图12所示,在本发明一实施例中,采用化学气相沉积在粘合层2611上沉积第一阻挡层2612与第二阻挡层2613,第一阻挡层2612与第二阻挡层2613的形成分步进行。第一步,例如以四二甲胺基钛(Titanium tetrakis (dimethylamide),TDMAT)作为钛源,在粘合层2611上沉积一层钛层,用高纯氩气(Ar)清洗反应腔体,将没有反应完的四二甲胺基钛和反应副产物排走。重复第一步,直至钛层的厚度达到3nm-6nm。第二步,保持反应条件不变,将钛源更换为氮源,氮源例如包括氨气或氮气等,例如向反应腔体内通入高纯氨气(NH3),氨气将钛层的表层氮化,形成均匀的氮化钛层,氮化钛层作为第二阻挡层2613,未被氮化的钛层作为第一阻挡层2612。其中,第一阻挡层2612为富钛层,包括未被氮化的钛层及少量覆盖不均匀的氮化钛。用高纯氩气(Ar)清洗反应腔体,将没有反应完的氨气和反应副产物排走。重复第二步,直至将沉积的钛层的1/2-2/3厚度氮化为氮化钛层。
请参阅图12所示,在本发明一实施例中,循环通入四二甲胺基钛处理的次数与循环通入氨气处理的次数之比为2:1-3:2时,能有效将沉积的钛层的1/2-2/3厚度氮化为氮化钛层,形成富钛层/氮化钛层复合膜层。此复合膜层覆盖均匀,且富钛层的存在,能有效提高氮化钛层的附着力,从而有效缓解金属源气体穿透的问题。也避免了通过增加氮化钛层厚度来解决金属源气体穿透的问题,氮化钛层厚度过大会导致器件的电阻增大,影响器件的性能。在本实施例中,通入四二甲胺基钛处理的次数与通入氨气处理的次数为2:1-3:2时,钛层的1/2-3/2厚度被氮化形成氮化钛层,此时第一阻挡层2612的厚度与第二阻挡层2613的厚度之比例如为1:1-1:2,第二阻挡层2613的厚度为2nm-4nm。
请参阅图12所示,在本发明一实施例中,扩散阻挡层261形成后,在扩散阻挡层261表面形成金属线层262。具体地,在扩散阻挡层261上沉积一层种子层(图中未显示),例如采用物理气相沉积、化学气相沉积或原子层沉积等方式在扩散阻挡层261表面形成种子层。在本实施例中,例如以四氟化硅(SiH4)和氢气的混合气体与六氟化钨(WF6)为源气体,WF6与SiH4和氢气的混合气体反应在扩散阻挡层261表面形成了一层薄层钨,这一薄层钨可作为种子层,为后续钨层提供生长点。通过化学气相沉积、电镀等方法在种子层上填充导电金属,导电金属例如为铜、钨、金或银等材料。采用CMP技术进行表面平坦化处理,形成金属线层262。
综上所述,本发明提出一种半导体器件及其制作方法,通过将扩散阻挡层设置为钛层/富钛层/氮化钛层的叠层结构,且氮化钛层是通过将富钛层的表层氮化而成的,因此能提高扩散阻挡膜层之间的相容性,从而有效提升扩散阻挡膜层之间的结合强度,提高了扩散阻挡膜层的覆盖均匀性,有效改善扩散阻挡层覆盖不均匀导致薄弱处被穿透的问题,从而减少硅通孔内缺陷的产生,提高了器件的总体性能。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明,本领域技术人员应当理解,本申请中所涉及的发明范围,并不限于上述技术特征的特定组合而成的技术方案,同时也应涵盖在不脱离所述发明构思的情况下,由上述技术特征或其等同特征进行任意组合而形成的其它技术方案,例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
除说明书所述的技术特征外,其余技术特征为本领域技术人员的已知技术,为突出本发明的创新特点,其余技术特征在此不再赘述。

Claims (10)

1.一种半导体器件,其特征在于,至少包括:
衬底;
栅极,设置在所述衬底上;
源掺杂区,设置在所述栅极一侧的所述衬底内;
漏掺杂区,设置在所述栅极另一侧的所述衬底内;
绝缘介质层,覆盖在所述栅极和所述衬底上;
多个通孔,位于所述绝缘介质层内,且所述通孔延伸至所述栅极、所述源掺杂区和所述漏掺杂区;以及
导电插塞,填充所述通孔,且所述导电插塞包括扩散阻挡层和金属线层,所述扩散阻挡层为叠层结构。
2.根据权利要求1所述的一种半导体器件,其特征在于,所述扩散阻挡层包括粘合层,所述粘合层覆盖所述通孔的侧壁和底部。
3.根据权利要求2所述的一种半导体器件,其特征在于,所述扩散阻挡层包括第一阻挡层,所述第一阻挡层位于所述粘合层上。
4.根据权利要求3所述的一种半导体器件,其特征在于,所述扩散阻挡层包括第二阻挡层,所述第二阻挡层位于所述第一阻挡层上。
5.根据权利要求4所述的一种半导体器件,其特征在于,所述第一阻挡层为富钛层,且所述第一阻挡层的厚度与所述第二阻挡层厚度之比为1:1-1:2。
6.根据权利要求5所述的一种半导体器件,其特征在于,所述第二阻挡层为氮化钛层,且所述第二阻挡层的厚度为2nm-4nm。
7.一种半导体器件的制作方法,其特征在于,包括以下步骤:
提供一衬底;
在所述衬底上形成栅极;
在所述栅极一侧的所述衬底内形成源掺杂区;
在所述栅极另一侧的所述衬底内形成漏掺杂区;
在所述栅极和所述衬底上形成绝缘介质层;
在所述绝缘介质层内形成多个通孔,且所述通孔延伸至所述栅极、所述源掺杂区和所述漏掺杂区;以及
在所述通孔内形成导电插塞,所述导电插塞包括扩散阻挡层和金属线层,所述扩散阻挡层为叠层结构。
8.根据权利要求7所述的一种半导体器件的制作方法,其特征在于,所述扩散阻挡层的制备步骤包括:
在所述通孔内形成粘合层,所述粘合层覆盖所述通孔的侧壁和底部;
将包含所述粘合层的所述衬底放置在腔室内,向所述腔室内循环通入钛源,在所述粘合层上形成第一阻挡层;以及
向所述腔室内循环通入氮源,将所述第一阻挡层的表层氮化,形成第二阻挡层,所述第一阻挡层位于所述粘合层与所述第二阻挡层之间。
9.根据权利要求8所述的一种半导体器件的制作方法,其特征在于,循环通入所述钛源的次数与循环通入所述氮源的次数之比为2:1-3:2。
10.根据权利要求7所述的一种半导体器件的制作方法,其特征在于,所述金属线层为铜、钨、金或银中的一种。
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