CN115497908A - 半导体器件及其形成方法 - Google Patents

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CN115497908A CN202210137503.8A CN202210137503A CN115497908A CN 115497908 A CN115497908 A CN 115497908A CN 202210137503 A CN202210137503 A CN 202210137503A CN 115497908 A CN115497908 A CN 115497908A
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Abstract

在一些实施方案中，一个或多个半导体加工机台可形成半导体器件的通孔。一个或多个半导体加工机台可在通孔内沉积金属插塞。一个或多个半导体加工机台可在通孔内的金属插塞上沉积氧化物基层。一个或多个半导体加工机台可在通孔内的氧化物基层上沉积电阻器。一个或多个半导体加工机台可在通孔内的电阻器上沉积第一着陆垫及第二着陆垫。一个或多个半导体加工机台可在第一着陆垫上沉积第一金属插塞及在第二着陆垫上沉积第二金属插塞。

Description

半导体器件及其形成方法
技术领域
本公开实施例是有关于一种半导体器件及一种半导体器件的形成方法。
背景技术
半导体器件可包括电阻器以施加基于在耦合到电阻器的端部的电极之间电压差的施加的电阻。电阻器可配置有界定在半导体器件的金属间介电材料内的着陆垫(landingpad)(例如，以提供到金属插塞的耦合)。
发明内容
本公开的一个态样提供一种形成半导体器件的方法，包括：形成半导体器件的通孔；在所述通孔内沉积金属插塞；在所述通孔内的所述金属插塞上沉积氧化物基层；在所述通孔内的所述氧化物基层上沉积电阻层；在所述通孔内的所述电阻层上沉积着陆垫层；在所述通孔内形成自所述电阻层形成的电阻器及自所述着陆垫层形成的第一着陆垫及第二着陆垫；以及在所述第一着陆垫上沉积第一金属插塞及在所述第二着陆垫上沉积第二金属插塞。
本公开的另一个态样提供一种半导体器件，包括：位于所述半导体器件的通孔内的金属插塞；位于所述通孔内的所述金属插塞上的氧化物基层；位于所述通孔内的所述氧化物基层上的电阻器；位于所述通孔内的所述电阻器上的第一着陆垫及第二着陆垫；位于所述第一着陆垫上的第一金属插塞；以及位于所述第二着陆垫上的第二金属插塞。
本公开的又一个态样提供一种半导体器件，包括：通孔，所述通孔包括：金属插塞；位于所述通孔内的所述金属插塞上的绝缘层；位于所述通孔内的所述绝缘层上的电阻器；位于所述通孔内的所述电阻器上的第一着陆垫及第二着陆垫；位于所述第一着陆垫上的第一金属插塞；以及位于所述第二着陆垫上的第二金属插塞。所述半导体器件包括位于所述第一金属插塞上的第一顶部金属电极；以及位于所述第二金属插塞上的第二顶部金属电极。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是其中可实现本文中所描述的系统及/或方法的示例性环境的图式。
图2A至图2F是示出如本文中所描述的用于制造半导体器件的操作顺序的图式。
图3是基于如图2A至图2F所描述的示例性技术形成的示例性半导体器件的图式。
图4是图1的一个或多个器件的示例性组件的图式。
图5是如本文中所描述的制造半导体器件的示例性工艺的流程图。
具体实施方式
以下公开内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中第一特征形成在第二特征之上或形成在第二特征上可包括其中所述第一特征与所述第二特征被形成为直接接触的实施例，且还可包括其中所述第一特征与所述第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此重复使用是出于简洁及清晰目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明起见，本文中可使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征之间的关系。所述空间相对性用语旨在除了图中所绘示的定向之外还囊括器件在使用或操作中的不同定向。装置可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
半导体器件可包括电阻器以施加基于在耦合到电阻器的端部的电极之间电压差的施加的电阻。电阻器可配置有界定在半导体器件的金属间介电材料内的着陆垫(landingpad)(例如，以提供到金属插塞的耦合)。
半导体器件还可包括界定在半导体器件内的通孔。通孔可包括形成自半导体器件的上表面的凹部。举例而言，通孔可包括界定在金属间介电材料内的凹槽。通孔内的结构可包括多个层，例如以提供电耦合到半导体器件内的另一材料或电耦合到到另一半导体器件的金属插塞。
电阻器及通孔可在半导体器件的金属间介电材料中在不同的层处形成。为了使电阻器及通孔正常地运作，一个或多个半导体制造机台可微调(fine tune)内通孔(inter-via)以使其同时着陆于电阻器(例如，于着陆垫)及金属间介电材料上。
在一些情况下，制造包括通孔及电阻器的半导体器件可为具有相对高的错误率的复杂工艺。举例而言，当试图微调内通孔以使其同时着陆于电阻器及金属间介电材料上时，一个或多个半导体制造机台可能具有相对高的错误率。另外地或替代地，制造工艺可包括相对大量的掩模(masking)及刻蚀操作以在半导体器件的不同深度处形成通孔及电阻器，此可降低制造效率并增加制造周期(cycle time)。
本文中所描述的一些实施方案提供用于在半导体器件的通孔内设置电阻器的技术及设备。在一些实施方案中，半导体器件可包括在半导体器件的通孔内的金属插塞(例如，金属层)及在通孔内的金属插塞上的氧化物基(oxide-based)层。氧化物基层可提供与通孔内的金属插塞电性绝缘。半导体器件还可包括通孔内的氧化物基层上的电阻器以及电阻器上的第一着陆垫及第二着陆垫。半导体器件可进一步包括第一着陆垫上的第一金属插塞及第二着陆垫上的第二金属插塞以提供到着陆垫且通过电阻器的电性连接。基于电阻器是设置在通孔内，与制造电阻器设置在通孔外(例如，在通孔外的金属间介电材料内的不同层处)的半导体器件的工艺相比，制造所述半导体器件的工艺可具有减少的操作次数、降低的操作复杂性(例如，藉由增加制造容差(manufacturing tolerance))、降低的工艺成本，及/或更短的制造时间。
图1是其中可实现本文中所描述的系统及/或方法的示例性环境100的图式。如图1所示，环境100可包括多个半导体加工机台(沉积机台102、刻蚀机台104、化学机械抛光(chemical-mechanical polishing，CMP)机台106)及晶片/管芯运输器件108。多个半导体加工机台(沉积机台102、刻蚀机台104、CMP机台106)可包括沉积机台102、刻蚀机台104及/或CMP机台106等。包括在示例性环境100中的半导体加工机台可被包括在半导体洁净室(clean room)、半导体代工厂(foundry)及/或半导体加工及/或制造设施等中。
沉积机台102是能够将各种类型的材料沉积到基底上的半导体加工机台。在一些实施方案中，沉积机台102包括能够在诸如晶片的基底上沉积光刻胶层的旋转涂布机台。在一些实施方案中，沉积机台102包括化学气相沉积(chemical vapor deposition，CVD)机台，例如电浆增强CVD(plasma-enhanced CVD，PECVD)机台、高密度电浆CVD(high-densityplasma CVD，HDP-CVD)机台、低于大气压的CVD(sub-atmospheric CVD，SACVD)机台、原子层沉积(atomic layer deposition，ALD)机台，电浆增强原子层沉积(plasma-enhancedatomic layer deposition，PEALD)机台，或另一类型的CVD机台。在一些实施方案中，沉积机台102包括物理气相沉积(physical vapor deposition，PVD)机台，例如溅射机台或另一类型的PVD机台。在一些实施方案中，示例性环境100包括多种类型的沉积机台102。
刻蚀机台104是能够刻蚀(例如，移除)基底、晶片或半导体器件的各种类型的材料的半导体加工机台。举例而言、刻蚀机台104可包括湿法刻蚀机台、干法刻蚀机台、激光刻蚀机台、化学刻蚀机台、电浆刻蚀机台、反应离子(reactive ion)刻蚀机台、溅射刻蚀机台及/或气相刻蚀机台等。湿法刻蚀机台可包括填充有刻蚀剂的腔室(chamber)，且可将基底放置在腔室中一段特定的时间以移除特定量的基底的一个或多个部分。干法刻蚀机台可使用电浆刻蚀技术(例如，电浆溅射技术)及/或电浆辅助刻蚀(其可涉及使用离子化气体(ionizedgas)来各向同性地(isotropically)或定向地刻蚀一个或多个部分)来移除基底的一个或多个部分。在一些实施方案中，刻蚀机台104可如本文中所描述的从半导体器件中移除层。
CMP机台106是包括一个或多个能够抛光或平坦化晶片的各种层或半导体器件的器件的半导体加工机台。在一些实施方案中，CMP机台106可抛光或平坦化沉积材料的层或镀覆材料的层。CMP机台106可藉由化学及机械力的组合(例如，化学刻蚀及无研磨料(freeabrasive)抛光)抛光或平坦化半导体器件的表面。CMP机台可结合抛光盘(polishing pad)及固定环(retaining ring)(例如，通常具有比半导体器件更大的直径)使用抛光性及腐蚀性化学抛光液(slurry)。抛光盘及半导体器件可藉由动态抛光头(polishing head)被压在一起，且由固定环固定。动态抛光头可以不同的旋转轴旋转以移除材料并整平半导体器件的任何不规则的形貌，使半导体器件成为平的或平面的。
晶片/管芯运输器件108包括移动式机器人、机械手臂、电车或轨道车，及/或用于在半导体加工机台(沉积机台102、刻蚀机台104、CMP机台106)之间传输晶片及/或管芯、及/或往返于其他位置(例如晶片架、存储室等)之间传输晶片及/或管芯的另一种类型的器件。在一些实施方案中，晶片/管芯运输器件108可为经编程的器件以行经特定路径及/或可半自动地(semi-autonomously)或自动地操作。
图1中所示的器件的数目及布置作为一个或多个实例提供。实际上，与图1中所示的器件的数目及布置相比，可有额外的器件、更少的器件、不同的器件或不同方式布置的器件。此外，图1中所示的两个或更多个器件可在单一器件内实现，或者图1中所示的单一器件可实现为多个分布式器件。另外地或替代地，环境100的一组器件(例如，一个或多个器件)可执行一个或多个被描述为由环境100的另一组器件执行的功能。
图2A至图2F是本文中所描述的一个或多个示例性实施方案的图示。如本文所述，示例性实施方案可包括制造半导体器件200的工艺的一个或多个示例性实施方案。在一些实施方案中，示例性实施方案可包括制造其中电阻器形成在半导体器件200的通孔内的半导体器件200的工艺。
如图2A所示，半导体器件200可包括金属间介电质(IMD)材料202，且在IMD材料202内(例如，在IMD材料的上表面之下及/或在IMD材料的下表面上方)设置有一个或多个金属电极204。在一些实施方案中，沉积机台(例如，沉积机台102)可将IMD材料202沉积到半导体器件200的基底上。在一些实施方案中，沉积机台可使用高密度电浆沉积、电浆增强化学气相沉积、化学气相沉积或物理气相沉积等，以将IMD材料202沉积到半导体器件200上。在一些方面中，IMD材料202可包括富硅氧化物(silicon rich oxide)材料及/或氟硅酸盐玻璃等。
在一些实施方案中，沉积机台可在IMD材料202的第一部分的上表面上沉积金属材料的层，且刻蚀机台(例如，刻蚀机台104)可刻蚀(例如，移除)金属材料的层的一部分以形成一个或多个金属电极204。如图2A所示，沉积机台可在一个或多个金属电极204之间及一个或多个金属电极204上沉积额外的IMD材料以形成半导体器件200。
在一些实施方案中，CMP机台(例如，CMP机台106)可平坦化IMD材料202的上表面。在一些实施方案中，沉积机台可在IMD材料202的上表面(例如，在平坦化之后)上沉积抗反射涂层材料(例如，未掺杂的硅酸盐玻璃)的层。
如图2B所示，刻蚀机台(例如，刻蚀机台104)可刻蚀IMD材料202的部分以形成通孔206(例如，IMD材料202的凹陷部分)。刻蚀机台还可刻蚀IMD材料202的一个或多个额外的部分以在IMD材料202的上表面与一个或多个金属电极204之间形成额外的通孔。
沉积机台(例如，沉积机台102)可沉积包括金属插塞208、绝缘层210、电阻层212、着陆垫层214及/或氮氧化物层216的一个或多个层的材料。在一些实施方案中，沉积机台可使用高密度电浆沉积、电浆增强化学气相沉积、化学气相沉积或物理气相沉积等，以在半导体器件200上及/或通孔206内沉积一个或多个层的材料。
在一些实施方案中，沉积机台可依序沉积一个或多个层。举例而言，金属插塞208可沉积在IMD材料202上(例如，在通孔中及/或在IMD材料202的上表面与一个或多个金属电极204之间的额外的通孔内)。在一些实施方案中，金属插塞208可填充IMD材料202的上表面与一个或多个金属电极204之间的额外的通孔。在一些实施方案中，金属插塞208可沉积在通孔206内(例如，在通孔206的侧壁上及底表面上)。举例而言，沉积机台可沉积金属插塞208以填充IMD材料202的上表面与一个或多个金属电极204之间的额外的通孔并覆盖通孔206的表面。CMP机台(例如，CMP机台106)可平坦化金属插塞208的上表面及/或刻蚀机台(例如，刻蚀机台104)可刻蚀通孔206内的金属插塞208的部分。
沉积机台可沉积绝缘层210在金属插塞208上、沉积电阻层212在绝缘层210上、沉积着陆垫层214在电阻层212上及/或沉积氮氧化物层216在着陆垫层214上。沉积机台可将绝缘层210、电阻层212、着陆垫层214及/或氮氧化物层216沉积在通孔206内及/或通孔206外(例如，在半导体器件200的上表面及/或金属插塞208的上表面上)。在一些实施方案中，绝缘层210、电阻层212、着陆垫层214及/或氮氧化物层216在通孔206内及在通孔206外可具有大致均匀的厚度。
在一些实施方案中，层可与所描述的排列方式不同地排列，可省略一个或多个所描述的层，及/或可在所描述的层之间添加额外的层(例如，黏着层)。举例而言，沉积机台可在沉积金属插塞208之前在IMD材料202上沉积黏着层(例如，氮化钛基材料)以改善接合及/或减少通孔206内金属插塞208的剥离(peeling)。
在一些实施方案中，金属插塞208可包括钨基材料。金属插塞208可提供电阻层212与IMD材料202的隔离(例如，电性绝缘)。在一些实施方案中，绝缘层210可包括氧化物基材料(例如，富硅氧化物)。绝缘层210(例如，氧化物基层)可提供金属插塞208与电阻层212之间的缓冲及/或电性绝缘。在一些实施方案中，电阻层212可包括硅铬基材料。在一些实施方案中，着陆垫层214可包括金属材料，例如氮化钛基材料。着陆垫层214可提供到电阻层212的连接。以这种方式，金属材料可设置在着陆垫层214内以在金属材料未设置在电阻层212内时建立到电阻层212的电性连接。在一些实施方案中，氮氧化物层216可包括氮氧化物基的材料。氮氧化物层可提供用于极紫外光光刻以减少及/或消除光刻胶曝光操作期间(例如，刻蚀操作期间)的基底反射的底部抗反射涂层。
如图2C所示，刻蚀机台(例如，刻蚀机台104)可在通孔206内的被刻蚀的部分218处刻蚀着陆垫层214及氮氧化物层216的部分，以在通孔206内形成着陆垫层214及氮氧化物层216的两个分离的部分。作为刻蚀被刻蚀的部分218的一部分，沉积机台(例如，沉积机台102)可在刻蚀机台执行一个或多个刻蚀操作之前在半导体器件的上表面(不包括被刻蚀的部分218)上沉积光刻胶。以这种方式，一个或多个刻蚀操作可从被刻蚀的部分218(例如，且不在被刻蚀的部分218之外)中移除材料。在一些实施方案中，刻蚀机台可执行额外的刻蚀操作以移除光刻胶。
在一些实施方案中，着陆垫层214及氮氧化物层216的两个分离的部分可包括与半导体器件200的上表面大致平行的第一部分及与半导体器件200的上表面大致平行的第二部分。在一些实施方案中，刻蚀机台可执行着陆垫突破(breakthrough)(例如，氮化钛突破)操作、清洁操作(例如，刻蚀后的残留聚合物移除操作、刻蚀后的残留光刻胶移除操作或EKC清洁操作等)以从着陆垫层214及/或氮氧化物层216的上表面中移除不规则性(irregularities))、及/或着陆垫的湿法刻蚀工艺等以刻蚀着陆垫层214及氮氧化物层216的部分。在刻蚀之后，着陆垫层214的第一部分及着陆垫层214的第二部分可在通孔206内电性隔离。
如图2D所示，沉积机台(例如，沉积机台102)可在半导体器件200的上表面(包括在通孔206内)上沉积绝缘层220(例如，氧化物基层)及/或介电材料222(例如，额外的IMD材料)且可将介电材料222沉积在绝缘层220上(例如，在通孔206内及/或通孔206外)。举例而言，沉积机台可将绝缘层220沉积在氮氧化物层216上(例如，在通孔206内及/或通孔206外)及在通孔206内被刻蚀的部分218处的电阻层212上。在一些实施方案中，绝缘层220在通孔206内及在通孔206外可具有大致均匀的厚度。在一些实施方案中，介电材料222可实质上填充通孔206直至至少介电材料222的上表面在通孔206外。
在一些实施方案中，沉积机台可使用高密度电浆沉积、电浆增强化学气相沉积、化学气相沉积或物理气相沉积等来沉积绝缘层220及/或介电材料222。绝缘层220可提供电阻层212与介电材料222之间的缓冲及/或电性绝缘。在一些实施方案中，绝缘层220可包括氧化物基材料(例如，富硅氧化物)。
如图2E所示，CMP机台(例如，CMP机台106)可平坦化半导体器件200的上表面以移除一个或多个材料。在一些实施方案中，CMP机台可使用一个或多个CMP操作平坦化半导体器件200的上表面。举例而言，CMP机台可在第一操作中平坦化绝缘层220及介电材料222以移除半导体器件200的上表面上的金属插塞208上方的材料的层。在一些实施方案中，第一操作可包括从半导体器件200的上表面中移除金属插塞208上方的所有材料，以便在IMD材料202的上表面(例如，在通孔206及IMD材料202的上表面与一个或多个金属电极204之间的额外的通孔外)上方仅设置金属插塞208。另外地或替代地，CMP机台可在第二操作中平坦化金属插塞208。在一些实施方案中，第二操作可包括从半导体器件200的上表面中移除金属插塞208，使得在通孔206及IMD材料202的上表面与一个或多个金属电极204之间的额外的通孔外没有任何一个金属插塞208设置在IMD材料202的上表面上方。在一些实施方案中，第一操作及第二操作是同一个CMP操作的部分(例如，单一CMP操作平坦化金属插塞208及半导体器件200的上表面上的金属插塞208上方的材料的层)。
同样如图2E所示，CMP机台可基于从通孔206外移除电阻层212中的部分而形成电阻器224。CMP机台还可基于从通孔206外移除着陆垫层214的部分而在通孔206内形成第一着陆垫226及第二着陆垫228。第一着陆垫226及第二着陆垫228可通过电阻器224电性耦合。
如在图2E中进一步所示，CMP机台可基于从IMD材料202的上表面移除金属插塞208的部分而在额外的通孔(例如，在通孔206外)中形成分离的金属插塞230(例如，自金属插塞208)。额外的通孔可将半导体器件200的上表面连接到IMD材料202内的一个或多个金属电极204。额外的通孔中的金属插塞230可提供到一个或多个金属电极204的孤立的(isolated)电性连接。
如图2F所示，刻蚀机台(例如，刻蚀机台104)可刻蚀介电材料222的部分、绝缘层220的部分、氮氧化物层216的部分、第一着陆垫226的部分及/或第二着陆垫228的部分等，以在通孔206内形成第一电阻器通孔及第二电阻器通孔。第一电阻器通孔及第二电阻器通孔可分别将第一着陆垫226及第二着陆垫228连接到半导体器件200的上表面。沉积机台(例如，沉积机台102)可在第一电阻器通孔内沉积第一金属插塞232以提供从半导体器件200的上表面到第一着陆垫226及电阻器224的第一部分的电性连接。此外，沉积机台可在第二电阻器通孔内沉积第二金属插塞234以提供从半导体器件200的上表面到第二着陆垫228及电阻器224的第二部分的电性连接。在一些实施方案中，沉积机台可使用高密度电浆沉积、电浆增强化学气相沉积、化学气相沉积或物理气相沉积等，以在第一电阻器通孔内沉积第一金属插塞232及/或在第二电阻器通孔内沉积第二金属插塞234。
在一些实施方案中，CMP机台(例如，CMP机台106)可在沉积第一金属插塞232及第二金属插塞234之后平坦化半导体器件200的上表面，以平坦化第一金属插塞232的上表面、第二金属插塞234的上表面及半导体器件200的上表面(例如，通孔206内的通孔结构及/或额外的通孔及通孔206外的IMD材料202中的金属插塞)。
基于电阻器224设置在通孔206(例如，在与通孔相同的IMD材料202的层处)内，与制造电阻器设置在通孔206外(例如，在通孔外的金属间介电材料内)及在通孔206外的IMD材料202的不同层处的半导体器件的工艺相比，制造半导体器件200的工艺可具有降低的工艺成本及/或更短的制造时间。
提供如图2A至图2F中所示的结构及/或层的数目及排列等为实例。实际上，包括额外的结构及/或层、更少的结构及/或层、不同的结构及/或层、或以与图2A至图2F中所示的的结构及/或层不同方式排列的结构及/或层的半导体器件可根据如图2A至图2F上述的技术来处理。
图3是基于如图2A至图2F所描述的示例性技术形成的半导体器件200的图式。
如图3所示，半导体器件200可包括IMD材料202及一个或多个金属电极204。在通孔(例如，设置在IMD材料202内)内，半导体器件200还可包括金属插塞208(例如，包含金属材料，例如钨基材料)、绝缘层210(例如，氧化物基材料)上的金属插塞208、绝缘层220上的电阻器224、电阻器224上的第一着陆垫226及第二着陆垫228、第一着陆垫226上的第一金属插塞232及/或第二着陆垫228上的第二金属插塞234。
在一些实施方案中，半导体器件200还可包括在通孔内的第一着陆垫226及第二着陆垫228的部分上的氮氧化物层216。在一些实施方案中，半导体器件200在通孔内还可包括电阻器224的部分上的绝缘层220、第一着陆垫226及第二着陆垫228的部分及/或氮氧化物层216的部分。另外地或替代地，半导体器件200可在通孔内包括绝缘层220的部分上的介电材料222。
此外，半导体器件200可包括沉积在第一金属插塞232上的第一金属电极302及沉积在第二金属插塞234上的第二金属电极304。在一些方面中，第一金属插塞232可提供电阻器224的第一部分(例如，通过第一着陆垫226)到第一金属电极302(例如，第一顶部金属电极)的电性耦合，且第二金属插塞234可提供电阻器224的第二部分(例如，通过第二着陆垫228)到第二金属电极304(例如，第二顶金属电极)的电性耦合。以这种方式，基于第一金属电极302及第二金属电极304之间的电压差的施加，电阻器224可被配置为提供电阻。
在一些实施方案中，半导体器件200还可包括在通孔外的额外的通孔中且提供一个或多个金属电极204与一个或多个额外的金属电极306之间的电性连接的一个或多个金属插塞230。
如上所述，提供图3作为实例。其他实例可能与图3所描述的不同。
图4是器件400的示例性组件的图标。在一些实施方案中，沉积机台102、刻蚀机台104、CMP机台106及/或晶片/管芯运输器件108可包括一个或多个器件400及/或一个或多个器件400的组件。如图4所示，器件400可包括总线410、处理器420、存储器430、存储组件440、输入组件450、输出组件460及通信组件470。
总线410包括使器件400的多个组件之间能够进行有线/无线通信的组件。处理器420包括中央处理器(central processing unit，CPU)、图形处理器(graphics processingunit，GPU)、微处理器、微控制器、数字信号处理器(digital signal processor，DSP)、现场可编程逻辑门阵列(field-programmable gate array，FPGA)、专用集成电路(application-specific integrated circuit，ASIC)及/或另一类型的处理组件。处理器420实施于硬件、固件及/或硬件与软件的组合中。在一些实施方案中，处理器420包括可编程成执行功能的一个或多个处理器。存储器430包括随机存取存储器(random accessmemory，RAM)、只读存储器(read only memory，ROM)及/或另一类型的存储器(例如，闪存、磁性存储器及/或光学存储器)。
存储组件440储存与器件400的操作相关的信息及/或软件。举例而言，存储组件440可包括硬盘驱动器、磁盘驱动器、光盘驱动器、固态硬盘(solid state drive，SSD)、压缩光盘(compact disc，CD)、数字通用光盘(digital versatile disc，DVD)及/或另一类型的非暂时性计算机可读存储介质。输入组件450使器件400能够接收输入，例如用户输入及/或感应输入。举例而言，输入组件450可包括触控屏幕显示器、键盘、小键盘、鼠标、按钮、麦克风、传感器、全球定位系统(global positioning system，GPS)、加速计、陀螺仪及/或致动器等。输出组件460使器件400能够提供输出，例如经由显示器、扬声器及/或一个或多个发光二极管。通信组件470使器件400能够与其它器件通信，例如经由有线连接及/或无线连接。举例而言，通信组件470可包括接收器、发送器、收发器、调制解调器(modem)、网络接口卡及/或天线等。
器件400可执行本文中所描述的一个或多个工艺。举例而言，非暂时性计算机可读存储介质(例如，存储器430及/或存储组件440)可储存用于执行处理器420所执行的一组指令(例如，一个或多个指令、代码、软件代码及/或程序代码等)。处理器420可执行所述一组指令以执行本文中所描述的一个或多个工艺。在一些实施方案中，所述一组指令由一个或多个处理器420执行，促使一个或多个处理器420及/或器件400执行本文中所描述的一个或多个工艺。在一些实施方案中，可使用硬件电路系统代替软件指令或结合软件指令来执行本文中所描述的一个或多个工艺。因此，本文中所描述的实施方案不限于硬件电路系统及软件的任何特定组合。
提供图4中所示的组件的数目及布置作为实例。器件400可包括额外的组件、更少的组件、不的同组件或以不同方式布置的组件。另外或替代地，器件400的一组组件(例如，一个或多个组件)可执行被描述为由器件400的另一组组件执行的一个或多个功能。
图5是制造半导体器件的示例性工艺的流程图。在一些实施方案中，图5中的一个或多个工艺方块可由一个或多个半导体加工机台(例如，沉积机台102、刻蚀机台104、CMP机台106及/或晶片/管芯运输器件108中的一个或多个)来执行。另外或替代地，图5中的一个或多个工艺方块可由器件400的一个或多个组件执行，例如处理器420、存储器430、存储组件440、输入组件450、输出组件460及/或通信组件470。
如图5中所示，工艺500可包括形成半导体器件的通孔(方块510)。举例而言，如上所述，一个或多个半导体加工机台(例如，沉积机台102、刻蚀机台104、CMP机台106)可形成半导体器件200的通孔206。
如图5中进一步所示，工艺500可包括在通孔内沉积金属插塞(方块520)。举例而言，如上所述，一个或多个半导体加工机台(例如，沉积机台102、刻蚀机台104、CMP机台106)可在通孔206内沉积金属插塞208。
如图5中进一步所示，工艺500可包括在通孔内的金属插塞上沉积氧化物基层(方块530)。举例而言，如上所述，一个或多个半导体加工机台(例如，沉积机台102、刻蚀机台104、CMP机台106)可在通孔206内的金属插塞208上沉积氧化物基层(例如，绝缘层210)。
如图5中进一步所示，工艺500可包括在通孔内的氧化物基层上沉积电阻层(方块540)。举例而言，如上所述，一个或多个半导体加工机台(例如，沉积机台102、刻蚀机台104、CMP机台106)可在通孔206内的氧化物基层(例如，绝缘层210)上沉积电阻层212。
如图5中进一步所示，工艺500可包括在通孔内的电阻层上沉积着陆垫层(方块550)。举例而言，如上所述，一个或多个半导体加工机台(例如，沉积机台102、刻蚀机台104、CMP机台106)可在通孔206内的电阻层212上沉积着陆垫层214。
如图5中进一步所示，工艺500可包括在通孔内形成自电阻层形成的电阻器以及自着陆垫层形成的第一着陆垫及第二着陆垫(方块560)。举例而言，一个或多个半导体加工机台(例如，沉积机台102、刻蚀机台104、CMP机台106)可在通孔206内形成自电阻层212形成的电阻器224以及自着陆垫层214形成的第一着陆垫226及第二着陆垫228。
如图5中进一步所示，工艺500可包括在第一着陆垫上沉积第一金属插塞及在第二着陆垫上沉积第二金属插塞(方块570)。举例而言，如上所述，一个或多个半导体加工机台可在第一着陆垫226上沉积第一金属插塞232且在第二着陆垫228上沉积第二金属插塞234。
工艺500可包括额外的实施方案，例如下文中所描述的任何单一实施方案或实施方案的任何组合及/或结合本文其他处所描述的一个或多个其他工艺。
在第一实施方案中，工艺500包括在形成电阻器、第一着陆垫及第二着陆垫之后，在通孔内的电阻器、第一着陆垫及第二着陆垫上沉积额外的氧化物基层。
在第二实施方案中，单独或与第一实施方案组合，工艺500包括在第一着陆垫及第二着陆垫上沉积氮氧化物基层。
在第三实施方案中，单独或与第一及第二实施方案中的一个或多个组合，形成第一着陆垫及第二着陆垫包括刻蚀着陆垫层的部分以形成第一着陆垫及第二着陆垫。
在第四实施方案中，单独或与第一至第三实施方案中的一个或多个组合，工艺500包括在沉积第一金属插塞及第二金属插塞之前在通孔内沉积金属间介电材料，且刻蚀金属间介电材料的第一部分以形成用于第一金属插塞的第一电阻器通孔，以及刻蚀金属间介电材料的第二部分以形成用于第二金属插塞的第二电阻器通孔。
在第五实施方案中，单独或与第一至第四实施方案中的一个或多个组合，工艺500包括在第一金属插塞上沉积第一金属电极以及在第二金属插塞上沉积第二金属电极。
在第六实施方案中，单独或与第一至第五实施方案中的一个或多个组合，电阻器被配置为基于第一金属电极及第二金属电极两端的电压差的施加来提供电阻。
在第七实施方案中，单独或与第一至第六实施方案中的一个或多个组合，工艺500包括在沉积第一金属插塞及第二金属插塞之前执行一个或多个CMP操作。
尽管图5示出工艺500中的示例性方块，但在一些实施方案中，工艺500可包括额外的方块、更少的方块、不同的方块或与图5中所示的排列方式不同的方块。另外地或替代地，工艺500中的两个或更多个方块可并行执行。
以这种方式，基于电阻器设置在通孔中(例如，在与通孔相同的IMD材料202的层处)，与制造电阻器设置在通孔206外(例如，在通孔外的金属间介电材料内)及在通孔206外的IMD材料202的不同层处的半导体器件的工艺相比，制造所述半导体器件的工艺可具有降低的工艺成本及/或更短的制造时间。
如上文更详细描述的，本文描述的一些实施方案提供一种形成半导体器件的方法。所述方法包括形成半导体器件的通孔。所述方法包括在通孔中沉积金属插塞。所述方法包括在通孔内的金属插塞上沉积氧化物基层。所述方法包括在通孔内的氧化物基层上沉积电阻器。所述方法包括在通孔内的电阻器上沉积第一着陆垫及第二着陆垫。所述方法包括在第一着陆垫上沉积第一金属插塞及在第二着陆垫上沉积第二金属插塞。
本公开实施例的一种形成半导体器件的方法，还包括：在形成所述电阻器、所述第一着陆垫及所述第二着陆垫之后，在所述通孔内的所述电阻器、所述第一着陆垫及所述第二着陆垫上沉积额外的氧化物基层。
本公开实施例的一种形成半导体器件的方法，还包括：在所述第一着陆垫及所述第二着陆垫上沉积氮氧化物基层。
本公开实施例的一种形成半导体器件的方法，其中形成所述第一着陆垫及所述第二着陆垫包括：刻蚀所述着陆垫层的部分以形成所述第一着陆垫及所述第二着陆垫。
本公开实施例的一种形成半导体器件的方法，还包括：在沉积所述第一金属插塞及所述第二金属插塞之前，在所述通孔内沉积金属间介电材料；以及刻蚀所述金属间介电材料的第一部分以形成用于所述第一金属插塞的第一电阻器通孔及刻蚀所述金属间介电材料的第二部分形成用于所述第二金属插塞的第二电阻器通孔。
本公开实施例的一种形成半导体器件的方法，还包括：在所述第一金属插塞上沉积第一金属电极及在所述第二金属插塞上沉积第二金属电极。
本公开实施例的一种形成半导体器件的方法，其中所述电阻器被配置为基于所述第一金属电极及所述第二金属电极两端的电压差的施加来提供电阻。
本公开实施例的一种形成半导体器件的方法，还包括：在沉积所述第一金属插塞及所述第二金属插塞之前，执行一个或多个化学机械抛光操作。
如上文更详细描述的，本文描述的一些实施方案提供一种半导体器件。所述半导体器件包括位于半导体器件的通孔内的金属插塞。所述半导体器件包括位于通孔内的金属插塞上的氧化物基层。所述半导体器件包括位于通孔内的氧化物基层上的电阻器。所述半导体器件包括位于通孔内的电阻器上的第一着陆垫及第二着陆垫。所述半导体器件包括位于第一着陆垫上的第一金属插塞及位于第二着陆垫上的第二金属插塞。
本公开实施例的一种半导体器件，其中所述通孔设置在金属间介电材料内。
本公开实施例的一种半导体器件，还包括：一个或多个额外的通孔，将所述半导体器件的上表面连接至所述金属间介电材料内的一个或多个金属电极，其中所述一个或多个金属电极位于所述通孔外。
本公开实施例的一种半导体器件，其中所述金属插塞提供所述电阻器与所述金属间介电材料之间的隔离。
本公开实施例的一种半导体器件，其中所述第一金属插塞提供所述电阻器的第一部分与第一顶部金属电极的电性耦合，以及其中所述第二金属插塞提供所述电阻器的第二部分与第二顶部金属电极的电性耦合。
如上文更详细描述的，本文描述的一些实施方案提供一种半导体器件。所述半导体器件包括通孔，所述通孔包括金属插塞；位于通孔内的金属插塞上的绝缘层；位于通孔内的绝缘层上的电阻器；位于通孔内的电阻器上的第一着陆垫及第二着陆垫；位于第一着陆垫上的第一金属插塞及位于第二着陆垫上的第二金属插塞。所述半导体器件包括位于第一金属插塞上的第一顶部金属电极。半导体器件包括位于第二金属插塞上的第二顶部金属电极。
本公开实施例的一种半导体器件，其中一个或多个所述金属插塞、所述第一金属插塞或所述第二金属插塞包括钨基材料。
本公开实施例的一种半导体器件，其中所述第一着陆垫及所述第二着陆垫包括氮化钛基材料。
本公开实施例的一种半导体器件，其中所述电阻器包括硅铬基材料。
本公开实施例的一种半导体器件，还包括：额外的氧化物基层，位于所述通孔内的所述第一着陆垫与所述第二着陆垫之间的所述电阻器的部分上。
本公开实施例的一种半导体器件，还包括；介电材料，位于所述通孔内的所述额外的氧化物基层上。
本公开实施例的一种半导体器件，其中所述金属插塞提供所述电阻器与所述半导体器件的金属间介电材料的隔离。
上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各个方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础以施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的情况下在本文中做出各种变化、代替及变动。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成半导体器件的通孔；
在所述通孔内沉积金属插塞；
在所述通孔内的所述金属插塞上沉积氧化物基层；
在所述通孔内的所述氧化物基层上沉积电阻层；
在所述通孔内的所述电阻层上沉积着陆垫层；
在所述通孔内形成自所述电阻层形成的电阻器及自所述着陆垫层形成的第一着陆垫及第二着陆垫；以及
在所述第一着陆垫上沉积第一金属插塞及在所述第二着陆垫上沉积第二金属插塞。
2.根据权利要求1所述的形成半导体器件的方法，还包括：
在形成所述电阻器、所述第一着陆垫及所述第二着陆垫之后，在所述通孔内的所述电阻器、所述第一着陆垫及所述第二着陆垫上沉积额外的氧化物基层。
3.根据权利要求1所述的形成半导体器件的方法，还包括：
在所述第一着陆垫及所述第二着陆垫上沉积氮氧化物基层。
4.根据权利要求1所述的形成半导体器件的方法，还包括：
在沉积所述第一金属插塞及所述第二金属插塞之前，在所述通孔内沉积金属间介电材料；以及
刻蚀所述金属间介电材料的第一部分以形成用于所述第一金属插塞的第一电阻器通孔及刻蚀所述金属间介电材料的第二部分形成用于所述第二金属插塞的第二电阻器通孔。
5.一种半导体器件，包括：
金属插塞，位于所述半导体器件的通孔内；
氧化物基层，位于所述通孔内的所述金属插塞上；
电阻器，位于所述通孔内的所述氧化物基层上；
第一着陆垫及第二着陆垫，位于所述通孔内的所述电阻器上；
第一金属插塞，位于所述第一着陆垫上；以及
第二金属插塞，位于所述第二着陆垫上。
6.根据权利要求5所述的半导体器件，其中所述通孔设置在金属间介电材料内。
7.根据权利要求6所述的半导体器件，还包括：
一个或多个额外的通孔，将所述半导体器件的上表面连接至所述金属间介电材料内的一个或多个金属电极，其中所述一个或多个金属电极位于所述通孔外。
8.根据权利要求5所述的半导体器件，其中所述第一金属插塞提供所述电阻器的第一部分与第一顶部金属电极的电性耦合，以及其中所述第二金属插塞提供所述电阻器的第二部分与第二顶部金属电极的电性耦合。
9.一种半导体器件，包括：
通孔，包括：
金属插塞；
绝缘层，位于所述通孔内的所述金属插塞上；
电阻器，位于所述通孔内的所述绝缘层上；
第一着陆垫及第二着陆垫，位于所述通孔内的所述电阻器上；
第一金属插塞，位于所述第一着陆垫上；以及
第二金属插塞，位于所述第二着陆垫上；
第一顶部金属电极，位于所述第一金属插塞上；以及
第二顶部金属电极，位于所述第二金属插塞上。
10.根据权利要求9所述的半导体器件，还包括：
额外的氧化物基层，位于所述通孔内的所述第一着陆垫与所述第二着陆垫之间的所述电阻器的部分上。
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